JP2006526246A - 集積されたメモリ回路構造、特にucpフラッシュメモリ - Google Patents
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Abstract
【解決手段】トランジスタをそれぞれ含む複数のメモリセルをマトリックス状に配置する。上記マトリックスの行における、メモリセルの各トランジスタの各制御電極に各ワード線WL1、WL2を配置する。上記マトリックスの列における、メモリセルの各トランジスタの各端子電極に各ビット線BL1、W1を配置する。スイッチング素子TS1aを、上記列毎に配置する。上記スイッチング素子TS1aは、上記の同一の列に位置する2つの各ビット線BL1、W1同士を電気的に断接できるようになっている。上記スイッチング素子TS1aにより、メモリ回路構造50における、チップ面積を低減および/または電気特性を改善できる。
Description
・ゲート電極22では、+14ボルト、
・ソース領域24および基板領域26では、+3ボルト、
・トランジスタT21のドレイン領域28では、+3ボルト。
・ゲート電極32では、0ボルトまたは−3ボルト、
・ソース領域34および基板領域36では、−3ボルト、
・トランジスタT12のドレイン領域38では、−3ボルト。
・ゲート電極42では、0ボルト、
・ソース領域44および基板領域46では、+3ボルト、
・トランジスタT21のドレイン領域48では、+3ボルト。
・ゲート電極12では、−14ボルト、
・ソース領域14および基板領域16では、+3ボルト、
・ドレイン領域18では、+3ボルト。
・ゲート電極12では、+2.5ボルト、
・ソース領域14および基板領域16では、0ボルト、
・ドレイン領域18では、1ボルト。
‐ビット線BL1では、−3ボルト、
‐ビット線BL2では、+3ボルト、
‐制御線SLaでは、+2.5ボルト、
‐選択されたワード線(ここではWL1)では、+14ボルト、
‐選択されなかったワード線(図示せず)では、0または−3ボルト、
‐制御線SLbでは、−3ボルト、したがって、
‐ウェルW0では−3ボルト、および、ウェルW1では+3ボルト。
‐ローカルビット線BL1では、+1ボルト、
‐ローカルビット線BL2では、0ボルト、
‐制御線SLaでは、0ボルト、
‐ワード線WL1では、+2.5ボルト、
‐選択されなかったワード線(図示せず)では、0ボルト、
‐制御線SLbでは、+2.5ボルト、したがって、
‐ウェルW0およびW1では、0ボルト。
24、28 端子電極
50 メモリ回路構造
60 メモリセル
BL1、BL2、W1、W2 ビット線
T11、T21 トランジスタ
TS1a、TS2a スイッチング素子
WL1、WL2 ワード線
Claims (10)
- マトリックス状に配置され、少なくとも1つのトランジスタ(T11、T21)をそれぞれ含む、複数のメモリセルと、
上記マトリックスの行における、メモリセルの各トランジスタ(T11、T21)の各制御電極(20)に配置された各ワード線(WL1、WL2)と、
上記マトリックスの列における、メモリセルの各トランジスタ(T11、T21)の各端子電極(24、28)に配置された各ビット線(BL1、BL2、W1、W2)とを備えた、集積されたメモリ回路構造(50)において、
少なくとも1つのスイッチング素子(TS1a、TS2a)が、上記列毎に配置されており、
上記少なくとも1つのスイッチング素子(TS1a、TS2a)は、上記の同一の列に位置する2つの各ビット線(BL1、W1)同士を電気的に断接できるようになっていることを特徴とする、集積されたメモリ回路構造(50)。 - スイッチング素子(TS1a)に電気的に接続された一方のビット線(W1)が、ドープされた領域に、好ましくは半導体基板のドープされた領域に、配置されており、
上記スイッチング素子(TS1)に電気的に接続された他方のビット線(BL1)が、金属を含んだ金属製の配線、または、金属層を含んだ金属製の配線であることを特徴とする、請求項1に記載のメモリ回路構造(50)。 - 上記各ビット線(BL1、BL2)は、他のスイッチング素子を介してグローバルビット線(GBL1、GBL2)に電気的に接続可能なローカルビット線であり、
上記ローカルビット線(BL1、BL2)はメモリセグメントを規定し、
少なくとも2つのメモリセグメント(60、62)を含んでいることを特徴とする、請求項1または2に記載のメモリ回路構造(50)。 - 上記各グローバルビット線(GBL1、GBL2)の数が、金属製の上記各ローカルビット線(BL1、BL2)の数の半分であることを特徴とする、請求項3に記載のメモリ回路構造(50)。
- 上記スイッチング素子(TS1a)は、メモリセグメント(60)の列に位置するメモリセル(T11、T12)の端部に配置されているか、
または、メモリセグメント(60)の列に位置する各メモリセル間、好ましくは列の中央に、配置されていることを特徴とする、請求項3または4に記載のメモリ回路構造(50)。 - マトリックス状に配置され、少なくとも1つのトランジスタ(T11、T21)をそれぞれ含む、複数のメモリセルと、
上記マトリックスの行における、メモリセルの各トランジスタ(T11、T21)の各制御電極(20)に配置されたワード線(WL1、WL2)と、
上記マトリックスの列における、メモリセルの各トランジスタ(T11、T21)の各端子電極(24、28)に配置されたビット線(BL1、BL2;W1、W2)と、
上記マトリックスの行方向に延びる共通線(M)とを備え、
列毎に位置する少なくとも1つの他のスイッチング素子(TS1b)が、共通線(M)を各ビット線(W1、W2)に電気的に断接できる、請求項1〜5のいずれか1項に記載の集積されたメモリ回路構造(50)。 - 制御ユニットが、2つの各ビット線(BL1、W1)を接続するためのスイッチング素子(TS1a)と、共通線(M)をビット線(W1、W2)に接続するための他のスイッチング素子(TS1b)とを交互に駆動するようになっていることを特徴とする、請求項6に記載のメモリ回路構造(50)。
- メモリセグメント(60)の各メモリセルを含む1つの列のための上記2つのスイッチング素子(TS1a、TS1b)は、互いに隣接してそれぞれ配置されているか、または、互いに隣接せずに、詳細には上記列の異なる各端部にそれぞれ配置されていることを特徴とする、請求項7に記載のメモリ回路構造(50)。
- 各メモリセルが、単一のトランジスタ(T11)を含み、および/または、
上記トランジスタ(T11)が、フローティングゲートトランジスタであり、および/または、
上記トランジスタ(T11)が、均一なチャネルによって、特にトンネル電流を用いて、プログラムおよび/または消去されるように、駆動回路が構成されており、および/または、
上記スイッチング素子(TS1a、TS1b)が、電界効果トランジスタ、または、好ましくはnMOSトランジスタと並列に接続されたpMOSトランジスタ、を含んだアナログスイッチであり、および/または、
上記各ビット線(BL1、W1)同士の接続を制御するための上記スイッチング素子(TS1a、TS2a)、特にメモリセグメント(60)を制御するための上記スイッチング素子(TS1a、TS2a)が、共通の制御線(SLa)に電気的に接続されており、および/または、
上記共通線(M)をビット線(W1、W2)に接続制御するための上記スイッチング素子(TS1b、TS2b)、特にメモリセグメント(60)の上記スイッチング素子(TS1b、TS2b)が、共通の制御線(SLb)に電気的に接続されており、および/または、
上記回路構造が、スイッチング素子に加えて、ワード線とビット線とを選択するためのマルチプレックス回路を含み、および/または、
上記スイッチング素子が、データメモリ機能を有していないことを特徴とする、請求項1〜8のいずれか1項に記載のメモリ回路構造(50)。 - 一つの列に位置する各ビット線(BL1、W1)が、基板の主領域面の法線方向に対し互いに重なり合うように配置されていることを特徴とする、請求項1〜9のいずれか1項に記載のメモリ回路構造(50)。
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