CN1795513A

CN1795513A - 集成存储电路配置,尤其是ucp快闪存储器

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Publication number: CN1795513A
Application number: CNA2004800140815A
Authority: CN
Inventors: G·滕佩尔
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-05-22
Filing date: 2004-03-24
Publication date: 2006-06-28
Anticipated expiration: 2024-03-24
Also published as: JP2006526246A; DE502004011743D1; WO2004105041A1; EP1625591A1; DE10323244A1; US20060067119A1; EP1625591B1; JP4298748B2; CN100594557C; US7349251B2

Abstract

尤其公开了一种存储电路配置，其每列包括开关元件(TS1a)，其可用于连接或断开一列存储单元的两条位线。该开关元件(TS1a)导致减小存储电路配置的芯片面积和/或改善其电特性。

Description

集成存储电路配置，尤其是UCP快闪存储器

技术领域

本发明涉及具有以矩阵型方式排列的多重存储单元的存储电路配置，所述存储单元每个包含至少一个晶体管，例如具有周围或在所有侧上绝缘的电极的晶体管，即所谓的浮栅。该存储电路配置另外包含字线和相对于其横向排列的位线。字线导电地连接到矩阵的一行存储单元的晶体管的控制电极上。该控制电极也称为栅电极。位线连接到矩阵的一列存储单元的晶体管的端电极上。该端电极例如通过衬底中的掺杂区形成，并且分别称为漏极和源极，例如在场效应晶体管的情况下。

背景技术

存储单元以这样的方式存储其存储内容，即当切断工作电压时擦除存储内容，或者即使当切断工作电压时仍保留存储内容。在本文中，参考影响易失性存储的存储单元和影响非易失性存储的存储单元。

作为实例，这种存储电路配置在US6,480,422B1中被公开。其中的存储单元每个都包含浮栅晶体管。存储单元的每一列连接到两条位线即漏极线和源极线上。源极线用于例如两个相邻列的存储单元。

浮栅或存储栅是在所有侧上绝缘的电极。就下文使用的术语列来说，它表示整个存储配置的一列存储单元，除非被更精确地区分。

发明内容

本发明的目的是提供一种简单结构的存储电路配置，其尤其具有改善的电特性并且其尤其仅需要小的芯片面积。特别地，本发明提供一种具有低功耗的存储电路配置。该存储电路配置尤其旨在使保持先前的电位条件或对不同工作模式利用其它电位条件成为可能。

根据本发明的电路配置，除了包含引言中所提到的元件之外还包含每列存储单元、至少一个能够连接和断开矩阵的同一列的两条位线的导电连接的开关元件。如果电路配置的一种工作模式需要两条位线来承载相同的电位，那么该两条位线借助于开关元件导电连接起来。如果电路配置的另一种工作模式需要在两条位线上存在不同的电位，那么这些位线借助于开关元件互相分开。在第一工作模式中，借助于简单的电路手段，一条位线的电位由此还可施加给另一条位线。在其它工作模式中，例如对于电路配置的所有存储单元或对于电路配置的一部分存储单元来说，存在于所连接的位线之上的电位接着被断开。作为实例，对于存储器的所有存储单元或仅对于其中设置了受影响的列的存储段的存储单元来说，电位被断开。在两种情况下，晶体管都可用于断开连接。

开关元件产生允许存储电路配置的新工作模式的自由度。作为实例，在多个或甚至所有工作模式中，在断开连接的电压馈送上承载相同的电位成为可能。所需的用于改变电位的开关功率变得更低。

在电路配置的一种改进中，在衬底尤其是硅衬底的掺杂区内设置一条导电连接到开关元件的位线。相反，另一条导电连接到开关元件的位线是包含金属层或包括金属的位线。例如在两个用于隔离相互邻近列的存储单元的隔离沟槽之间设置掺杂区。作为替换，还可在这种隔离沟槽内设置掺杂区。与掺杂区相比金属线具有较小的电阻，所以导致工作电压直到开关元件与比较小的电压降和功率损耗有关。它仅位于接入掺杂区的开关元件处。如果掺杂区的长度适合于其电导率，那么与金属制成的位线的专用连接相比，就写入、读出或擦除时间来说电压降或损耗是可接受的。如果位线包括金属，那么就特定的电导率和与其有关的电压降来说，至少在这些位线方面不会产生与使用掺杂区有关的缺点。此外，通过使用每列多个开关元件、或通过例如在两条位线的一半长度上开关元件或一些开关元件的精巧配置，可获得的是与掺杂区有关的缺点不会如此严重地损害电路配置的操作。

在下一个改进中，位线是可经由另外的开关元件导电连接到全局位线的局部位线。依靠它们仅连接到存储电路配置的一列的一部分单元上的事实，局部位线限定了存储段。电路配置包含至少两个存储段。使用存储段提供以类似于同样包含段的磁存储盘的方式驱动存储电路配置的可能性。此外，通过使用局部和全局位线可获得的是全局位线可设置在上面金属化层内，并且作为实例，具有比局部位线更大的横截面或者彼此之间相对距离增加。前者降低了位线电阻(R)，后者降低了位线的电容负载(C)。因此，RC延迟由于全局位线的原因比较短，并且电路配置的存取时间被改善。此外使用存储段提供了限制局部位线，尤其是在掺杂区内确定路线的局部位线的长度的简单可能性。

在下一个改进中，电路配置中的全局位线的数目是金属局部位线的数目的一半。如果存储段的不同列内的源极线必须承载在一种工作模式中互不相同的电位，并且如果漏极线必须承载在一种工作模式中互不相同的电位，那么在不使用开关元件的情况下，需要比根据该改进的更多的全局位线，即使在将用于两条局部位线的全局位线加倍的情况下也是如此。

在另一种改进中，在存储段的一列的存储单元的一行的一端处设置开关元件。作为替换，在存储段的一列的多个存储单元之间，优选在列的中心设置开关元件，以便将电流供给到设置在掺杂区内的位线的两个等长部分内。在掺杂区内的位线两端的电压降可由此以一种简单的方式被进一步降低。

在第二方面，本发明涉及一种具有引言中所提到的元件的存储电路配置，其包含每列至少一个另外的开关元件，该开关元件能够产生和断开沿行的方向延伸的集合线(collective line)与相应位线的导电连接。该改进是基于以下考虑的，即和相关段或全局产生和断开与集合线的连接相比，局部产生和断开与集合线的连接与低功率要求有关。此外，在没有根据第二方面的本发明的情况下，沿列方向需要附加线的工作模式和电位条件成为可能。

尤其是，根据本发明的两种电路配置的组合产生一种简单结构的电路配置，其例如就功耗来说具有特别好的电特性。此外，在不组合的情况下，沿列方向需要附加线的工作模式和电位条件再次成为可能。

在一种改进中，电路配置包含控制单元，其将用于连接两条位线的开关元件交替地驱动到用于将集合线连接到位线的开关元件。该交替驱动保证了在位线上不发生电位冲突。

在另一种改进中，对于一列来说，用于连接两条位线的开关元件与用于将位线连接到集合线的开关元件相邻。作为替换，这两个开关元件设置在该列的不同位置处，尤其是在该列的不同端处。

在下一个改进中，电路配置包含以这样的方式构造的驱动电路，即利用均匀沟道(UCP均匀沟道编程)对存储单元晶体管进行编程和/或擦除，以便隧道氧化物均匀地受到应力。尤其是利用这种类型的编程借助开关元件所得到的优点特别大。

在另一种改进中，一列存储单元的位线被设置以便它们沿衬底主区域的法线的方向互相交叠。在这种情况下，相对于其它区域例如相对于边缘区域来说，衬底主区域是具有比这些区域的区域内容(areacontent)大的区域内容的区域。换句话说，位线被设置以便如果衬底主区域处于水平状态，那么两条位线保持一条在另一条之上的状态。

附图说明

以下参考附图说明了本发明的示例性实施例，其中：

图1示出了在编程、擦除和读出期间在存储单元处的电压条件，

图2示出了存储单元阵列的电路图，

图3示出了存储单元阵列的一列的电路图，以及

图4示出了存储电路的布局。

具体实施方式

图1示出了在电路配置的存储单元的编程期间、擦除期间和读出期间，在存储单元处的电压条件的示例性实施例，以下参考图2～4更详细地进行说明。结合图1所列举的电压值仅是示例，并可从偏离所列的电压值的宽范围内选择，例如偏离相应电压值的正或负50％或30％。还可实现具有根本不同的电压值的工作模式。在图1的说明中，参考了存储晶体管T11～T22，存储单元阵列中的其配置在下面参考图2更详细地进行说明。存储晶体管T11被选择作为用于说明工作模式的实例。当然另外的晶体管可以相同的方式被写入、擦除或读出。

在编程期间，如图1所示，为存储晶体管T11的栅电极12施加+14伏的电压。在编程期间，在每种情况下在存储晶体管T11的源区14、漏区18以及衬底区16处都存在-3伏的电压。由于这些电压条件，隧道电流在整个区域上从衬底16中的反型沟道经过隧道氧化物流入晶体管T11的周围绝缘的电极20内。

在编程期间，在处于与晶体管T11相同的行但不同列中的晶体管，例如晶体管T21处存在以下电压：

-在晶体管T21的栅电极22处为+14伏，

-源区24和衬底区26处为+3伏，以及

-漏区28处为+3伏。

在处于与存储单元阵列的晶体管T11相同的列但不同行中的晶体管，例如晶体管T12处存在以下电位：

-在晶体管T12的栅电极32处为0伏或-3伏，

-源区34和衬底区36处为-3伏，以及

-源区38处为-3伏。

在处于与晶体管T11不同的行和不同的列中的晶体管，例如晶体管T22处存在以下电压：

-在栅电极42处为0伏，

-在源区44和衬底区46处为+3伏，以及

-在漏区48处为+3伏。

在擦除期间，同时擦除存储段的所有存储晶体管，以便在所有存储晶体管T11～T22处存在相同的电位条件。图1说明了对代表了所有存储晶体管T11～T22的存储晶体管T11的擦除操作。在擦除期间在晶体管T11处存在以下电压：

-在栅电极12处为-14伏，

-在源区14和衬底区16处为+3伏，以及

-在漏区18处为+3伏。

当读出存储晶体管T11的存储状态时，存在以下电位：

-在栅电极12处为+2.5伏，

-在源区14和衬底区16处为0伏，以及

-在漏区18处为1伏。

图2示出了存储电路50的电路图，其尤其包含再分成多个存储段60、62的单元阵列。存储段60、62被等同地构造，因此以下只说明存储段60的结构。存储段60包含多重存储晶体管T11～Tmn，其中m表示存储段内的列的数目以及n表示行的数目。存储单元阵列的每个存储单元包括存储晶体管，例如晶体管T11。存储段的存储单元以矩阵型方式排列。一行的存储晶体管T11、T21的栅电极连接到字线WL1上。存储晶体管T12、T22～T2m的栅电极连接到字线WL2上。同样，例如存储段60的另外的14字线在每种情况下都连接到一行存储晶体管的栅电极上。

存储段60的存储晶体管T11～Tmn都被等同地构造。因此，参考关于图1对存储晶体管T11的说明。

存储段60的一列存储晶体管的漏区连接到局部位线上，例如存储晶体管T11和T12的漏区连接到局部位线BL1上。局部位线BL2连接到第二列晶体管的漏区，尤其是存储晶体管T21和T22的漏区。存储段60的另外的存储单元70用点表示。作为实例，存储段60包含1024列。

一列存储晶体管的源区以及衬底区在每种情况下都经由掺杂阱W1、W2～Wm被连接。隔离沟槽在每种情况下都位于阱W1、W2等之间。阱W1、W2例如通过p掺杂层和下面的n掺杂层形成。存储晶体管T11～T22的源区与阱W1、W2的接触连接例如借助掺杂到阱内的硅化和接触区产生，参见例如US专利说明书6,438,030B1。

此外，全局漏极线沿列方向经由所有的存储段60、62延伸，其中两条全局漏极线GDL1和GDL2在图2中示出。在替换示例性实施例中，全局漏极线借助于选择晶体管用于存储段60、62的两条局部位线。图2中未示出用于将局部位线BL1和BL2连接到全局漏极线GDL1和GDL2的选择晶体管。

图3示出了存储段60的第一列的电路图。存储段60的其它列类似第一列构造，并且因此不再进一步详细说明。除了已经参考图2说明的元件之外，存储段60的第一列还包含两个配置晶体管TS1a和TS1b。配置晶体管TS1a的工作路径位于阱W1和局部位线BL1之间，即在阱W1处的源极和在局部位线BL1处的漏极。配置晶体管TS1a的控制电极连接到控制线SLa上，其还连接到存储段60的其它列的配置晶体管TS2a、TS3a等的控制电极上。

配置晶体管TS1b位于第一列的下端处。它的工作路径位于阱W1和承载0伏电位的地线M之间。配置晶体管TS1b的控制电极连接到控制线SLb上，存储段60的其它下面的配置晶体管TS2b、TS3b等的控制电极也连接到该控制线上。

在另一个示例性实施例中，配置晶体管TS1a位于阱W1的下端处和局部位线BL1的下端处的两个电路端点80、82之间。在另外的示例性实施例中，配置晶体管TS1a位于存储段60的第一列的第八和第九存储单元之间。

除了配置晶体管TS1a和TS1b之外，对于存储段60的第一列来说，还存在用于将局部位线BL1连接到全局漏极线GDL1的选择晶体管(未示出)。然而，图3中未示出该选择晶体管。

在电路配置50的操作期间，配置晶体管TS1a和TS1b以这样的方式被交替驱动，即在每种情况下一个配置晶体管截止并且另一个配置晶体管导通。如果配置晶体管TS1a导通，那么位线BL1连接到阱W1上。阱W1和由此的第一列的源极线承载位线BL1的电位。如果晶体管TS1a导通，那么晶体管TS1b将阱W1和源极线与地线M隔离。相反，如果配置晶体管TS1b导通，那么地电位被施加到阱W1和源极线。如果配置晶体管TS1b导通，那么配置晶体管TS1a截止，因此在阱W1的电位和位线BL1上的电位之间不发生电位冲突。

在对存储段60的第一列存储单元、或对存储段60的一些其它存储单元写入的情况下，配置晶体管TS1a处于导通状态。另外如果存储段60内的没有设置在第一列中的存储单元正被读出，那么晶体管TS1a处于导通状态。

如果存储段60的第一列存储单元正被读出，那么配置晶体管TS 1b处于导通状态。在擦除的情况下，配置晶体管TS1a处于导通状态。

图4示出了电路配置50的一部分的布局。以上已参考图1～3说明了参考标记的含义。沟槽G0～Gm被引入衬底内，并填充有例如二氧化硅的绝缘材料。在沟槽G0、G1、G2等之间或在产生沟槽G0、G1、G2等之前产生绝缘阱W1、W2等。作为实例，n掺杂层被引入轻p掺杂衬底内，并且在其上引入p掺杂层。由于它们被位于衬底表面处的晶体管有源区覆盖，因此图4未示出阱W1、W2等。

存储单元阵列的存储晶体管T11～T22或Tmn具有例如至今已被使用的布局。因此，该布局未在图4中被完全示出，而是仅用两条断开线100来表示。

在第一金属化层中，局部位线BL1、BL2等在单元阵列上沿垂直方向延伸。这些位线终止在晶体管T1n、T2n等的漏极接触处，即在一列最后的晶体管的漏极接触处。地线M也位于第一金属化平面中，其沿图4中的水平方向，即与局部位线BL1、BL2等成直角的方向延伸。

局部位线BL1、BL2等经由接触K1连接到配置晶体管TS1a、TS1b等的漏区。此外，位线BL1、BL2连接到存储单元阵列的存储晶体管的漏区。地线M经由接触K3连接到配置晶体管TS1b、TS2b等的源区。

在第二金属化平面中，全局漏极或位线GDL1、GDL2等沿垂直方向延伸。如上所述，全局漏极线GDL1、GDL2经由未示出的选择晶体管连接到相应的局部位线BL1、BL2等上。

从存储晶体管T11～Tmn的有源源区开始，在每种情况下都存在与阱W0、W1等的接触连接；参见例如第一列中的存储晶体管T11的接触连接K2和存储晶体管T1n的接触连接80。接触连接K2和80也在图3中被描述。

当对存储晶体管T11编程时电位规定如下：

-在位线BL1上为-3伏，

-在位线BL2上为+3伏，

-在控制线SLa上为+2.5伏，

-在选中的字线(此处为WL1)上为+14伏，

-在未选中的字线(未示出)上为0或-3伏，

-在控制线SLb上为-3伏，以及由此

-在阱W0处为-3伏并且在阱W1处为+3伏。

因此，通过使用配置晶体管所获得的是相邻的阱W0和W1处于不同的电位。除了局部位线BL1、BL2之外，另外的用于施加电位的垂直线也不是必需的，结果是对于电路配置50来说仅需要小的芯片面积。

当对T11读出时施加以下电位：

-在局部位线BL1上为+1伏，

-在局部位线BL2上为0伏，

-在控制线SLa上为0伏，

-在字线WL1上为+2.5伏，

-在未选中的字线(未示出)上为0伏，

-在控制线SLb上为+2.5伏，以及由此

-在每种情况下在阱W0和W1处为0伏。

使用配置晶体管使在读出工作模式中将阱W1和位线BL1连接到不同的电位、以及将阱W2和位线BL2连接到相同的电位成为可能。即使通过公共控制线SLa驱动配置晶体管TS1a、TS2a等，并且通过公共控制线SLb驱动配置晶体管TS1b、TS2b等，也是可能的。

在另一个示例性实施例中，局部位线BL1可选地经由至少两个配置晶体管TS1a接触连接到下面的阱。除此之外或作为替换，每个扇区还存在多个地线M，因此每个阱可借助于至少两个配置晶体管TS1b被接触连接。依靠该方法，快速读访问成为可能，并且只有比较小的电压降沿阱并由此沿源极线产生。

所说明的电路配置使在相邻位线BL1、BL2之间得到最小可能的偏移成为可能。每列只需要单条金属位线。就现有技术来说，在每种情况下每列都需要两条金属位线，即金属源极线和金属位线。

在替换示例性实施例中，因为金属位线被制造得更宽、或者因为相邻位线之间的电容会由于这些位线之间距离的增加而趋于降低，所以不会使得相邻位线与最小可能偏移一样近。由此结果产生存储电路的改善的电特性，而不是面积节省。减小芯片面积和改善电特性之间的折衷也在另一个示例性实施例中得到。此外，通过减少金属线的数目，降低了制造过程中对缺陷的敏感度，并因此在制造电路配置50的过程中获得更高的产量。

然而，本发明不限于所说明的存储电路。因而，作为实例，已知的ETOX概念可通过使用配置晶体管来修改，使得编程仍使用CHE原理(沟道热电子)来实现，擦除借助隧道电流来实现。然而，在浮栅和衬底之间的隧道氧化物上均匀分布的隧道电流用于擦除，由此结果形成对隧道氧化物比在先前仅在隧道氧化物的局部区内使用隧道电流的情况下更小的损伤。根据本发明的概念的更多应用尤其涉及降低存储电路的功耗。

特别地，当只使用掺杂区内的位线时，或者当位线在隔离沟槽内布线时，也可使用本发明。

Claims

1.一种集成存储电路配置(50)，其具有以矩阵型方式排列的多重存储单元，所述存储单元每个包含至少一个晶体管(T11、T21)，在矩阵的一行存储单元的晶体管(T11、T21)的控制电极(20)处具有字线(WL1、WL2)，

在矩阵的一列存储单元的晶体管(T11、T21)的端电极(24、28)处具有位线(BL1、BL2、B1、B2)，

其特征在于，每列的至少一个开关元件(TS1a、TS2a)，其能够产生和断开同一列的两条位线(BL1、W1)的导电连接。

2.如权利要求1所述的电路配置(50)，其特征在于在掺杂区内，优选在半导体衬底的掺杂区内，设置导电连接到开关元件(TS1a)的一条位线(W1)，

并且导电连接到开关元件(TS1)的其他位线(BL1)是包括金属或包含金属层的金属线。

3.如权利要求1或2所述的电路配置(50)，其特征在于位线(BL1、BL2)是可经由另外的开关元件导电连接到全局位线(GBL1、GBL2)上的局部位线，该局部位线(BL1、BL2)限定存储段(60)，并且电路配置(50)包含至少两个存储段(60、62)。

4.如权利要求3所述的电路配置(50)，其特征在于全局位线(GBL1、GBL2)的数目是金属局部位线(BL1、BL2)的数目的一半。

5.如权利要求3或4所述的电路配置(50)，其特征在于在存储段(60)的一列存储单元(T11、T12)的一端处设置开关元件(TS1a)，

或者在存储段(60)的一列存储单元之间，优选在一列的中心设置开关元件(TS1a)。

6.一种尤其如上述权利要求中的一个所述的集成存储电路配置(50)，其具有以矩阵型方式排列的多重存储单元，所述存储单元每个包含至少一个晶体管(T11、T12)，在矩阵的一行存储单元的晶体管(T11、T21)的控制电极(20)处具有字线(WL1、WL2)，

在矩阵的一列存储单元的晶体管(T11、T21)的端电极(24、28)处具有位线(BL1、BL2；B1、B2)，

并且沿矩阵的行方向具有集合线(M)，每列至少一个另外的开关元件(TS1b)能够产生和断开集合线(M)与相应位线(W1、W2)的导电连接。

7.如权利要求1～5中的一个所述的以及如权利要求6所述的电路配置(50)，其特征在于控制单元，该控制单元将用于连接两条位线(BL1、W1)的开关元件(TS1a)交替地驱动到用于将集合线(M)连接到位线(W1、W2)的开关元件(TS1b)。

8.如权利要求7所述的电路配置，其特征在于对于存储段(60)的一列存储单元的两个开关元件(TS1a、TS1b)被设置为相互邻近或相互不邻近，尤其是在该列的不同端处。

9.如上述权利要求中的一个所述的电路配置(50)，其特征在于每个存储单元仅包含一个晶体管(T11)，

和/或该晶体管(T11)是浮栅晶体管，

和/或以这种方式构造驱动电路，即用均匀沟道，尤其使用隧道电流对晶体管(T11)编程和/或擦除，

和/或开关元件(TS1a、TS1b)是场效应晶体管或模拟开关，其优选包含与nMOS晶体管并联的pMOS晶体管，

和/或用于连接位线(BL1、W1)的控制元件(TS1a、TS2a)导电连接到公共控制线(SLa)上，尤其是存储段(60)的控制元件(TS1a、TS2a)，

和/或用于将集合线(M)连接到位线(W1、W2)的控制元件(TS1b、TS2b)导电连接到公共控制线(SLb)上，尤其是存储段(60)的控制元件(TS1b、TS2b)，

和/或该电路配置除了包含开关元件之外，还包含用于选择字线和位线的多路复用电路，

和/或开关元件不具有数据存储功能。

10.如上述权利要求中的一个所述的电路配置(50)，其特征在于一列的局部位线(BL1、W1)被设置以便它们沿衬底主区域的法线方向互相交叠。