JP2006512813A - 完全並列マルチチャネル復調器 - Google Patents

Abstract

改良されたマルチチャネル復調器(44)が提供される。改良された復調器は、自動利得制御機構(28)、データ・バッファ(26、30)、および復調エンジン(44)を含む。様々なRFチャネルからのデータは、そのデータをそれぞれの一定のレベルに維持するようにAGCによって処理される。AGC(28)からの出力はデータ・バッファに転送され記憶される(30)。次いで、選択されたチャネルからの対応するデータが復調エンジン(44)によって処理される。この改良された復調器は、3つの動作モード、すなわち、データ処理モード、チャネル切換えモード、および待機モードのうちのいずれか1つで動作することができる。データ処理モードでは、復調エンジンが、現在復調エンジンにロードされているチャネル・データを処理する。チャネル切換えモードでは、復調エンジンが、現在のチャネル・データをデータ・バッファに記憶し、他のチャネルからチャネル・データを検索しロードして処理する。さらに、現在のチャネル・データに関するステータス・履歴情報が、チャネル・ステータス・メモリ(42)に記憶され、次に処理すべきチャネルに関するステータス・履歴情報がチャネル・ステータス・メモリ(42)から検索される。例示的な一局面では、チャネル切換え時間を短縮するために、次に処理すべきチャネルに関するステータス・履歴情報が、前のデータ処理モードの間にプレロードされる。待機モードでは、復調エンジンが、データ処理モードに入るか、またはチャネル切換えモードに入るかを決定するためのさらなる処理命令を待つ。

Description

本発明は、一般的に復調器に関し、より具体的には完全並列マルチチャネル復調器の改良された設計に関する。

従来のデジタル・ケーブル、衛星放送システム、および地上放送システムは多数の周波数分割多重化RFチャネルを利用している。従来のシステムの下では、各RFチャネルは通常、対応する専用回路によって処理されている。図1は、RFチャネルを処理するのに用いられる典型的な回路を示す概略ブロック図である。図1に示されているように、典型的な復調器チップは、各RFチャネルのチャネル処理ブロック10を含んでいる。各チャネル処理ブロック10は、アナログ−デジタル変換器（ADC）12と、自動利得制御（AGC）、タイミング回復、等化、搬送波回復などの機能を実行する復調器ブロック14と、前方エラー補正（FEC）ブロック16とをさらに含んでいる。たとえば、2つのチャネルに対応するように設計されたデジタル・ケーブル受信器チップは、2つのチャネル処理ブロックを含んでいる。

図1に示されている典型的な復調器チップの構造は、いくつかの問題または欠点を有している。たとえば、上記の構造は、RFチャネルの数が増えると費用有効ではなくなる。各チャネルがシグナル処理用のそれ自体の専用回路を有するので、関連するチャネルがアクティブでないときは対応する回路はアイドル状態のままであり、チャネルがアクティブなときでも、関連する回路がアクティブであるのは一定の期間のみである。その結果、チップ内のシリコン供給源は共用されず、また効率的に利用されない。さらに、アーキテクチャの規模がシリコン技術の向上に追いつかない。たとえば、シリコン技術が向上して処理速度が速くなっても、処理できるチャネルの数は変わらない。

さらに、復調器では一般にFIRフィルタが使用されている。図2は、典型的なFIRフィルタを示す概略図である。図2に示されているように、典型的なFIRフィルタは入力データ・ストリームを順次処理する。言い換えれば、入力データ・ストリームは複数のマルチプライヤによって順次処理される。これらのマルチプライヤはそれぞれ、最大可能係数に対処するように設計しなければならない。したがって、各マルチプライヤのサイズは、最大可能係数が使用されることはないにもかかわらず最大可能係数と同等の大きさでなければならない。この設計ではシリコン供給源の使用は非効率的である。

したがって、RFチャネル用の処理回路がより効率的に利用されるマルチチャネル復調器の改良された構造を提供することが望ましいと考えられる。

発明の概要
改良されたマルチチャネル復調器が提供される。改良された復調器は、自動利得制御機構、データ・バッファ、および復調エンジンを含む。様々なRFチャネルからのデータは、各RFチャネル内のシグナル強度をそれぞれの一定のレベルで維持するように自動利得制御機構によって処理される。自動利得制御機構からの出力はデータ・バッファに転送され、一時的に記憶される。次いで、選択されたチャネルからの対応するデータが復調エンジンによって処理される。例示的な一実施態様では、復調エンジンは、タイミング回復回路、整合フィルタ、等化器、搬送波回復回路、および前方エラー補正回路を含む。

この改良された復調器は、3つの動作モード、すなわち、データ処理モード、チャネル切換えモード、および待機モードのうちのいずれか1つで動作することができる。データ処理モードでは、復調エンジンが、現在復調エンジンにロードされているチャネル・データを処理する。チャネル切換えモードでは、復調エンジンが、現在のチャネル・データをデータ・バッファに記憶し、他のチャネルからチャネル・データを検索しロードして処理する。さらに、現在のチャネル・データに関するステータス・履歴情報が、チャネル・ステータス・メモリに記憶され、次に処理すべきチャネルに関するステータス・履歴情報がチャネル・ステータス・メモリから検索される。例示的な一局面では、チャネル切換え時間を短縮するために、次に処理すべきチャネルに関するステータス・履歴情報が、前のデータ処理モードの間にプレロードされる。待機モードでは、復調エンジンが、データ処理モードに入るか、またはチャネル切換えモードに入るかを決定するためのさらなる処理命令を待つ。待機モードでは、復調エンジンが、電力消費量を低減させる電力節約機能を有するように構成される。

他の例示的な局面では、システムは、完全並列ローパスFIRフィルタを含む。完全並列ローパスFIRフィルタは、複数のデータ・ストリームを同時に処理するように構成される。チャネルからの入力データ・ストリームが複製され、複数のデータ・ストリームが生成される。複数のデータ・ストリームはそれぞれ、対応するマルチプライヤに与えられる。各マルチプライヤのサイズは、データ・ストリームのサイズおよび対応する係数に依存する。各マルチプライヤからの出力が合計され、出力データ・ストリームが生成される。完全並列ローパスFIRフィルタは、復調エンジンの様々な構成要素内に配置することができる。

本発明は、いくつかの恩典および／または利点をもたらす。たとえば、復調エンジンを用いて複数のRFチャネルを処理することができる。言い換えれば、様々なRFチャネルが復調エンジンを共用することができる。さらに、本発明は、シリコン技術を進歩させるという利点ももたらす。処理速度が速くなると、復調エンジンはこの速度の向上を利用し、他の構成要素を追加する必要なしにより多くのデータ（および／またはより多くのチャネル）を処理することができる。

図面および特許請求の範囲を含む、明細書の残りの部分を参照すると、本発明の他の特徴および利点が認識されると思われる。本発明の他の特徴および利点と、本発明の様々な態様の構造および動作について、以下に添付の図面に関連して詳しく説明する。同じ参照符号は、同一または機能的に同様の要素を示す。

発明の詳細な説明
次に、1つまたは複数の例示的な態様の形態において、本発明を説明する。図3は、本発明の例示的な一態様を示す概略ブロック図である。この例示的な態様では、システム20は、いくつかのアナログ−デジタル変換器（ADC）22、デジタル・チューナ24、第1のデータ・バッファ26、自動利得制御機構（AGC）28、第2のデータ・バッファ30、および復調エンジン44を含んでいる。これらの要素はすべて、図3に示されているように連続的に配置されている。例示的な一態様では、復調エンジン44は、タイミング回復回路32、整合フィルタ・等化器・搬送波回復回路34、および前方エラー補正（FEC）回路36をさらに含んでいる。以下に詳しく説明するように、第1のデータ・バッファ26は、チャネル・セレクタ38によって制御され、タイミング回復回路32、整合フィルタ・等化器・搬送波回復回路34、およびFEC回路36は、チャネル・スイッチ制御機構40とチャネル・ステータス・メモリ42の両方と対話する。

システム20の例示的な動作について以下に詳しく説明する。各ADC 22は、広帯域チャネルからシグナルを受信し処理することのできる高速装置である。広帯域チャネルは少なくとも1つのRFチャネルを対象とする。ADC 22はそれぞれ、様々なRFチャネルからのアナログシグナルを対応するデジタルシグナルに変換する。次いで、ADC 22からの出力はデジタル・チューナ24に中継される。デジタル・チューナ24は、デジタル・ドメイン内のRFチャネルを分離するのに利用される。RFチャネルからの分離されたシグナルは次いで、第1のデータ・バッファ26に記憶され、後で処理される。チャネル・セレクタ38は、各RFチャネルに属する対応するデータをどのように第1のデータ・バッファ26に記憶するかを制御するのに用いられる。

第1のデータ・バッファ26から得たデータは次いで、AGC 28に与えられる。AGC 28は、複数のRFチャネルからのデータを同時に処理することができる。AGC 28は、個々の各チャネルのシグナル強度を比較的一定のレベルで維持するのに利用される。RFチャネルのシグナル強度を比較的一定のレベルで維持すると、タイミング回復回路および等化器が適切に機能するようになる。当業者には、AGC 28による機能を実現する様々な手段および／または方法が既知であることを理解されたい。

AGC 28からの出力は、第2のデータ・バッファ30に与えられ、そこに記憶され、後に処理される。

以下に詳しく説明するように、様々なRFチャネルからのデータは別々に処理される。チャネル・スイッチ制御機構40は、第2のデータ・バッファ30から処理すべきRFチャネルに属する対応するデータを選択するのに用いられる。

処理すべきデータは次いで、復調エンジン44にロードされ復調処理される。上記で指摘したように、復調エンジン44は、タイミング回復回路32、整合フィルタ・等化器・搬送波回復回路34、およびFEC回路36を含んでいる。タイミング回復回路32は、最適なサンプリング時間を識別し、最適なサンプリング時間でシグナル値を復元するのに使用される。整合フィルタ・等化器・搬送波回復回路34は、チャネル・エコーを除去し、記号間干渉を最小限に抑え、残留搬送波周波数および移相を補償するのに利用される。FEC回路36は、符号化されたデータ・ビットを抽出し、伝送エラーを補正するのに用いられる。当業者には、タイミング回復回路32、整合フィルタ・等化器・搬送波回復回路34、およびFEC回路36のそれぞれの機能を実現する様々な手段および／または方法が既知である。

例示的な一態様では、システム20は3つの動作モード、すなわち、チャネル切換えモード、データ処理モード、および待機モードを有する。

データ処理モードでは、復調エンジン44は、特定のチャネルに対応する現在のチャネル・データから所定数の記号を回復する。当業者には、所定数の記号をどのように得るかが理解されると思われる。例示的な一局面では、所定数の記号が処理された後、復調エンジン44は、停止してさらなる処理命令を受ける。以後の処理命令は、復調エンジン44に3つの動作モードのいずれかのモードに入るよう指示することができる。たとえば、復調エンジン44に、データ処理モードを継続するように指示することができ、または復調エンジンをチャネル切換えモードまたは待機モードに切り換えることができる。

チャネル切換えモードでは、復調エンジン44は、現在のチャネル・データを、処理すべき他のチャネルからの選択されたデータで切り換える。言い換えれば、新しいチャネルからのデータは復調エンジン44にロードされ処理される。具体的には、現在のチャネルに関するステータス・履歴情報はチャネル・ステータス・メモリ42に記憶され、現在のチャネル・データは第2のデータ・バッファ30に記憶され、次に処理すべきチャネルに関するステータス・履歴情報は、チャネル・ステータス・メモリ42から検索され、処理すべき対応するチャネル・データは、第2のデータ・バッファ30から抽出され、復調エンジン44にロードされて処理される。

チャネル・データおよびステータス・履歴情報を記憶し検索するには、ある程度の処理時間が必要である。例示的な一局面では、チャネル切換えモード中の切換え時間を短縮するために、システム20は、データ処理モード中に、次に処理すべきチャネルに関するステータス・履歴情報をプレロードする。図4は、システム20による最適化されたチャネル切換えを実現するのに用いられる例示的な一アーキテクチャを示している。この例示的なアーキテクチャでは、複数のレジスタ46および複数のバッファ48が復調エンジン44とチャネル・ステータス・メモリ42との間に位置している。レジスタ46は、復調エンジン44によって現在処理されているチャネルに関するステータス・履歴情報を保持し供給するのに用いられる。バッファ48は、次に処理すべきチャネルに関するステータス・履歴情報を保持するのに用いられる。より具体的には、現在のチャネルが処理されている場合に、次に処理すべきチャネルに関するステータス・履歴情報がチャネル・ステータス・メモリ42からバッファ48にプレロードされる。たとえば、あるデータが処理された後、対応するステータス・履歴情報がチャネル・ステータス・メモリ42に戻され、次に処理すべきチャネルに属する新しいデータに対応するステータス・履歴情報がチャネル・ステータス・メモリ42からバッファ48にプレロードされる。復調エンジン44がチャネル切換えモードに入った後、プレロードされたバッファ48内の情報を、復調エンジン44がデータ処理モードに戻ったときに使用できるように高速にレジスタ46に転送することができる。このように、次のチャネルのステータス・履歴情報が前のデータ処理モード中にプレロードされるので、チャネル切換えモードは、開始された後、より少ないクロック・サイクル内に完了することができる。チャネル切換え時間を短縮すると、復調エンジン44はより効率的に動作することができ、すなわち、復調エンジン44はデータ処理モードにより多くの時間を費やし、それによってより多くのデータを処理することができる。その結果、より多くのチャネルを処理するか、またはより高いスループットを実現することができる。

待機モードでは、復調エンジン44は、ある期間またはある数のクロック・サイクルにわたってアイドル状態のままである。この期間またはクロック・サイクル数は、特定の用途の構造に応じて一定であっても可変であってもよい。復調エンジン44は、データ処理モードとチャネル切換えモードとの間にギャップがあるときに待機モードに入ることができる。復調エンジン44は、待機モードでは、電力消費量を低減させる電力節約機能を有するように構成される。

図5は、復調エンジン44によるチャネルの処理および切換えを示す概略タイミング図である。図3に示されているように、データ・パスには2つのデータ・バッファ、すなわち、第1のデータ・バッファ26および第2のデータ・バッファ30がある。第1のデータ・バッファ26は、デジタル・チューナ24とAGC 28との間に配置され、第2のデータ・バッファ30はAGC 28とタイミング回復回路32との間に配置されている。上述のように、復調エンジン44は様々なRFチャネルの間で共用されることが分かる。図5を参照すると分かるように、様々なチャネルからのそれぞれのデータがシステム20によって切り換えられ処理される。たとえば、t₀で、タイミング回復回路32がチャネルAからのデータを処理している場合、チャネルBおよびチャネルCに属するそれぞれのチャネル・データは第2のデータ・バッファ30に記憶され、対応するチャネル・ステータス・履歴情報もチャネル・ステータス・メモリ42に記憶される。t₁で、チャネルAからのある数の記号が処理された後、復調エンジン44は停止してさらなる処理命令を受ける。さらなる処理命令は、復調エンジン44が待機モードに入ることを示す。その後、t₂で、復調エンジン44はチャネル切換えモードに入るよう指示される。チャネル切換えモードの下で、チャネル・スイッチ制御機構40は、現在のチャネルをチャネルBに切り換えるコマンドを送信する。その結果、チャネルAからのチャネル・データは第2のデータ・バッファ30に記憶され、チャネルAに関するステータス・履歴情報はチャネル・ステータス・メモリ42に記憶される。さらに、復調エンジン44は、それぞれ第2のデータ・バッファ30およびチャネル・ステータス・メモリ42から得た対応するチャネル・データおよびチャネルBについてのステータス・履歴情報を受信する。上記で指摘したように、チャネル切換え時間は、必要に応じてシステム20によって最適化するかまたは短縮することができる。これは、次に処理すべきチャネル、この場合はチャネルBに関するステータス・履歴情報を、チャネルAからのデータが処理されるデータ処理モード中にプレロードすることによって実現される。これによって、より少ないクロック・サイクルでチャネル切換えモードを完了することができる。t₃では、チャネル切換えモードが完了した後、復調エンジン44は、データ処理モードに入り、チャネルBに属するチャネル・データの処理を開始する。同様に、t₄では、復調エンジン44は、この時点で再びチャネル切換えモードに入り、チャネル・データをチャネルBからチャネルCに切り換える。同様に、チャネルCに関するステータス・履歴情報をプレロードすることによってチャネル切換え時間を短縮することができる。t₅では、復調エンジン44は、データ処理モードを再開し、チャネルCに属するチャネル・データの処理を開始する。

システム20の他の例示的な局面によれば、システム20は完全並列ローパスFIRフィルタを含んでいる。FIRフィルタは、数式Z=和(Xi*Yi)を実行するように構成されている。式中、Xiは入力データであり、Yiは係数であり、かつZは出力データである。図6は、本発明に係る完全並列ローパスFIRフィルタの例示的な態様を示している。図6に示されているように、この例示的なFIRフィルタは、各チャネルが10ビット・データ・ストリームを有する5つのチャネルを同時に処理することができる。単一のチャネルからの入力データ・ストリームに基づいて同一のデータ・ストリーム50a〜50eが生成される。同一のデータ・ストリーム50a〜50eは複数のマルチプライヤ50a〜50eに並行して提供される。各マルチプライヤ52a〜52eのサイズはそれに対応する係数に応じて異なる。たとえば、マルチプライヤ52aのサイズは（10ビット・データ・ストリームおよび10ビット係数に基づいて）10x10であり、マルチプライヤ52cのサイズは（10ビット・データ・ストリームおよび4ビット係数に基づいて）10x4である。次に、マルチプライヤ52a〜52eからのそれぞれの結果が複数の加算器54a〜54eによって加算され、出力データが生成される。各入力データ・ストリームを並行して処理し、対応する係数に基づくそれぞれの異なるサイズを持つマルチプライヤを有することによって、シリコン供給源が著しく節約され、それによって、集積回路チップのサイズを小さくするのが可能になるか、または集積回路チップに組み込むことのできる回路の量が多くなる。本発明の完全並列ローパスFIRフィルタは、システム20の様々な構成要素に配置することができる。たとえば、このフィルタは、デジタル・チューナ24、ならびにタイミング回復回路32、整合フィルタ・等化器・搬送波回復回路34、およびFEC回路36を含む復調エンジン44の様々な構成要素に使用することができる。当業者には、本明細書に与えられた開示および教示に基づいて、本発明の完全並列ローパスFIRフィルタを配置する他の方法が考えられよう。

本明細書に記載された本発明は、様々な方法で実施することができる。たとえば、システム20は、ソフトウェアまたはハードウェアまたは両方の組合せの形をした制御論理を用いて実施することができる。当業者には、本発明を実施する他の手段および／または方法が考えられよう。

本発明を様々な用途に利用できることを理解されたい。たとえば、本発明を通信システム内の集積回路チップに組み込むことができる。当業者には、本発明を利用すべき他の方法および／または用途が考えられよう。

本明細書で説明した実施例および態様は例示的なものに過ぎず、当業者には各実施例および各態様を考慮した様々な修正例または変更例が考えられ、これらの修正例または変更例は本出願の要旨および範囲内ならびに添付の特許請求の範囲内に含められることが理解されよう。本明細書で引用されたすべての文献、特許、および特許出願は、参照としてすべての目的で全体的に本明細書に組み入れられる。

RFチャネルを処理するのに用いられる典型的な回路を示す概略ブロック図である。 典型的なFIRフィルタを示す概略図である。 本発明の例示的な一態様を示す概略ブロック図である。 本発明の例示的な一態様による最適化されたチャネル切換えを示す概略ブロック図である。 本発明の例示的な一態様によるチャネルの処理および切換えを示す概略タイミング図である。 本発明による完全並列ローパスFIRフィルタの例示的な態様を示す概略図である。

Claims (38)

1. 複数のチャネルに対応するチャネル・データを記憶するように構成されるデータ・バッファ；および
   第1のチャネルに対応するデータに対して復調処理を行うように構成され、さらに、第1のチャネルに対応するデータをデータ・バッファに記憶し、かつ復調処理のためにデータ・バッファから第2のチャネルに対応するデータをロードすることができるように構成される復調エンジン
   を含む、改良されたマルチチャネル復調器。
2. 複数のチャネルに対応するチャネル・データを復調エンジンによって処理する前に、該チャネル・データをそれぞれの一定のレベルで維持するために、該チャネル・データを処理するように構成される自動利得制御機構をさらに含む、請求項1記載の復調器。
3. 復調エンジンが、チャネル切換えモードとデータ処理モードを含む2つの動作モードを有し、
   該データ処理モードにおいて、復調エンジンが、現在復調エンジンにロードされているデータに対して復調処理を行い、ならびに
   該チャネル切換えモードにおいて、復調エンジンが、現在復調エンジンにロードされているデータをデータ・バッファに記憶し、かつ復調処理のためにデータ・バッファから他のチャネルに対応するデータをロードする、請求項1記載の復調器。
4. 復調エンジンが、待機モードを含む追加的な動作モードを有し、
   該待機モードにおいて、復調エンジンが、データ処理モードに入るか、またはチャネル切換えモードに入るかを決定するためのさらなる命令を待つ、請求項3記載の復調器。
5. チャネル切換えモードにおいて、現在復調エンジンにロードされているデータがデータ・バッファに記憶される場合に、データ・バッファに記憶されるデータに関するステータス・履歴情報がチャネル・ステータス・メモリに記憶され、かつ他のチャネルに対応するデータが復調処理のためにデータ・バッファからロードされる場合に、ロードされるデータに関するステータス・履歴情報がチャネル・ステータス・メモリから検索される、請求項3記載の復調器。
6. 他のチャネルに関するステータス・履歴情報が、データ処理モード中にプレロードされる、請求項3記載の復調器。
7. 復調エンジンが、
   タイミング回復回路；
   整合フィルタ・等化器・搬送波回復回路；および
   前方エラー補正回路
   をさらに含み、
   該タイミング回復回路、該整合フィルタ・等化器・搬送波回復回路、および該前方エラー補正回路が連続構成に配置される、請求項1記載の復調器。
8. 請求項1記載の復調器を組み込んだ集積回路チップ。
9. それぞれが対応する複数の入力データ・ストリームおよび係数を受信するように構成される複数のマルチプライヤであって、該複数の入力データ・ストリームが、互いに同一であり、かつ単一のチャネルからのチャネル・データから生成され、各マルチプライヤのサイズが、それに対応する入力データ・ストリームおよび係数に依存し、対応する係数が互いに異なる、複数のマルチプライヤ；ならびに
   該複数のマルチプライヤのそれぞれの出力を合計して出力データ・ストリームを生成するように構成される複数の加算器
   を含む並列FIRフィルタをさらに含み、
   該並列FIRフィルタが、復調エンジンの1つまたは複数の構成要素内に配置される、請求項1記載の復調器。
10. 復調処理を行うように構成され、さらに、復調処理のために第1のチャネルおよび第2のチャネルに対応するそれぞれのデータを切り換えることができるように構成される復調エンジン；ならびに
    第1のチャネルおよび第2のチャネルに関するそれぞれのステータス・履歴情報を記憶するように構成されるチャネル・ステータス・メモリ
    を含む、マルチチャネル復調を行うシステム。
11. 第1のチャネルおよび第2のチャネルに対応するそれぞれのデータを復調エンジンによって処理する前に、該それぞれのデータを一定のレベルで維持するために、該それぞれのデータを処理するように構成される自動利得制御機構をさらに含む、請求項10記載のシステム。
12. 復調エンジンが、チャネル切換えモードとデータ処理モードを含む2つの動作モードを有し；
    該データ処理モードにおいて、復調エンジンが、第1のチャネルに対応するデータに対して復調処理を行い；および
    該チャネル切換えモードにおいて、復調エンジンが、第1のチャネルに対応するデータを記憶するよう指示し、かつ復調処理のために第2のチャネルに対応するデータをロードする、請求項10記載のシステム。
13. 復調エンジンが、待機モードを含む追加的な動作モードを有し、および
    該待機モードにおいて、復調エンジンが、データ処理モードに入るか、またはチャネル切換えモードに入るかを決定するためのさらなる命令を待つ、請求項12記載のシステム。
14. データ処理モードにおいて、復調エンジンが、第2のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリからプレロードする、請求項12記載のシステム。
15. チャネル切換えモードにおいて、復調エンジンが、第1のチャネルに対応するデータを記憶するように指示した場合に、第1のチャネルに関するステータス・履歴情報がチャネル・ステータス・メモリに記憶され、かつ復調エンジンが第2のチャネルに対応するデータをロードした場合に、第2のチャネルに関するステータス・履歴情報がチャネル・ステータス・メモリから検索される、請求項12記載のシステム。
16. 復調エンジンが、
    タイミング回復回路；
    整合フィルタ・等化器・搬送波回復回路；および
    前方エラー補正回路
    をさらに含み、
    該タイミング回復回路、該整合フィルタ・等化器・搬送波回復回路、および該前方エラー補正回路が連続構成に配置される、請求項10記載のシステム。
17. 請求項10記載のシステムを組み込んだ集積回路チップ。
18. それぞれが対応する複数の入力データ・ストリームおよび係数を受信するように構成される複数のマルチプライヤであって、該複数の入力データ・ストリームが、互いに同一であり、かつ第1のチャネルに対応するデータから生成され、各マルチプライヤのサイズが、それに対応する入力データ・ストリームおよび係数に依存し、対応する係数が互いに異なる、複数のマルチプライヤ；ならびに
    該複数のマルチプライヤのそれぞれの出力を合計して出力データ・ストリームを生成するように構成される複数の加算器
    を含む並列FIRフィルタをさらに含み、
    該並列FIRフィルタが、復調エンジンの1つまたは複数の構成要素内に配置される、請求項10記載のシステム。
19. 複数のチャネルに対応するチャネル・データをそのそれぞれの一定のレベルで維持するために、該チャネル・データを処理するように構成される自動利得制御機構；
    自動利得制御機構によって出力される処理済みのチャネル・データを記憶するように構成されるデータ・バッファ；
    復調処理を行うように構成され、さらに、復調処理のために第1のチャネルおよび第2のチャネルに対応するそれぞれの処理済みのチャネル・データ間で切り換えることができるように構成される復調エンジン；ならびに
    第1のチャネルおよび第2のチャネルに関するそれぞれのステータス・履歴情報を記憶するように構成されるチャネル・ステータス・メモリ
    を含む、改良されたマルチチャネル復調器。
20. 復調エンジンが、チャネル切換えモードとデータ処理モードを含む2つの動作モードを有し；
    該データ処理モードにおいて、復調エンジンが、第1のチャネルに対応する処理済みのチャネル・データに対して復調処理を行い；ならびに
    該チャネル切換えモードにおいて、復調エンジンが、第1のチャネルおよび第2のチャネルに対応するそれぞれの処理済みのチャネル・データ間で切り換える、請求項19記載の復調器。
21. 復調エンジンが、待機モードを含む追加的な動作モードを有し；および
    該待機モードにおいて、復調エンジンが、データ処理モードに入るか、またはチャネル切換えモードに入るかを決定するためのさらなる命令を待つ、請求項20記載の復調器。
22. データ処理モードにおいて、復調エンジンが、第2のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリからプレロードする、請求項20記載の復調器。
23. チャネル切換えモードにおいて、復調エンジンが、復調処理のために第1のチャネルおよび第2のチャネルに対応するそれぞれの処理済みデータの間で切り換える場合に、第1のチャネルおよび第2のチャネルに関するステータス・履歴情報がチャネル・ステータス・メモリに記憶され、かつチャネル・ステータス・メモリから検索される、請求項20記載の復調器。
24. 復調エンジンが、
    タイミング回復回路；
    整合フィルタ・等化器・搬送波回復回路；および
    前方エラー補正回路
    をさらに含み、
    該タイミング回復回路、該整合フィルタ・等化器・搬送波回復回路、および該前方エラー補正回路が連続構成に配置される、請求項19記載の復調器。
25. 請求項19記載の復調器を組み込んだ集積回路チップ。
26. それぞれが対応する複数の入力データ・ストリームおよび係数を受信するように構成される複数のマルチプライヤであって、該複数の入力データ・ストリームが、互いに同一であり、かつ第1のチャネルに対応する処理済みのチャネル・データから生成され、各マルチプライヤのサイズが、それに対応する入力データ・ストリームおよび係数に依存し、対応する係数が互いに異なる、複数のマルチプライヤ；ならびに
    該複数のマルチプライヤのそれぞれの出力を合計して出力データ・ストリームを生成するように構成される複数の加算器
    を含む並列FIRフィルタをさらに含み、
    該並列FIRフィルタが、復調エンジンの1つまたは複数の構成要素内に配置される、請求項19記載の復調器。
27. マルチチャネル復調を行う方法であって、
    複数のチャネルに対応するチャネル・データをデータ・バッファに記憶する段階；
    第1のチャネルに対応するチャネル・データをデータ・バッファから復調エンジンにロードする段階；
    復調エンジンに第1のチャネルに対応するチャネル・データを復調するよう指示する段階；
    第1のチャネルに対応する復調されたチャネル・データをデータ・バッファに記憶する段階；
    第2のチャネルに対応するチャネル・データをデータ・バッファから復調エンジンにロードする段階；および
    復調エンジンに第2のチャネルに対応するチャネル・データを復調するよう指示する段階
    を含む方法。
28. 第1のチャネルに対応するチャネル・データを復調エンジンにロードする前に、自動利得制御機構を用いて該第1のチャネルに対応するチャネル・データを処理する段階をさらに含む、請求項27記載の方法。
29. 第1のチャネルに対応する復調されたチャネル・データをデータ・バッファに記憶する段階に関連して、第1のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリに記憶する段階をさらに含む、請求項27記載の方法。
30. 復調エンジンに第1のチャネルに対応するチャネル・データを復調するよう指示している間に、第2のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリからプレロードする段階をさらに含む、請求項27記載の方法。
31. 第2のチャネルに対応するチャネル・データをデータ・バッファから復調エンジンにロードする段階に関連して、第2のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリから検索する段階をさらに含む、請求項27記載の方法。
32. 請求項27記載の方法を組み込んだ集積回路チップ。
33. マルチチャネル復調を行う方法であって、
    複数のチャネルに対応するチャネル・データをデータ・バッファに記憶する段階；
    第1のチャネルに対応するチャネル・データをデータ・バッファから復調エンジンにロードする段階；
    データ処理モードに入ることを求める指示を受信した場合に、復調エンジンに第1のチャネルに対応するチャネル・データを復調するよう指示する段階；
    チャネル切換えモードに入ることを求める指示を受信した場合に、第1のチャネルに対応する復調されたチャネル・データをデータ・バッファに記憶し、かつ第2のチャネルに対応するチャネル・データをデータ・バッファから復調エンジンにロードする段階；および
    データ処理モードに入ることを求める指示を受信した場合に、復調エンジンに第2のチャネルに対応するチャネル・データを復調するよう指示する段階
    を含む方法。
34. 第1のチャネルに対応するチャネル・データを復調エンジンにロードする前に、自動利得制御機構を用いて該第1のチャネルに対応するチャネル・データを処理する段階をさらに含む、請求項33記載の方法。
35. 第1のチャネルに対応する復調されたチャネル・データをデータ・バッファに記憶する段階に関連して、第1のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリに記憶する段階をさらに含む、請求項33記載の方法。
36. 復調エンジンに第1のチャネルに対応するチャネル・データをデータ処理モードで復調するよう指示している間に、第2のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリからプレロードする段階をさらに含む、請求項33記載の方法。
37. 第2のチャネルに対応するチャネル・データをデータ・バッファから復調エンジンにロードする段階に関連して、第2のチャネルに関するステータス・履歴情報をチャネル・ステータス・メモリから検索する段階をさらに含む、請求項33記載の方法。
38. 請求項33記載の方法を組み込んだ集積回路チップ。

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