CN1739272A - 全平行多信道解调器 - Google Patents

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Abstract

一种改进型多信道解调器(44)，包括自动增益控制(28)、数据缓冲器(26、30)和解调引擎(44)。AGC处理来自各条RF信道的数据，使数据保持其各自恒定的电平。AGC(28)的输出传送到数据缓冲器供存贮(30)。然后，解调引擎(44)处理来自所选信道的相应数据。该解调器能工作于三种工作模式的任一种：数据处理模式、信道切换模式和等待模式。在数据处理模式中，解调引擎处理被当前装入解调引擎的信道数据。在信道切换模式中，解调引擎把当前信道数据存入数据缓冲器，并从另一信道检出和装载信道数据供处理。此外，有关当前信道数据的状态与历史信息被存入信道状态存储器(42)，并从信道状态存储器(42)里检出有关下一条被处理信道的状态与历史信息。在一个示例方面，为缩短信道切换时间，在前一数据处理模式中，预先装载了关下一条被处理信道的状态与历史信息。在等待模式中，解调引擎等待进一步处理指令，以决定进入数据处理模式还是信道切换模式。

Description

全平行多信道解调器
发明背景
本发明一般涉及解调器，尤其是一种改进的全平行多信道解调器设计。
传统的数字电缆、卫星和陆上广播系统应用了大量的频分复用的RF信道。按照常规系统，各RF信道一般由相应的专用电路处理。图1是一简化框图，示出典型的RF信道处理电路。如图1所示，解调器芯片对各RF信道包括一信道处理块10。各信道处理块10还包括模-数转换器(ADC)12、提供自动增益控制(AGC)、定时恢复、均衡与载波恢复等功能的解调器块14，以及正向纠错(FEC)块16，例如设计成适合两条信道的数字电缆接收机芯片包括两个信道处理块。
图1所示一般解调器芯片的结构有若干问题或缺点，如因RF信道数增多，前述结构的成本效益就不高。由于各信道对信号处理有其自己的专用电路，故在有关信道不工作时，相应电路空闲；即使信道在工作，有关电路也只在一段时间内工作，结果芯片内的硅资源不能有效地共用或利用。此外，该结构的规模与硅技术改进还不相配，例如硅技术改进可提供更高的处理速度，能被处理的信道数却未变。
再者，FIR滤波器常用于解调器。图2是典型FIR滤波器的简化示意图，如图所示，典型的FIR滤波器以串行方式处理输入数据流，换言之，输入数据流被若干乘法器依次处理。这些乘法器必须都被设计成适应最大可能的系数，因而各乘法器的规模必须至少像最大可能的系数一样大，即便最大可能系数可能永久不使用。这种设计造成硅资源未获充分利用。
因此希望改进多信道解调器的设计，以便更有效地应用RF信道的处理电路。
发明内容
提出一种改进的多信道解调器，它包括自动增益控制、数据缓冲器和解调引擎。自动增益控制处理来自各条RF信道的数据，使各RF信道内的信号强度保持在其各自的恒定电平。自动增益控制的输出传到数据缓冲器暂存，然后由解调引擎处理来自所选信道的相应数据。在一示例实施法中，解调引擎包括定时恢复电路、匹配滤波器、均衡器与载波恢复电路和正向纠错电路。
改进的解调器能工作于三种工作模式的任一模式，即数据处理模式、信道切换模式和等待模式。在数据处理模式中，解调引擎处理当前装入该解调引擎的信道数据。在信道切换模式中，解调引擎把当前信道数据存入数据缓冲器，并从另一信道中检出和装载信道数据作处理。此外，把有关当前信道数据的状态与历史信息存入信道状态存储器，并从该存储器里检出有关下一被处理信道的状态与历史信息。在一个示例方面，为缩短信道切换时间，在前一数据处理模式中，预先装载了有关下一被处理信道的状态与历史信息。在等待模式中，解调引擎等待进一步处理指令，以决定进入数据处理模式还是信道切换模式。在等待模式中，为减少功耗，解调引擎设计成具有节电特征。
在另一个示例方面，该系统包括一全平行低通FIR滤波器，它被设计成以平行方式处理多个数据流。来自某条信道的输入数据流，经复制而生成多个数据流，并各自提供给相应的乘法器。各乘法器的规模取决于数据流规模和相应的系数。诸乘法器的输出加在一起，形成输出数据流。在解调引擎诸元件内部署全平行低通FIR滤波器。
本发明有若干好处和/或优点，例如解调引擎处理多条RF信道，换言之，各条RF信道能共用该解调引擎。而且，本发明还利用了先进的硅技术。随着处理速度增高，解调引擎能利用速度增高处理更多数据(和/或更多信道)，不必添加其它元件。
参照说明书的其余部分，包括附图与权项，可明白本发明的其它特征和优点。下面参照附图详述本发明的其它特征与优点以及本发明诸实施例的结构与工作原理，图中用同样的标号表示同样的或功能相似的元件。
附图简介
图1是简化框图，示出处理RF信道的典型电路；
图2是简化示意图，表示典型的FIR滤波器；
图3是简化框图，示出本发明一实施例；
图4是简化框图，示出本发明一实施例优化的信道切换；
图5是本发明一实施例的简化时序图，示出诸信道的处理与切换；和
图6是简化示意图，示出本发明全平行低通FIR滤波器的一示例实施例。
发明的详细描述
现以一个或多个示例实施例描述本发明。图3是简化框图，示出本发明一示例实施例。该例中的系统20包括若干模-数转换器(ADC)22、数字调谐器24、第一数据缓冲器26、自动增益控制(AGC)28、第二数据缓冲吕30和解调引擎44，在图3中全部按连续方式排列。在一实施例中，解调引擎44还包括定时恢复电路32、匹配滤波器、均衡器与载波恢复电路34和正向纠错(FEC)电路36。如下面要描述的，第一数据缓冲器26受信道选择器38控制；定时恢复电路32、匹配滤波器、均衡器与载波恢复电路34和FEC电路36都与信道切换控制器40和信道状态存储器42二者发生互作用。
下面描述系统20的示例性操作。各ADC22都是高速器件，能接收并处理来自宽带信道的模拟信号。宽带信道覆盖至少一条RF信道。AOC22各自把来自各条RF信道的模拟信号转换到相应的数字信号，然后把ADC22的输出转发到数字调谐器24，而后者在数字域中分离诸RF信道。接着把来自RF信道的分离信号存入第一数据缓冲器26供以后处理。信道选择器38用于控制如何把属于各RF信道的相应数据存入第一数据缓冲器26。
然后，把来自第一数据缓冲器26的数据送到AGC28，后者能以平行方式处理来自多条RF信道的数据，可将各独立信道的信号强度保持于较恒定的电平，从而保证定时恢复电路和均衡器正常工作。应该理解，本领域的技术人员都知道实现AGC28的功能的各种方式和/或方法。
然后，把AGC28的输出供给第二数据缓冲器30供以后处理。
如下面将描述的，来自各条RF信道的数据被分别处理。信道切换控制器40从第二数据缓冲器30中选择属于被处理RF信道的相应数据。
接着，把被处理数据装入解调引擎44作解调处理。如上所述，解调引擎44包括定时恢复电路32、匹配滤波器、均衡器与载波恢复电路34及FEC电路36。定时恢复电路32用于识别优化取样时间，在该优化取样时间恢复信号值。匹配滤波器、均衡器与载波恢复电路34用来去除信道回波，尽量减少码元间干扰，并补偿残余载频与相移。FEC电路36用来提取编码数据位，纠正传输差错。本领域的技术人员都知道实现定时恢复电路32、匹配滤波器、均衡器与载波恢复电路34和FEC电路36各别功能的各种方式和/或方法。
在一实施例中，系统20有三种工作模式，即信道切换模式、数据处理模式和等待模式。
在数据处理模式中，解调引擎44根据对应于特定信道的当前信道数据，恢复预定的码元数。本领域的技术人员都知道如何导出预定的码元数。在一个示例方面，处理了预定的码元数后，解调引擎44即暂停等进一步处理指令。后续处理指令可指导解调引擎44接入三种工作模式的任一种，如引导解调引擎44继续数据处理模式；或把解调引擎切换到信道切换模式或等待模式。
在信道切换模式中，解调引擎44用选自另一信道的数据切换当前信道数据作处理，换言之，把新信道的数据装入解调引擎44供处理。更具体地说，把有关当前信道的状态与历史信息存入信道状态存储器42，而把当前信道数据存入第二数据缓冲器30；另从信道状态存储器42里检出下一被处理信道的状态与历史信息，并将要对其处理的相应信道数据从第二数据缓冲器30里抽出而装入解调引擎44供处理。
信道数据和状态与历史信息的存贮与检索，要求一定的处理时间量。在一个示例方面，为在信道切换模式中优化或缩短切换时间，系统20在数据处理模式中预先装载了下一被处理信道的状态与历史信息。图4示出的一示例结构，用系统20提供优化的信道切换。在该结构中，在解调引擎44与信道状态存储器42之间设置了若干寄存器46和若干缓冲器48，前者用来保存和提供正被解调引擎44处理的当前信道的状态与历史信息，后者用于保存要被处理的下一信道的状态下历史信息。更具体地说，在处理当前信道时，把准备处理的下一信道的状态与历史信息从信道状态存储器42里预先装入缓冲器48。例如，处理了一段数据后，立即把相应的状态与历史信息送回信道状态存储器42，并从该存储器42中把对应于属于下一准备处理的信道的一段新数据的状态与历史信息预先装入缓冲器48。解调引擎44一进入信道切换模式，则在解调引擎44回到数据处理模式时，预装载缓冲器48里的信息可迅速地传送到寄存器46供使用。这样，因在前一数据处理模式中预先装载了下一信道的状态与历史信息，故可在少数几个时钟周期内完成信道切换模式一次启动。信道切换时间的缩短，使解调引擎44更有效地操作，即允许解调引擎44把更多时间花在数据处理模式中，从而处理更多的数据，结果能处理更多的信道，或实现更高的处理量。
在等待模式中，解调引擎44保持一段时间或若干时钟周期的空闲，这段时间或时钟周期数可以固定或可变，视特定应用的设计而定。在数据处理模式与信道切换模式之间存在间隙时，解调引擎44可进入等待模式。在等待模式中，解调引擎44设计成具有节电特征，可减小功耗。
图5是简化的时序图，示出解调引擎44对信道的处理与切换。如图3所示，数据信道中有两个数据缓冲器，即第一和第二数据缓冲器26与30。第一数据缓冲器26位于数字调谐器24与AGC28之间，第二数据缓冲器30位于AGC28与定时恢复电路32之间。如上所述，可以看出，解调引擎44在不同的RF信道之间共用。参照图5，各条信道的各别数据经切换，被系统20处理，如在t0，在定时恢复电路32处理来自信道A的数据时，属于信道B和C的各信道数据被存入第二数据缓冲器30，相应的信道状态与历史信息也存入信道状态存储器42。在t1，处理了一定数量的信道A码元之后，解调引擎44暂停，等待进一步处理指令。下一处理指令表明解调引擎44进入等待模式。接着在t2，令解调引擎44进入信道切换模式。在该模式下，信道切换控制器40发出当前信道切换到信道B的命令，因此将信道A的信道数据存入第二数据缓冲器30，而将信道A的状态与历史信息存入信道状态存储器42。同时，解调引擎44分别从第二数据缓冲器30和信道状态存储器42检出相应信道数据和信道B的状态与历史信息。如上所述，希望的话，系统20能优化或缩短信道切换时间，其实现方法是在处理信道A的数据时，在数据处理模式中预先装载下一被处理信道(此时为信道B)的状态与历史信息，这样能以较少的时钟周期数结束信道切换模式。在t3，信道切换模式一结束，解调引擎44就进入数据处理模式，开始处理属于信道B的信道数据。同样地，在t4，解调引擎44g再次进入信道切换模式，这次将信道数据由信道B交换到信道C。同样地，预先装载信道C的状态与历史信息，可缩短信道切换时间。在t5，解调引擎44恢复数据处理模式，开始处理属于信道C的信道数据。
根据系统20的另一个方面，系统20包括一全平行低通FIR滤波器。FIR滤波器设计成作下列计算：Z＝求(Xi×Yi)之和，其中Xi是输入数据，Yi为系数，Z是输出数据。图6示出本发明全平行低通FIR滤波器的一实施例。如图6所示，该示例的FIR滤波器能以平行方式处理5条信道，各信道有一10位数据流。根据来自单信道的输入数据流，产生同样的数据流50a-e并供给若干并联的乘法器52a-e。各乘法器52a-e的规模按其相应的系数而变，例如乘法器52a的规模为10×10(基于10位数据流与10位系数)，而乘法器52c的规模为10×4(基于10位数据流与4位系数)。若干加法器54a-e把乘法器52a-e各自的结果加在一起，形成输出数据。通过平行处理输入流和配备按其相应的系数具有不同规模的乘法器，明显节省了硅资源，从而缩小了集成电路芯片的尺寸，或增大了能配入集成电路芯片的电路量。本发明的全平行低带通FIR滤波器配置〕于系统20的各种元件，例如该滤波器可用于数字调谐器24和解调引擎44的各种元件，包括定时恢复电路32、匹配滤波器、均匀器与载波恢复电路34和FEC电路36。根据本文揭示的内容，本领域的技术人员可掌握布设本发明全平行低通FIR滤波器的其它方式和/或方法。
本文描述的本发明能以各种方式实施，例如系统20可用软硬件或二者组合形式的控制逻辑构成。本领域的技术人员知道实施本发明的其它方式和/或方法。
应该理解，本发明能适合各种场合，例如应用于通信系统内的集成电路芯片。本领域的技术人员知道应用的其它方式和/或场合。
应该理解，本文描述的诸实例和实施例仅作示例，并可对本领域的技术人员提出其各种修正或变化，这些都包含在本申请的精神与范围和所附权项的范围内。出于所有目的，文中引用的所有出版物、专利与专利申请，其内容通过引用均包括在这里。

Claims (38)

1.一种改进型多信道解调器，其特征在于，包括：
数据缓冲器，配置成存储对应于多条信道的信道数据；和
解调引擎，配置成对相应于第一信道的数据作解调处理，还配置成能把相应于第一信道的数据存入数据缓冲器，并从数据缓冲器装载相应于第二信道的数据作解调处理。
2.如权利要求1所述的解调器，其特征在于，还包括：
自动增益控制，配置成处理相应于多条信道的信道数据，以在解调引擎处理该信道数据之前，使信道数据保持在其各自的恒定电平。
3.如权利要求1所述的解调器，其特征在于，所述解调引擎有两种工作模式，包括信道切换模式和数据处理模式；
其中在数据处理模式中，解调引擎对当前装入解调引擎的数据作解调处理；而
其中在信道切换模式中，解调引擎把当前装入解调引擎的数据存入数据缓冲器，并从数据缓冲器里装载对应于另一信道的数据作解调处理。
4.如权利要求3所述的解调器，其特征在于，所述解调引擎还有一种工作模式，包括等待模式；而且
其中在等待模式中，解调引擎等待进一步的指令，以判断接入数据处理模式还是信道切换模式。
5.如权利要求3所述的解调器，其特征在于，在信道切换模式中，当当前装入解调引擎的数据被存入数据缓冲器时，与正被存入数据缓冲器的数据相关的状态与历史信息被存入信道状态存储器，而当从数据缓冲器里装载对应于另一信道的数据作解调处理时，就从信道状态存储器中检出与正被装载的数据相关的状态与历史信息。
6.如权利要求3所述的解调器，其特征在于，在数据处理模式中，预先装载与另一信道相关的状态与历史信息。
7.如权利要求1所述的解调器，其特征在于，所述解调引擎还包括：
定时恢复电路；
匹配滤波器、均衡器与载波恢复电路；和
正向纠错电路；
其中定时恢复电路、匹配滤波器、均衡器与载波恢复电路和正向纠错电路依次排列。
8.一种配有权利要求1所述解调器的集成电路芯片。
9.如权利要求1所述的解调器，其特征在于，还包括：
平行FIR滤波器，包括：
多个乘法器，配置成各自接收相应的多个输入数据流与系数，多个输入数据流相同，并由单一信道的信道数据形成，各乘法器的规模取决于其相应的输入数据流与系数，而相应的系数相互不同；和
多个加法器，配置成将多个乘法器各自的输出相加，形成一输出数据流；
其中平行FIR滤波器配置在解调引擎的一个或多个元件内。
10.一种提供多信道解调的系统，其特征在于，包括：
解调引擎，配置成作解调处理，还配置成能在对应于第一信道和第二信道的各数据间进行切换而作解调处理；和
信道状态存储器，配置成存贮与第一和第二信道相关的各个状态与历史信息。
11.如权利要求10所述的系统，其特征在于，还包括：
自动增益控制，配置成处理相应于第一和第二信道的各数据，以在各数据被解调引擎处理前保持于其恒定的电平。
12.如权利要求10所述的系统，其特征在于，所述解调引擎有两种工作模式，包括信道切换模式和数据处理模式；
其中在数据处理模式中，解调引擎对相应于第一信道的数据作解调处理；而且
其中在信道切换模式中，解调引擎引导相应于被存贮第一信道的数据，并装载相应于第二信道的数据作解调处理。
13.如权利要求12所述的系统，其特征在于，所述解调引擎还有一种工作模式，包括等待模式；而且
其中在等待模式中，解调引擎等待进一步的指令，以判断接入数据处理模式还是信道切换模式。
14.如权利要求12所述的系统，其特征在于，在数据处理模式中，解调引擎从信道状态存储器中预先装载有关第二信道的状态与历史信息。
15.如权利要求12所述的系统，其特征在于，在信道切换模式中，当解调引擎引导对应于被存贮第一信道的数据时，把有关第一信道的状态与历史信息存入信道状态存储器，而当解调引擎装载对应于第二信道的数据时，则从信道状态存储器中检出有关第二信道的状态与历史信息。
16.如权利要求10所述的系统，其特征在于，所述解调引擎还包括：
定时恢复电路；
匹配滤波器、均衡器与载波恢复电路；和
正向纠错电路；
其中定时恢复电路、匹配滤波器、均衡器与载波恢复电路和正向纠错电路依次排列。
17.一种配有权利要求10所述系统的集成电路芯片。
18.如权利要求10所述的系统，其特征在于，还包括：
平行FIR滤波器，包括：
多个乘法器，配置成各自接收相应的多个输入数据流与系数，多个输入数据流相同，并由对应于第一信道的数据形成，各乘法器的规模取决于其相应的输入数据流与系数，而相应的系数相互不同；和
多个加法器，配置成将多个乘法器各自的输出相加，形成一输出数据流；
其中平行FIR滤波器配置在解调引擎的一个或多个元件内。
19.一种改进型多信道解调器，其特征在于，包括：
自动增益控制，配置成处理对应于多条信道的信道数据，使信道数据保持其各自的恒定电平；
数据缓冲器，配置成存贮自动增益控制输出的已处理信道数据；
解调引擎，配置成作解调处理，还配置成能在对应于第一和第二信道的各被处理信道数据之间作切换而作解调处理；和
信道状态存储器，配置成存贮有关第一和第二信道的各状态与历史信息。
20.如权利要求19所述的解调器，其特征在于，所述解调引擎有两种工作模式，包括信道切换模式和数据处理模式；
其中在数据处理模式中，解调引擎对相应于第一信道的被处理信道数据作解调处理；而且
其中在信道切换模式中，解调引擎在相应于第一和第二信道的各被处理信道数据之间作切换而进行解调处理。
21.如权利要求20所述的解调器，其特征在于，所述解调引擎还有一种工作模式，包括等待模式；而且
其中在等待模式中，解调引擎等待进一步的指令，以判断接入数据处理模式还是信道切换模式。
22.如权利要求20所述的解调器，其特征在于，在数据处理模式中，解调引擎从信道状态存储器中预先装载有关第二信道的状态与历史信息。
23.如权利要求20所述的解调器，其特征在于，在信道切换模式中，当解调引擎在对应于第一和第二信道的各被处理信道数据之间切换而作解调处理时，分别对信道状态存储器存入和检出有关第一与第二信道的状态与历史信息。
24.如权利要求19所述的解调器，其特征在于，所述解调引擎还包括：
定时恢复电路；
匹配滤波器、均衡器与载波恢复电路；和
正向纠错电路；
其中定时恢复电路、匹配滤波器、均衡器与载波恢复电路和正向纠错电路依次排列。
25.一种配有如权利要求19所述的解调器的集成电路芯片。
26.如权利要求19所述的解调器，其特征在于，还包括：
平行FIR滤波器，包括：
多个乘法器，配置成各自接收相应的多个输入数据流和系数，多个输入数据流相同，并由对应于第一信道的被处理信道数据形成，各乘法器的规模取决于其相应的输入数据流与系数，相应的系数相互不同；和
多个加法器，配置成将多个乘法器各自的输出相加，形成一输出数据流；
其中平行FIR滤波器配置在解调引擎的一个或多个元件内。
27.一种提供多信道解调方法，其特征在于，包括：
把对应于多条信道的信道数据存入数据缓冲器；
把对应于第一信道的信道数据从数据缓冲器装入解调引擎；
命令解调引擎解调对应于第一信道的信道数据；
把已解调的对应于第一信道的信道数据存入数据缓冲器；
把对应于第二信道的信道数据从数据缓冲器装入解调引擎；和
命令解调引擎解调对应于第二信道的信道数据。
28.如权利要求27所述的方法，其特征在于，还包括：
把对应于第一信道的信道数据装入解调引擎前，用自动增益控制处理对应于第一信道的信道数据。
29.如权利要求27所述的方法，其特征在于，还包括：
在把对应于第一信道的已解调信道数据存入数据缓冲器时，同样把有关第一信道的状态与历史信息存入信道状态存储器。
30.如权利要求27所述的方法，其特征在于，还包括：
在命令解调引擎解调对应于第一信道的信道数据时，从信道状态存储器中预先装载有关第二信道的状态与历史信息。
31.如权利要求27所述的方法，其特征在于，还包括：
在把对应于第二信道的信道数据从数据缓冲器装入解调引擎时，还从信道状态使存储器中检出有关第二信道的状态与历史信息。
32.一种配用权利要求27所述的方法的集成电路芯片。
33.一种多信道解调方法，其特征在于，包括：
把对应于多条信道的信道数据存入数据缓冲器；
把对应于第一信道的信道数据从数据缓冲器装入解调引擎；
一收到接收数据处理模式的指示，就命令解调引擎解调对应于第一信道的信道数据；
一收到接入信道切换模式的指示，就把已解调的对应于第一信道的信道数据存入数据缓冲器，并把对应于第二信道的信道数据从数据缓冲器装入解调引擎；和
一收到接入数据处理模式的指示，就命令解调引擎解调对应于第二信道的信道数据。
34.如权利要求33所述的方法，其特征在于，还包括：
在把对应于第一信道的信道数据装入解调引擎之前，用自动增益控制处理对应于第一信道的信道数据。
35.如权利要求33所述的方法，其特征在于，包括：
在把已解调的对应于第一信道的信道数据存入数据缓冲器时，还将有关第一信道的状态与历史信息存入信道状态存储器。
36.如权利要求33所述的方法，其特征在于还包括：
当命令解调引擎在数据处理模式中解调对应于第一信道的信道数据时，从信道状态存储器预先装载有关第二信道的状态与历史信息。
37.如权利要求33所述的方法，其特征在于，还包括：
在把对应于第二信道的信道数据从数据缓冲器装入解调引擎时，还从信道状态存储器中检出有关第二信道的状态与历史信息。
38.一种配用权利要求33所述方法的集成电路芯片。
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