JPH1093492A

JPH1093492A - 一括分波回路

Info

Publication number: JPH1093492A
Application number: JP8243212A
Authority: JP
Inventors: Takeo Kumagai; 健夫熊谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-13
Filing date: 1996-09-13
Publication date: 1998-04-10
Anticipated expiration: 2016-09-13
Also published as: JP2970550B2

Abstract

(57)【要約】【課題】従来の一括分波回路は、ディジタル信号の有
効ビット長を一定として処理しているため、チャンネル
数に応じた消費電力の削減が実現できない【解決手段】アナログ部１は入力周波数多重信号に対
して周波数変換及び実軸、虚軸分解を行い、更にディジ
タル信号７ａ、７ｂに変換する。サブフィルタ部２は、
ディジタル信号７ａ、７ｂを使用チャンネル数に応じて
ビットシフトし、その結果、未定義となった下位ビット
に対してはゼロを挿入するビット長削減回路８と、メモ
リ１０ａ、１０ｂ、乗算器１２ａ、１２ｂ、量子化誤差
の許される範囲で下位ビットをゼロに設定する乗算出力
補正回路１４と、加算器１５ａ、１５ｂと、ディレー回
路１６ａ、１６ｂと、レジスタ１７ａ、１７ｂとから構
成されている。ＦＦＴ部３は、ＦＦＴ演算により時間軸
上の信号に変換されて時分割多重信号２４ａ、２４ｂを
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一括分波回路に係
り、特にアップリンクに周波数多重信号を使用し、衛星
上でチャンネル単位の再生あるいはスイッチング等の処
理を行う衛星通信システムにおいて、衛星上で周波数多
重信号をディジタル信号処理技術を用いて時分割多重信
号に変換する一括分波回路に関する。

【０００２】

【従来の技術】従来より、アップリンクに周波数多重信
号を使用し、衛星上でチャンネル単位の再生あるいはス
イッチング等の処理を行い時分割多重信号に変換し、ダ
ウンリンクは時分割多重信号により多数の地上の移動局
に送信し、移動局は受信時分割多重信号から受信すべき
チャンネルを選択受信する衛星通信システムが知られて
いる（例えば、特開昭６４−７１３２９号公報）。かか
る衛星通信システムでは、衛星上において一括分波回路
を有し、受信した周波数多重信号をディジタル信号処理
技術を用いて時分割多重信号に変換する。

【０００３】図７は従来の一括分波回路の一例の機能ブ
ロック図を示す。この従来の一括分波回路は、演算量の
少ない一括分波方式として知られているポリフェーズフ
ィルタ高速フーリエ変換（ＦＦＴ）方式による一括分波
回路で、入力された中間周波数（ＩＦ）帯の周波数多重
信号を分岐回路により２分岐し、ミキサ１０２において
実部１０３と虚部１０４に分離すると同時にベースバン
ドに周波数変換し、それぞれ低域フィルタ（ＬＰＦ）１
０５、１０６を通してＡ／Ｄ変換器１０７、１０８によ
りディジタル信号に変換する。

【０００４】Ａ／Ｄ変換器１０７、１０８の出力ディジ
タル信号は、サブフィルタ部１０９及びＦＦＴ部１１０
においてディジタル信号処理される。その結果、入力周
波数多重信号は各キャリア毎に分波され、改めて時分割
多重することによって時分割多重信号１１１に変換され
る。

【０００５】図８は従来の一括分波回路のブロック図
で、図７に示した一般的な機能ブロック図をハードウェ
アイメージで具現化したブロック図である。同図中、図
７と同一構成部分には同一符号を付してある。図８に示
すように、サブフィルタ部１０９は、Ａ／Ｄ変換器１０
７、１０８の出力ディジタル信号が入力されるメモリ１
２１と、メモリ１２１の出力信号と乗算係数を乗算する
乗算器１２２と、乗算係数を乗算器１２２へ出力する係
数器１２３と、乗算器１２２の出力信号とその遅延信号
を加算する加算器１２４と、加算器１２４の出力信号を
遅延して加算器１２４へフィードバックするレジスタ１
２５と、加算器１２４の出力信号が入力されるレジスタ
１２６からなる回路部が実部、虚部に対応して２系統並
列に設けられている。

【０００６】また、ＦＦＴ部１１０は上記のサブフィル
タ部１０９の出力信号が入力されるメモリ１２７と、メ
モリ１２７の出力信号と乗算係数を乗算する乗算器１２
８と、上記乗算係数を乗算器１２８に入力する係数器１
２９と、乗算器１２８の出力信号をバタフライ演算する
バタフライ演算回路１３０とから構成されており、メモ
リ１２７、乗算器１２８及び係数器１２９は２系統並列
に設けられている。また、バタフライ演算回路１３０は
基数によってその構成が変化するが、基本的には乗算
器、加減算器、レジスタから構成される。

【０００７】

【発明が解決しようとする課題】しかるに、上記の従来
の一括分波回路は、入力された周波数多重信号の最大チ
ャンネル数を一括分波するときの総演算量を少なくする
ことを目的とした方式であり、使用するチャンネル数に
関係なくディジタル信号の有効ビット長を一定として処
理しているため、実際に使用されているチャンネル数が
少ない場合であっても、最大チャンネル数を処理するの
と同じだけの演算量を必要とし、その結果、チャンネル
数に応じた消費電力の削減が実現できないという問題が
ある。

【０００８】本発明は上記の点に鑑みなされたもので、
実際の使用チャンネル数が極端に少ない時間帯等におい
て消費電力を低減し得る一括分波回路を提供することを
目的とする。

【０００９】

【課題を解決するための手段】本発明は上記の目的を達
成するため、複数のチャンネルの各信号が周波数多重さ
れた周波数多重信号が入力され、周波数多重信号を実部
と虚部の信号に分離すると同時にベースバンドに周波数
変換した後ディジタル信号に変換するアナログ部と、周
波数多重信号を構成する各信号の使用チャンネル数に応
じてアナログ部の入力周波数多重信号の振幅を変化させ
る振幅可変手段と、アナログ部から出力された実部と虚
部のディジタル信号を、外部入力制御信号に基づき使用
チャンネル数に応じてビットシフトし、その結果、未定
義となった下位ビットに対してはゼロを挿入するビット
長削減回路と、ビット長削減回路の出力ディジタル信号
に対してフィルタリングの演算を行う演算手段と、演算
手段の出力データを、外部入力制御信号に基づき使用チ
ャンネル数に応じたビット長となるように、有効ビット
以下の下位ビットにはゼロを挿入する補正回路と、補正
回路の出力ディジタル信号に対して高速フーリエ変換演
算して時間軸上の信号に変換した後、時分割多重信号を
生成する時分割多重信号生成回路とを有する構成とした
ものである。

【００１０】この発明では、使用チャンネル数に応じて
ビット長削減回路ではビットシフトを行って未定義とな
った下位ビットにはゼロを挿入しているため、後段の回
路において未定義となったビット分の処理に要する消費
電力を節約できると共に、補正回路により有効ビット以
下の下位ビットにはゼロを挿入するようにしたため、時
分割多重信号生成回路での有効ビット以下の下位ビット
の処理が不要にでき、その分の消費電力を節約できる。

【００１１】ここで、本発明は周波数多重信号を一定レ
ベルにしてアナログ部に入力すると共に、そのレベル制
御情報に関するレベル通知信号を出力する自動利得制御
回路を設け、レベル通知信号に基づいて外部入力制御信
号を生成してもよく、また、周波数多重信号を外部制御
信号に基づいて利得が制御される可変利得増幅器をアナ
ログ部の入力側に設けてもよい。

【００１２】また、本発明はアップリンクに周波数多重
信号を使用し、衛星上で周波数多重信号をディジタル信
号処理技術を用いて時分割多重信号に変換する一括分波
回路において、衛星上での回線接続制御及び地上基地局
からのコマンドを実行する交換制御部がアナログ部の入
力周波数多重信号の振幅を制御すると共に外部入力制御
信号を生成することを特徴とする。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。

【００１４】図１は本発明になる一括分波回路の第１の
実施の形態のハードウェア構成を示すブロック図であ
る。この実施の形態は、衛星通信システムのアップリン
クの周波数多重信号が入力されるアナログ部１と、アナ
ログ部１の出力信号が入力されるサブフィルタ部２と、
サブフィルタ部２の出力信号が入力されるＦＦＴ部３と
から構成されている。

【００１５】アナログ部１は従来と同様の構成であり、
アナログ信号である入力周波数多重信号に対して周波数
変換及び実軸、虚軸分解を行うミキサ回路４と、エリア
シングを防ぐための低域フィルタ（ＬＰＦ）５ａ、５ｂ
と、ＬＰＦ５ａ、５ｂの出力信号をそれぞれディジタル
信号７ａ、７ｂに変換するＡ／Ｄ変換器６ａ、６ｂとか
ら構成されている。

【００１６】サブフィルタ部２は、アナログ部１から出
力されたディジタル信号７ａ、７ｂを使用チャンネル数
に応じてビットシフトし、その結果、未定義となった下
位ビットに対してはゼロを挿入するビット長削減回路８
と、このビット長削減回路８の出力ディジタル信号９
ａ、９ｂを（チャンネル数）×（ディジタルフィルタの
タップ長）分記憶するメモリ１０ａ、１０ｂと、このメ
モリ１０ａ、１０ｂの出力データと係数器１１ａ、１１
ｂからのフィルタタップ係数との乗算を行う乗算器１２
ａ、１２ｂと、乗算器１２ａ、１２ｂの出力乗算結果１
３ａ、１３ｂに対して量子化誤差の許される範囲で下位
ビットをゼロに設定する乗算出力補正回路１４と、乗算
出力補正回路１４の２並列出力信号をそれぞれ（タップ
長）回分だけ累積加算するための加算器１５ａ、１５ｂ
と、累積加算用に一つ前のデータを蓄えるディレー回路
１６ａ、１６ｂと、（タップ長）回分の累積加算結果を
ラッチするレジスタ１７ａ、１７ｂとから構成されてい
る。

【００１７】ＦＦＴ部３は、サブフィルタ部２の出力信
号１８ａ、１８ｂを入力信号として受け、ＦＦＴ処理に
必要なだけ記憶し、要求通りの順番に出力するメモリ１
９ａ、１９ｂと、メモリ１９ａ、１９ｂの出力信号と係
数器２１ａ、２１ｂからの係数との間でＦＦＴ演算の乗
算を行う乗算器２０ａ、２０ｂと、乗算器２０ａ、２０
ｂの出力乗算結果に対し、サブフィルタ部２と同様にシ
ステム設計上から許される範囲で下位ビットをゼロに設
定する乗算出力補正回路２２と、乗算出力補正回路２２
の２並列出力信号に対し所要の基数に応じた加減乗算を
実行して一括分波実部出力２４ａと一括分波虚部出力２
４ｂを出力するバタフライ演算回路２３とから構成され
ている。

【００１８】基数によってはバタフライ演算回路２３内
に乗算器が必要となるので、その場合にはその乗算器の
直後に乗算出力補正回路を設置する。ＦＦＴ部３はポイ
ント数が多い場合には、上記メモリ１９ａ、１９ｂから
バタフライ演算回路２３までの構成を１個のブロック単
位として、複数のブロックをパイプライン接続した構成
とされる。

【００１９】乗算器２０ａ、２０ｂの出力信号を何ビッ
トで打ち切り何ビット目からをゼロにするかは、システ
ム毎あるいは演算器が置かれる位置毎に解析する必要が
ある。なお、ビット長削減回路８と乗算出力補正回路１
４、２２の制御は衛星上で回線の接続・切断などの制御
を行う交換制御部が指示する。

【００２０】次に、この実施の形態の動作について説明
する。ＩＦ帯の入力多チャンネル周波数多重信号はミキ
サ回路４で実部と虚部分離されると同時にベースバンド
に周波数変換された後、それぞれＬＰＦ５ａ、５ｂによ
り不要高周波数成分が除去されてＡ／Ｄ変換器６ａ、６
ｂに供給されてディジタル信号に変換される。

【００２１】ここで、入力周波数多重信号の最大チャン
ネル数がＮチャンネルのとき、ダイナミックレンジを考
慮すると、Ａ／Ｄ変換器の６ａ、６ｂのビット数として
Ｍビット必要であると仮定する。この場合、実際に使用
するチャンネル数が最大チャンネル数の５０％以上のよ
うな時にはＭビットをフルに使用した処理が必要とな
る。しかし、実際に使用しているチャンネル数が全体の
１０％以下のような場合には、Ａ／Ｄ変換器６ａ、６ｂ
の入力電圧範囲が平均で１／１０程度になると考えられ
るのでＭ−２又はＭ−３ビット程度の量子化ビット長で
十分といえる。

【００２２】ただし、単純に下位の２〜３ビットをゼロ
に設定してしまうと、単に量子化誤差を増大させること
になり、システム仕様を満足できなくなる。そこで、こ
の実施の形態では、図１では図示を省略したが、使用チ
ャンネル数に比例して入力周波数多重信号の振幅を大き
くする振幅可変手段をアナログ部１の入力側に有してお
り、その上でＡ／Ｄ変換器６ａ、６ｂの出力ディジタル
信号の下位２〜３ビットをゼロに設定することにより、
システム要求の量子化誤差を満足しつつ実際に処理する
量子化ビット長を減少させる。演算量を増大させること
なく使用チャンネル数に応じた信号レベルの拡大を行う
ためには、ビット長削減回路８によりビットシフトを行
う。

【００２３】ビット長削減回路８の具体的回路の一例を
図２に示す。同図に示すビット長削減回路８は、４ビッ
ト（Ｘ０〜Ｘ３）の入力信号２６に対して最大２ビット
シフトする場合の構成であり、衛星上での回線の接続制
御及び地上基地局からのコマンドを実行する図示しない
交換制御部からの制御信号２５によって、入力信号の４
ビット（Ｘ０〜Ｘ３）の４ビット出力端への伝送路を切
り替える。図２に実線で示す接続により、Ｘ１、Ｘ０、
０、０が出力される。つまり、入力信号２６は２ビット
右方向へシフトされて出力信号２８として出力される。
また、図２のビット調削減回路８はシフトしないか、あ
るいは１ビットシフトすることもできる。

【００２４】なお、ビット長削減回路８はＡ／Ｄ変換器
６ａ、６ｂの出力ディジタル信号の量子化ビット数がそ
れぞれ８ビットであるときには、図２と同様に８ビット
入力８ビット出力のビットシフト可能な構成のものを２
回路用いる。

【００２５】図３は上記のビット長削減回路８の出力信
号２８（９ａ、９ｂ）を記憶するメモリ１０ａ、１０ｂ
のメモリマップの一例を示す。同図に示すように、この
メモリ１０ａ、１０ｂは８ビット幅のレジスタで、その
うち下位２ビットに常にゼロが書き込まれるものを示し
ている。ＣＭＯＳの場合には状態が変化しなければ消費
電力は発生しない。従って、下位２ビット分のブロック
の消費電力を削減したことになる。

【００２６】次に、このメモリ１０ａ、１０ｂの出力信
号と係数器１１ａ、１１ｂからのフィルタのタップ係数
との乗算を行う乗算器１２ａ、１２ｂの動作について説
明する。一例として図４に４×４の並列型乗算器の回路
図を示す。この乗算器は、４ビット乗算係数Ｙ３、Ｙ
２、Ｙ１及びＹ０のうち最下位ビットの乗算係数Ｙ０が
一方の入力端子に入力され、他方の入力端子にメモリ１
０ａ、１０ｂの４ビット出力データＸ３、Ｘ２、Ｘ１及
びＸ０がそれぞれ入力される４つの２入力ＡＮＤ回路３
１と、単位回路Ａ、Ｂ及びＣからなり、８ビットの乗算
出力信号Ｐ₀〜Ｐ₇を出力する構成とされている。

【００２７】単位回路Ａ、Ｂ及びＣはそれぞれビット
ｘ、ｙが入力される２入力ＡＮＤ回路と、ビットｚとＡ
ＮＤ回路の出力とビットｃｉが入力される全加算器とか
ら構成されている。このうち、単位回路Ａはすべての出
力が常に同じ状態を示し、単位回路Ｂは部分的に同じ状
態を保つ。単位回路Ａはそのまま消費電力削減になり、
単位回路Ｂは変化する入力信号数が減少している分だけ
内部状態が変化する割合が減ると考えられるので、その
分消費電力の低減につながる。

【００２８】乗算器１２ａ、１２ｂの出力信号は乗算出
力補正回路１４に供給される。なお、乗算器１２ａ、１
２ｂは例えばメモリ１０ａ、１０ｂの出力信号がそれぞ
れ８ビット、係数器１１ａ、１１ｂからのフィルタのタ
ップ係数もそれぞれ８ビットとすると、１６ビットの乗
算結果を出力する。

【００２９】図５は図１の乗算出力補正回路１４、２２
の一例の回路図を示す。この乗算出力補正回路１４（２
２）は、簡単のため、６ビットの乗算出力信号３５（Ｘ
５〜Ｘ０）に対して有効ビット数４ビット（Ｘ５〜Ｘ
２）の例で、交換制御部（図示せず）からの制御信号２
５により、乗算器からの入力信号（乗算出力信号）３５
の上位４ビット（Ｘ５〜Ｘ２）と同一値で下位２ビット
が０の信号３６を出力する。

【００３０】乗算出力補正回路１４から出力された上記
の上位４ビットが有効データの信号はサブフィルタ部２
の加算器１５ａ、１５ｂに供給される。加算器１５ａ、
１５ｂに入力される信号のうち常時ゼロが入力されてく
る下位ビットが存在すると、出力の同じビットには常時
ゼロが出力される。従って、加算器１５ａ、１５ｂのそ
のビットは不変である。よって、そのビット分の消費電
力が削減できる。ここでは上記の加算器１５ａ、１５ｂ
の入力信号のうち下位２ビットはゼロであるので、加算
器１５ａ、１５ｂの出力信号の下位２ビットもゼロであ
る。

【００３１】ディレイ回路１６ａ、１６ｂ及びレジスタ
１７ａ、１７ｂにはこの加算器１５ａ、１５ｂの出力信
号が書き込まれるので、常時ゼロのビットはそのまま引
き継がれる。

【００３２】ＦＦＴ部３のメモリ１９ａ、１９ｂにはレ
ジスタ１７ａ、１７ｂの出力信号１８ａ、１８ｂが記憶
されるため、特定の下位ビットは常にゼロが書き込まれ
る。ゼロが挿入された下位ビットについてはサブフィル
タ部２のメモリ１０ａ、１０ｂと同様にその分消費電力
を減少させることになる。ＦＦＴ部３のメモリ１０ａ、
１０ｂの出力信号は乗算器２０ａ、２０ｂに供給され
て、係数器２１ａ、２１ｂからの乗算係数と乗算され、
更に乗算出力補正回路２２により補正される。これはサ
ブフィルタ部２内の乗算器１２ａ、１２ｂと乗算出力補
正回路１４の動作と同じである。

【００３３】乗算出力補正回路２２の出力信号はバタフ
ライ演算回路２３に供給され、バタフライ演算される。
バタフライ演算回路２３では基数によって内部の演算形
式が異なるため、一概には言えないが、基数２又は基数
４の場合には、加減算処理だけとなるので、その後段に
は出力補正回路は必要ない。そのほかの基数の場合に
は、乗算が必要であるので乗算器の直後で出力補正する
必要がある。バタフライ演算回路２３からは一括分波出
力信号（実部）２４ａ及び一括分波信号（虚部）２４ｂ
が出力される。

【００３４】ＦＦＴのポイント数が大きい場合は、ＦＦ
Ｔ部３内部のメモリ１９ａ、１９ｂからバタフライ演算
回路２３までのブロックを１ブロックとしてパイプライ
ン接続することにより、マルチステージ構成にして処理
を行う。その場合にも乗算器の直後に出力補正回路を挿
入することにより、消費電力の削減が可能となる。

【００３５】図６は本発明になる一括分波回路の第２の
実施の形態のブロック図を示す。同図中、図１と同一構
成部分には同一符号を付し、その説明を省略する。図６
に示す実施の形態では、入力信号のレベル制御をＩＦ帯
で行い、Ａ／Ｄ変換後には下位ビットへのゼロの挿入だ
けを行う点に特徴がある。この場合、ＩＦ帯の入力周波
数多重信号は、自動利得制御回路（ＡＧＣ回路）４１に
供給され、ここでアナログ信号レベルが一定になるよう
に自動的にレベル制御された後、ミキサ回路４に供給さ
れると共に、どのようなレベルで入力信号が増幅されて
いるかを示すレベル通知信号４２に変換されて交換制御
部（図示せず）へ通知される。

【００３６】このレベル通知信号４２はアナログのレベ
ル信号であるので、交換制御部は回路内のＡ／Ｄ変換器
でディジタルデータに変換した後、現在の使用チャンネ
ル数と実際の入力レベルの両方を考慮してビット長削減
回路４３と乗算器１２ａ、１２ｂ、２０ａ、２０ｂの直
後に置かれる乗算出力補正回路１４、２２に制御信号２
５を生成して出力する。消費電力の低減の効果は第１の
実施の形態と同様である。また、図示を省略したが、図
１と同様に、使用チャンネル数に比例して入力周波数多
重信号の振幅を大きくする振幅可変手段がＡＧＣ回路４
１の出力側に設けられている。

【００３７】また、本発明の第３の実施の形態として
は、ＩＦ帯でのレベル制御を交換制御部の指示で行う方
法も考えられる。ＩＦ帯のレベル制御回路が電圧制御型
の可変利得増幅器の場合、交換制御部はＩＦ帯のレベル
制御回路に使用チャンネル数に応じたアナログ電圧信号
を与えて利得制御する必要がある。サブフィルタ部２と
ＦＦＴ部３は第２の実施の形態と同様である。

【００３８】本発明の第４の実施の形態は、地上システ
ムまでを含めたパワーコントロールを行うことにより、
衛星の受信レベルを常に一定にできるように、地上局の
送信レベルを制御できるシステムであれば、ビットシフ
トは不要となる。この場合は使用チャンネル数に応じて
下位ビットをゼロに固定すればよい。

【００３９】また、ビット長削減回路においてビットシ
フトの結果未定義となった下位ビットに常に１を設定す
る方法もある。レジスタ、メモリではゼロを設定した場
合と同様の効果がある。しかし、加減算器では下位ビッ
トが変化してしまうので有効ではない。また、１ビット
毎に独立のメモリ、レジスタを使用し、非有効ビットと
判断された場合に対応するビットのメモリ及びレジスタ
をリセットして動作を停止させる方法も考えられる。

【００４０】以上の実施の形態によれば、電話のトラヒ
ックには時間変動、曜日変動、月変動があり、時間変動
においては、昼間に比べて夜間のトラヒックはかなり減
少し、曜日変動では平日に比べて土曜、日曜のトラヒッ
クは時間変動の夜間並みに減少する。従って、時間帯に
よっては使用チャンネル数は最大チャンネル数の１００
分の１程度になることもあり得る。

【００４１】いま、トラヒックが１／５０になったと仮
定すると、Ａ／Ｄ変換の量子化ビット数は４ビット程度
減らすことが可能と思われる。勿論、Ａ／Ｄ変換器をオ
ーバーサンプリングで使用していないことを想定してい
る。この場合もともとのＡ／Ｄ変換の量子化が１０ビッ
ト程度であるとすると、メモリ、レジスタ、加減算器は
ビット数にほぼ比例すると考えられるので４０％、乗算
器は１０％程度の消費電力の低減が実現できる。。回路
構成がメモリとレジスタ、加減算器が全体の７割程度、
乗算器が１５％程度と仮定すると、このときの消費電力
はビットをフルに使用した場合を１００％としたとき、１−０．７×０．６＋０．１５×０．１＝５６．５
（％）というように、低減できる。

【００４２】また、１日程度の時間幅で考えると、一括
分波回路における平均の消費電力が減少するので、同じ
バッテリを使用した場合には衛星から太陽が見えない食
のような状態での動作時間を従来よりも長くとることが
可能となり、また、従来と同等の性能を満足すればよい
のであれば、衛星上のバッテリを小型にすることもでき
る。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
使用チャンネル数に応じてビット長削減回路ではビット
シフトを行って未定義となった下位ビットにはゼロを挿
入し、補正回路により有効ビット以下の下位ビットには
ゼロを挿入するようにしたため、使用チャンネル数が少
ないときはより多くの下位ビットの処理が不要にでき、
その分の消費電力を節約できるため、従来に比べて消費
電力を大幅に低減できる。

【００４４】また、本発明によれば、平均消費電力が減
少するので、従来と同じバッテリを使用した場合は、動
作時間を従来よりも長くとることができ、一方、従来と
同じ動作時間としたときはバッテリを容量の小さな小型
なものを使用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のブロック図であ
る。

【図２】図１のビット長削減回路の一例の回路図であ
る。

【図３】図１中のメモリのメモリマップの一例を示す図
である。

【図４】図１中の乗算器の一例の回路図である。

【図５】図１中の乗算出力補正回路の一例の回路図であ
る。

【図６】本発明の第２の実施の形態のブロック図であ
る。

【図７】従来の一例の機能ブロック図である。

【図８】従来の一例のブロック図である。

【符号の説明】

１アナログ部２サブフィルタ部３高速フーリエ変換（ＦＦＴ）部４ミキサ回路５ａ、５ｂ低域フィルタ（ＬＰＦ）６ａ、６ｂＡ／Ｄ変換器８、４３ビット長削減回路１０ａ、１０ｂ、１９ａ、１９ｂメモリ１１ａ、１１ｂ、２１ａ、２１ｂ係数器１２ａ、１２ｂ、２０ａ、２０ｂ乗算器１４、２２乗算出力補正回路１５ａ、１５ｂ加算器１６ａ、１６ｂディレイ回路１７ａ、１７ｂレジスタ２３バタフライ演算回路２４ａ、２４ｂ一括分波出力信号２５制御信号４１自動利得制御（ＡＧＣ）回路４２レベル通知信号

Claims

【特許請求の範囲】

【請求項１】複数のチャンネルの各信号が周波数多重
された周波数多重信号が入力され、該周波数多重信号を
実部と虚部の信号に分離すると同時にベースバンドに周
波数変換した後ディジタル信号に変換するアナログ部
と、前記周波数多重信号を構成する各信号の使用チャンネル
数に応じて前記アナログ部の入力周波数多重信号の振幅
を変化させる振幅可変手段と、前記アナログ部から出力された実部と虚部のディジタル
信号を、外部入力制御信号に基づき使用チャンネル数に
応じてビットシフトし、その結果、未定義となった下位
ビットに対してはゼロを挿入するビット長削減回路と、該ビット長削減回路の出力ディジタル信号に対してフィ
ルタリングの演算を行う演算手段と、該演算手段の出力データを、外部入力制御信号に基づき
使用チャンネル数に応じたビット長となるように、有効
ビット以下の下位ビットにはゼロを挿入する補正回路
と、前記補正回路の出力ディジタル信号に対して高速フーリ
エ変換演算して時間軸上の信号に変換した後、時分割多
重信号を生成する時分割多重信号生成回路とを有するこ
とを特徴とする一括分波回路。
【請求項２】前記周波数多重信号を一定レベルにして
前記アナログ部に入力すると共に、そのレベル制御情報
に関するレベル通知信号を出力する自動利得制御回路を
設け、該レベル通知信号に基づいて前記外部入力制御信
号を生成することを特徴とする請求項１記載の一括分波
回路。
【請求項３】前記周波数多重信号を前記外部制御信号
に基づいて利得が制御される可変利得増幅器を前記アナ
ログ部の入力側に設けたことを特徴とする請求項１記載
の一括分波回路。
【請求項４】アップリンクに周波数多重信号を使用
し、衛星上で該周波数多重信号をディジタル信号処理技
術を用いて時分割多重信号に変換する一括分波回路にお
いて、前記衛星上での回線接続制御及び地上基地局から
のコマンドを実行する交換制御部が前記アナログ部の入
力周波数多重信号の振幅を制御すると共に前記外部入力
制御信号を生成することを特徴とする請求項１乃至３の
うちいずれか一項記載の一括分波回路。
【請求項５】前記交換制御部は、前記周波数多重信号
を構成する各信号の使用チャンネル数の時間変動、曜日
変動及び月変動を考慮して予め定めた時に前記外部入力
制御信号を生成することを特徴とする請求項４記載の一
括分波回路。