JP2984648B2 - マルチキャリア一括処理回路 - Google Patents
マルチキャリア一括処理回路Info
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Description
された搬送波(マルチキャリア)を、準同期検波した
後、ディジタル変換して所定の処理を行うマルチキャリ
ア一括処理回路に関し、特に、小型軽量化および低消費
電力化を図ることができるマルチキャリア一括処理回路
に関する。
が急速に普及している。特に、地球的規模の移動体通信
を実現するために、衛星を利用した移動体衛星通信の構
想が実現の方向に動いている。この際、衛星上で地上か
ら送られてくる変調波を復調して交換する通信装置で
は、小型軽量化および低消費電力化の要求を満たすこと
が必須であり、地上の移動体通信においても、移動体で
小型軽量化を図った大容量通信を実現する必要性が生じ
ている。
7に示されるように、通常、入力信号Saは、複数の送
信系から送出されたキャリア数“n×m”(nは正の整
数、mは正の数)を有する変調された信号群である。こ
の信号Saは、ローカル信号1によりミキサ2で準同期
検波され、ベースバンド帯信号Sbとなる。このベース
バンド帯信号SbはA/Dコンバータ3をによりアナロ
グ信号から数ビットのディジタルサンプリング信号Sc
に変換された後、一括分波回路4により分波処理され、
“n×m”個のキャリア毎に分離されたサンプリングデ
ータSd−11〜Sd−mnになる。
F.TAKAHATAほかが“A PSK GROUP
MODEM BASED ON DIGITAL S
IGNAL PROCESSING: ALGORIT
HM, HARDWARE DESIGN, IMPL
EMENTATION AND PERFORMANC
E”(INTERNATIONAL JOURNAL
OF SATELLITE COMMUNICATIO
NS, vol.6, pp.253−266,198
8)により発表している。
は、一括分波された“n×m”個の信号Sd−11〜S
d−mnそれぞれが、復調回路59−11〜59−mn
それぞれにより復調された後、再び多重化されて信号S
hとして出力される。
はFPGA(フィールドプログラマブルゲートアレー)
といったデバイスにおいて、ゲート規模の大容量化およ
び高速動作化が急速に進歩している。
ゲート規模10Kゲートで復調回路が実現する場合を想
定する。この場合、100Kゲートデバイスでは、待避
メモリおよび制御回路を無視すれば単純に(100K/
10K=)10回路を実現できる。また、このデバイス
が20MHzで動作する場合、一つの回路で時間多重方
向に(20MHz/5MHz=)4つの復調が可能であ
る。したがって、結果的に、100Kゲート、20MH
z動作可能なデバイスでは、最大(10回路×4多重)
40個のキャリアに対し一括して復調処理することがで
きる。
キャリア一括処理回路では、大型化および高消費電力は
免れないという問題点がある。
数多重された搬送波(マルチキャリア)を一括分波して
いるので、キャリア数“n×m”の処理回路の動作を賄
うだけの大きさと消費電力が必要となるからである。
型軽量化および低消費電力化を図ることができるマルチ
キャリア一括処理回路を提供することである。
リア一括処理回路は、複数の周波数多重された搬送波
(マルチキャリア)を、準同期検波した後、ディジタル
変換して所定の処理を行うマルチキャリア一括処理回路
において、前記マルチキャリアから各キャリアを一括分
波する一括分波回路と、分波されたキャリアを空間的お
よび時間的それぞれに適切に分配して時間的に多重化処
理する時間多重回路と、時間的に多重化処理された信号
を入力し多重解除して複数の空間的に分離した処理手段
それぞれで時間多重されたキャリアを一括して演算処理
した上で再度多重化して出力する一括処理回路とを備え
ている。
り訂正のような処理の際に、時間多重のキャリアそれぞ
れに対応する処理手段で一括演算処理することにより、
演算処理するキャリアの数は空間的多重数に限定される
ので、空間的および時間的にわたるキャリア総数を処理
する場合と比較して処理手段の数を低減することがで
き、したがって、小型軽量化および低消費電力化を図る
ことができる。
前記マルチキャリアの空間的多重を解除し時間的多重の
キャリアに分離する入力側の空間多重解除回路と、分離
された時間多重のキャリア毎に多重部分を一括して演算
処理する複数の時間多重処理回路と、この複数の処理結
果を時間多重して出力する時間多重回路とを備えてい
る。
た処理手段それぞれで時間多重されたキャリアを一括し
て演算処理する際に、データを一時待避させる待避メモ
リ回路を備えている。この構成により、同時に複数のキ
ャリアに対して処理可能であると共に、フィードバック
系、フィルタ演算のような過去のデータを用いて演算す
るような場合にも適用が可能になる。
て図面を参照して説明する。
ク図である。図1(A)では、ローカル信号1、ミキサ
2、A/Dコンバータ3、一括分波回路4、時間多重回
路5およびマルチキャリア一括復調回路6により構成さ
れ復調処理するマルチキャリア一括処理回路が例示さ
れ、入力信号群Saを一括復調処理した信号Shが出力
されている。
の出力を時間多重回路5で時間多重した後、マルチキャ
リア一括復調回路6が空間多重部分を解除し、複数の時
間多重されたキャリア毎に復調していることである。
は、図1(B)に示されるように、空間多重解除回路1
1、n個のm多重復調回路12−1〜12−n、多重回
路13、待避メモリ回路14およびメモリ制御回路15
を備えているものとする。
の送信系から送信されキャリア数が“n×m”(n:正
の整数、m:正の数)の信号群であるとする。
ミキサ2で準同期検波されベースバンド帯信号Sbとな
る。このベースバンド帯信号Sbは、A/Dコンバータ
3でアナログ信号から数ビットのディジタルサンプリン
グ信号Scに変換された後、一括分波回路4により分波
処理され、“n×m”個のキャリア毎に分波されたサン
プリングデータSd−11〜Sd−mnそれぞれとなり
出力される。
回路と等価な機能を有している。図2では、複数の周波
数多重されたキャリアから周波数毎に分離され入力する
信号それぞれが、ローカル信号41−1〜41−3それ
ぞれによりミキサ42−1〜42−3で準同期検波さ
れ、A/Dコンバータ43−1〜43−3によりディジ
タルサンプリング信号Sd−1〜Sd−3に変換され、
時間多重回路50を介してマルチキャリア一括復調回路
60に入力する。
同様であるものとする。
Sd−11〜Sd−mnそれぞれは時間多重回路5で時
間多重され、多重化信号Seとなってマルチキャリア一
括復調回路6に入力する。
空間多重解除回路11が空間多重処理を行う分の時間多
重を解く処理が行われる。図示例では、多重化信号Se
が、空間的に“n”本の時間的に“m”多重されている
n個の時間多重信号Sf−1〜Sf−nに分解処理され
ている。
多重信号Sf−nに対しては、m多重復調回路12−n
が対応して時間多重の復調処理を行う。
つのキャリアを“f”Hzのシステムクロックで復調処
理する場合、時間多重度mの分だけ乗じた周波数“f×
m”Hzで動作させることにより、時間多重復調処理が
実現できる。待避メモリ回路14は、この時間多重処理
のために必要な過去の情報を待避するために用いられ
る。また、メモリ制御回路15は待避メモリ回路14に
対する情報の待避、ロードなどの処理を制御している。
れ、m多重復調回路12−1〜12−nにより得られた
復調再生信号Sg−1〜Sg−nは必要に応じて多重回
路13に入力し多重化され出力信号Shとして出力す
る。
ア一括復調回路6における動作について詳細に説明す
る。
間多重化処理が行われた多重化信号Seは、空間多重解
除回路11により空間多重処理を行う“n”本分の多重
を解除され、n個のm多重された時間多重信号Sf−1
〜Sf−nに分解される。例えば、m多重復調回路12
−1では、時間多重信号Sf−1による一つのキャリア
を“f”Hzのシステムクロックで復調する場合、時間
多重度m分だけ乗じた周波数“f×m”Hzで動作させ
ることにより時間多重復調処理が実現できる。他のm多
重復調回路12−2〜12−nそれぞれにおいても全く
同様の処理を行うことができる。
復調回路のディジタル復調処理について説明する。
算、加算、比較などの処理がある。例えば図示される乗
算回路では、入力データを乗算器51、52でL倍する
ものとする。単純に一つのキャリアの復調処理を取り上
げた場合、この演算が“r”Hzのクロックで1クロッ
ク分を処理できるものとすれば、1/r時間のデータd
1、d2それぞれの出力は、乗算器51によりL倍され
たデータ“d1×L、d2×L”である。
zクロックで動作する高速デバイスで実現できれば、上
記データd1に対応する“3”時間多重した信号“d1
1〜d31”を乗算器52に入力し、3倍のクロックで
演算することにより三つのキャリア分の演算を一つの回
路で処理してデータ“d11×L〜d31×L”を出力
することができる。
ィジタルフィルタ演算処理を例に、更に詳細な説明を行
う。
路構成が示されている。すなわち、ディジタルフィルタ
は、直列接続された遅延回路と、これら遅延回路それぞ
れの入出力に適切な乗算器係数を乗算する乗算器と、遅
延順序に並ぶ二つの乗算器の出力を順次加算して所望の
周波数を取り出す加算器とにより構成されている。
filtap(t)は、固定型でもダイナミックに可変
する適応型でもよい。フィルタ演算の場合では、過去の
データを用いる必要がある。
a1、a2、…、キャリアBのデータb1、b2、…、
およびキャリアCのデータc1、c2、…が、キャリア
A、B、Cの順で多重された入力してきた場合、下記数
式1から順に数式2、数式3までがデータah、bh、
chに対応し、下記数式4から順に数式5、数式6まで
がデータa(h+1)、b(h+1)、c(h+1)に
対応するように順次積和算演算を行う必要がある。
ャリアAおよびキャリアCのデータを除き、キャリアB
に関するデータのみを抽出する必要がある。
路に、ロードおよび待避の機能を有する、図1(B)に
示されるような、待避メモリ回路14をDPRAM(デ
ュアルポートメモリ)により備えている。メモリ制御回
路15により行われる具体的な制御には、演算タイミン
グに合わせ、次に演算処理するキャリアに関する待避デ
ータのロード、および演算が終了したキャリアに関する
データの待避などがある。
アクセスに対する実際の演算のタイミングは、ロードす
るタイミングに続くタイミングで演算を実行し、次のタ
イミングで待避している。このようなタイミングの処理
を続けることにより、フィードバック系、フィルタ演算
のような過去のデータを用いる演算の場合でも、演算器
の処理を動作クロックに対して最大限利用した回路構成
が実現できる。
一括処理回路では、例えばフィルタ演算の場合、従来の
回路構成に別途メモリが必要となるが、多数にわたる演
算回路が共通に利用できるため、単純に、図4に示すフ
ィルタ演算回路を全てのキャリア数分用意する従来の場
合と比較して、回路規模を大幅に削減することができ
る。
算回路で比較すれば、演算速度が上がることにより消費
電力は上がるものの、総合では十分な低消費電力化を果
たすことができる。
5MHz、ゲート規模10Kゲートで復調回路が実現で
きる場合、100Kゲートのデバイスでは、空間的に1
0回路が実現でき、更に、このデバイスが20MHzで
動作する場合、一つの回路で時間多重方向に四つの復調
が可能なので、一つの復調回路で最大40キャリア分の
一括復調処理が可能になる。したがって、従来では40
個の復調回路を必要としたものが、一つで済むことにな
るからである。
するフィルタ演算回路を図示して説明したが、マルチキ
ャリアにおける一括変調処理、または一括誤り訂正処理
にも適用できることは明らかであり、同様な効果が期待
できる。
型軽量化および低消費電力化を図ることができるという
効果を得ることができる。
波を、準同期検波した後、ディジタル変換して一括分波
し、分波されたキャリアを空間的および時間的それぞれ
に適切に分配して時間的に多重化処理した後、時間的に
多重化処理された信号を入力し多重解除して複数の空間
的に分離した処理手段それぞれで時間多重されたキャリ
アを一括して演算処理した上で再度多重化して出力して
いるからである。
ルチキャリアの空間的多重を解除し時間多重のキャリア
に分離する入力側の空間多重解除回路と、分離された時
間多重のキャリア毎に多重部分を一括して演算処理する
複数の時間多重処理回路と、この複数の処理結果を時間
多重して出力する時間多重回路とを備えているからであ
る。
れぞれが一括して演算処理されるので、待避メモリおよ
び高速処理のための回路および消費電力は増加するもの
の、時間多重の多重度により演算処理回路数を大幅に低
減することができるからである。
る。
である。
ムチャートである。
を示す回路図である。
るタイムチャートである。
るタイムチャートである。
Claims (6)
- 【請求項1】 複数の周波数多重された搬送波(マルチ
キャリア)を、準同期検波した後、ディジタル変換して
所定の処理を行うマルチキャリア一括処理回路におい
て、前記マルチキャリアから各キャリアを一括分波する
一括分波回路と、分波されたキャリアを空間的および時
間的それぞれに適切に分配して時間的に多重化処理する
時間多重回路と、時間的に多重化処理された信号を入力
し多重解除して複数の空間的に分離した処理手段それぞ
れで時間多重されたキャリアを一括して演算処理して上
で再度多重化して出力する一括処理回路とを備えること
を特徴とするマルチキャリア一括処理回路。 - 【請求項2】 請求項1において、前記一括処理回路
は、入力する前記マルチキャリアの空間多重を解除し時
間多重のキャリアに分離する入力側の空間多重解除回路
と、分離された時間多重のキャリア毎に多重部分を一括
して演算処理する複数の時間多重処理回路と、この複数
の処理結果を時間多重して出力する時間多重回路とを備
えることを特徴とするマルチキャリア一括処理回路。 - 【請求項3】 請求項1または請求項2において、空間
的に分離された処理手段それぞれで時間多重を一括して
演算処理する際、データを一時待避させる待避メモリ回
路を備えることを特徴とするマルチキャリア一括処理回
路。 - 【請求項4】 請求項1、2または請求項3において、
一括処理回路は復調処理を行うことを特徴とするマルチ
キャリア一括処理回路。 - 【請求項5】 請求項1、2または請求項3において、
一括処理回路は変調処理を行うことを特徴とするマルチ
キャリア一括処理回路。 - 【請求項6】 請求項1、2または請求項3において、
一括処理回路は誤り訂正処理を行うことを特徴とするマ
ルチキャリア一括処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10099228A JP2984648B2 (ja) | 1998-04-10 | 1998-04-10 | マルチキャリア一括処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10099228A JP2984648B2 (ja) | 1998-04-10 | 1998-04-10 | マルチキャリア一括処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11298433A JPH11298433A (ja) | 1999-10-29 |
JP2984648B2 true JP2984648B2 (ja) | 1999-11-29 |
Family
ID=14241823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10099228A Expired - Lifetime JP2984648B2 (ja) | 1998-04-10 | 1998-04-10 | マルチキャリア一括処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2984648B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003039031A1 (fr) | 2001-10-31 | 2003-05-08 | Matsushita Electric Industrial Co., Ltd. | Dispositif d'emission radio et procede de communication radio |
-
1998
- 1998-04-10 JP JP10099228A patent/JP2984648B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
"A PSK GROUP MODEM BASED ON DIGITAL SIGNAL PROCESSING:ALGORITHM,HARDWARE DESIGN,IMPLEMENTATION AND PERFORMANCE"(INTERNATIONAL JOURNAL OF SATELLITE COMMUNICATIONS,vol.6,pp.253−266,1988) |
Also Published As
Publication number | Publication date |
---|---|
JPH11298433A (ja) | 1999-10-29 |
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