JP2984648B2 - マルチキャリア一括処理回路 - Google Patents
マルチキャリア一括処理回路Info
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- JP2984648B2 JP2984648B2 JP10099228A JP9922898A JP2984648B2 JP 2984648 B2 JP2984648 B2 JP 2984648B2 JP 10099228 A JP10099228 A JP 10099228A JP 9922898 A JP9922898 A JP 9922898A JP 2984648 B2 JP2984648 B2 JP 2984648B2
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Description
【０００１】
【発明の属する技術分野】本発明は、複数の周波数多重
された搬送波（マルチキャリア）を、準同期検波した
後、ディジタル変換して所定の処理を行うマルチキャリ
ア一括処理回路に関し、特に、小型軽量化および低消費
電力化を図ることができるマルチキャリア一括処理回路
に関する。
された搬送波（マルチキャリア）を、準同期検波した
後、ディジタル変換して所定の処理を行うマルチキャリ
ア一括処理回路に関し、特に、小型軽量化および低消費
電力化を図ることができるマルチキャリア一括処理回路
に関する。
【０００２】
【従来の技術】近年、携帯電話に代表される移動体通信
が急速に普及している。特に、地球的規模の移動体通信
を実現するために、衛星を利用した移動体衛星通信の構
想が実現の方向に動いている。この際、衛星上で地上か
ら送られてくる変調波を復調して交換する通信装置で
は、小型軽量化および低消費電力化の要求を満たすこと
が必須であり、地上の移動体通信においても、移動体で
小型軽量化を図った大容量通信を実現する必要性が生じ
ている。
が急速に普及している。特に、地球的規模の移動体通信
を実現するために、衛星を利用した移動体衛星通信の構
想が実現の方向に動いている。この際、衛星上で地上か
ら送られてくる変調波を復調して交換する通信装置で
は、小型軽量化および低消費電力化の要求を満たすこと
が必須であり、地上の移動体通信においても、移動体で
小型軽量化を図った大容量通信を実現する必要性が生じ
ている。
【０００３】この種のマルチキャリア処理回路では、図
７に示されるように、通常、入力信号Ｓａは、複数の送
信系から送出されたキャリア数“ｎ×ｍ”（ｎは正の整
数、ｍは正の数）を有する変調された信号群である。こ
の信号Ｓａは、ローカル信号１によりミキサ２で準同期
検波され、ベースバンド帯信号Ｓｂとなる。このベース
バンド帯信号ＳｂはＡ／Ｄコンバータ３をによりアナロ
グ信号から数ビットのディジタルサンプリング信号Ｓｃ
に変換された後、一括分波回路４により分波処理され、
“ｎ×ｍ”個のキャリア毎に分離されたサンプリングデ
ータＳｄ−１１〜Ｓｄ−ｍｎになる。
７に示されるように、通常、入力信号Ｓａは、複数の送
信系から送出されたキャリア数“ｎ×ｍ”（ｎは正の整
数、ｍは正の数）を有する変調された信号群である。こ
の信号Ｓａは、ローカル信号１によりミキサ２で準同期
検波され、ベースバンド帯信号Ｓｂとなる。このベース
バンド帯信号ＳｂはＡ／Ｄコンバータ３をによりアナロ
グ信号から数ビットのディジタルサンプリング信号Ｓｃ
に変換された後、一括分波回路４により分波処理され、
“ｎ×ｍ”個のキャリア毎に分離されたサンプリングデ
ータＳｄ−１１〜Ｓｄ−ｍｎになる。
【０００４】この一括分波回路については、例えば、
Ｆ．ＴＡＫＡＨＡＴＡほかが“Ａ ＰＳＫ ＧＲＯＵＰ
ＭＯＤＥＭ ＢＡＳＥＤ ＯＮ ＤＩＧＩＴＡＬ Ｓ
ＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ： ＡＬＧＯＲＩＴ
ＨＭ， ＨＡＲＤＷＡＲＥ ＤＥＳＩＧＮ， ＩＭＰＬ
ＥＭＥＮＴＡＴＩＯＮ ＡＮＤ ＰＥＲＦＯＲＭＡＮＣ
Ｅ”（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＪＯＵＲＮＡＬ
ＯＦ ＳＡＴＥＬＬＩＴＥ ＣＯＭＭＵＮＩＣＡＴＩＯ
ＮＳ， ｖｏｌ．６， ｐｐ．２５３−２６６，１９８
８）により発表している。
Ｆ．ＴＡＫＡＨＡＴＡほかが“Ａ ＰＳＫ ＧＲＯＵＰ
ＭＯＤＥＭ ＢＡＳＥＤ ＯＮ ＤＩＧＩＴＡＬ Ｓ
ＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ： ＡＬＧＯＲＩＴ
ＨＭ， ＨＡＲＤＷＡＲＥ ＤＥＳＩＧＮ， ＩＭＰＬ
ＥＭＥＮＴＡＴＩＯＮ ＡＮＤ ＰＥＲＦＯＲＭＡＮＣ
Ｅ”（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＪＯＵＲＮＡＬ
ＯＦ ＳＡＴＥＬＬＩＴＥ ＣＯＭＭＵＮＩＣＡＴＩＯ
ＮＳ， ｖｏｌ．６， ｐｐ．２５３−２６６，１９８
８）により発表している。
【０００５】従来のこの種のマルチキャリア処理回路で
は、一括分波された“ｎ×ｍ”個の信号Ｓｄ−１１〜Ｓ
ｄ−ｍｎそれぞれが、復調回路５９−１１〜５９−ｍｎ
それぞれにより復調された後、再び多重化されて信号Ｓ
ｈとして出力される。
は、一括分波された“ｎ×ｍ”個の信号Ｓｄ−１１〜Ｓ
ｄ−ｍｎそれぞれが、復調回路５９−１１〜５９−ｍｎ
それぞれにより復調された後、再び多重化されて信号Ｓ
ｈとして出力される。
【０００６】一方、近年、Ｇ／Ａ（ゲートアレー）また
はＦＰＧＡ（フィールドプログラマブルゲートアレー）
といったデバイスにおいて、ゲート規模の大容量化およ
び高速動作化が急速に進歩している。
はＦＰＧＡ（フィールドプログラマブルゲートアレー）
といったデバイスにおいて、ゲート規模の大容量化およ
び高速動作化が急速に進歩している。
【０００７】例えば、システムクロック５ＭＨｚおよび
ゲート規模１０Ｋゲートで復調回路が実現する場合を想
定する。この場合、１００Ｋゲートデバイスでは、待避
メモリおよび制御回路を無視すれば単純に（１００Ｋ／
１０Ｋ＝）１０回路を実現できる。また、このデバイス
が２０ＭＨｚで動作する場合、一つの回路で時間多重方
向に（２０ＭＨｚ／５ＭＨｚ＝）４つの復調が可能であ
る。したがって、結果的に、１００Ｋゲート、２０ＭＨ
ｚ動作可能なデバイスでは、最大（１０回路×４多重）
４０個のキャリアに対し一括して復調処理することがで
きる。
ゲート規模１０Ｋゲートで復調回路が実現する場合を想
定する。この場合、１００Ｋゲートデバイスでは、待避
メモリおよび制御回路を無視すれば単純に（１００Ｋ／
１０Ｋ＝）１０回路を実現できる。また、このデバイス
が２０ＭＨｚで動作する場合、一つの回路で時間多重方
向に（２０ＭＨｚ／５ＭＨｚ＝）４つの復調が可能であ
る。したがって、結果的に、１００Ｋゲート、２０ＭＨ
ｚ動作可能なデバイスでは、最大（１０回路×４多重）
４０個のキャリアに対し一括して復調処理することがで
きる。
【０００８】
【発明が解決しようとする課題】上述した従来のマルチ
キャリア一括処理回路では、大型化および高消費電力は
免れないという問題点がある。
キャリア一括処理回路では、大型化および高消費電力は
免れないという問題点がある。
【０００９】その理由は、キャリア数“ｎ×ｍ”の周波
数多重された搬送波（マルチキャリア）を一括分波して
いるので、キャリア数“ｎ×ｍ”の処理回路の動作を賄
うだけの大きさと消費電力が必要となるからである。
数多重された搬送波（マルチキャリア）を一括分波して
いるので、キャリア数“ｎ×ｍ”の処理回路の動作を賄
うだけの大きさと消費電力が必要となるからである。
【００１０】本発明の課題は、上記問題点を解決し、小
型軽量化および低消費電力化を図ることができるマルチ
キャリア一括処理回路を提供することである。
型軽量化および低消費電力化を図ることができるマルチ
キャリア一括処理回路を提供することである。
【００１１】
【課題を解決するための手段】本発明によるマルチキャ
リア一括処理回路は、複数の周波数多重された搬送波
（マルチキャリア）を、準同期検波した後、ディジタル
変換して所定の処理を行うマルチキャリア一括処理回路
において、前記マルチキャリアから各キャリアを一括分
波する一括分波回路と、分波されたキャリアを空間的お
よび時間的それぞれに適切に分配して時間的に多重化処
理する時間多重回路と、時間的に多重化処理された信号
を入力し多重解除して複数の空間的に分離した処理手段
それぞれで時間多重されたキャリアを一括して演算処理
した上で再度多重化して出力する一括処理回路とを備え
ている。
リア一括処理回路は、複数の周波数多重された搬送波
（マルチキャリア）を、準同期検波した後、ディジタル
変換して所定の処理を行うマルチキャリア一括処理回路
において、前記マルチキャリアから各キャリアを一括分
波する一括分波回路と、分波されたキャリアを空間的お
よび時間的それぞれに適切に分配して時間的に多重化処
理する時間多重回路と、時間的に多重化処理された信号
を入力し多重解除して複数の空間的に分離した処理手段
それぞれで時間多重されたキャリアを一括して演算処理
した上で再度多重化して出力する一括処理回路とを備え
ている。
【００１２】この構成において、復調、変調、または誤
り訂正のような処理の際に、時間多重のキャリアそれぞ
れに対応する処理手段で一括演算処理することにより、
演算処理するキャリアの数は空間的多重数に限定される
ので、空間的および時間的にわたるキャリア総数を処理
する場合と比較して処理手段の数を低減することがで
き、したがって、小型軽量化および低消費電力化を図る
ことができる。
り訂正のような処理の際に、時間多重のキャリアそれぞ
れに対応する処理手段で一括演算処理することにより、
演算処理するキャリアの数は空間的多重数に限定される
ので、空間的および時間的にわたるキャリア総数を処理
する場合と比較して処理手段の数を低減することがで
き、したがって、小型軽量化および低消費電力化を図る
ことができる。
【００１３】また、具体的な一括処理回路は、入力する
前記マルチキャリアの空間的多重を解除し時間的多重の
キャリアに分離する入力側の空間多重解除回路と、分離
された時間多重のキャリア毎に多重部分を一括して演算
処理する複数の時間多重処理回路と、この複数の処理結
果を時間多重して出力する時間多重回路とを備えてい
る。
前記マルチキャリアの空間的多重を解除し時間的多重の
キャリアに分離する入力側の空間多重解除回路と、分離
された時間多重のキャリア毎に多重部分を一括して演算
処理する複数の時間多重処理回路と、この複数の処理結
果を時間多重して出力する時間多重回路とを備えてい
る。
【００１４】また、一括処理回路は、空間的に分離され
た処理手段それぞれで時間多重されたキャリアを一括し
て演算処理する際に、データを一時待避させる待避メモ
リ回路を備えている。この構成により、同時に複数のキ
ャリアに対して処理可能であると共に、フィードバック
系、フィルタ演算のような過去のデータを用いて演算す
るような場合にも適用が可能になる。
た処理手段それぞれで時間多重されたキャリアを一括し
て演算処理する際に、データを一時待避させる待避メモ
リ回路を備えている。この構成により、同時に複数のキ
ャリアに対して処理可能であると共に、フィードバック
系、フィルタ演算のような過去のデータを用いて演算す
るような場合にも適用が可能になる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明の実施の一形態を示すブロッ
ク図である。図１（Ａ）では、ローカル信号１、ミキサ
２、Ａ／Ｄコンバータ３、一括分波回路４、時間多重回
路５およびマルチキャリア一括復調回路６により構成さ
れ復調処理するマルチキャリア一括処理回路が例示さ
れ、入力信号群Ｓａを一括復調処理した信号Ｓｈが出力
されている。
ク図である。図１（Ａ）では、ローカル信号１、ミキサ
２、Ａ／Ｄコンバータ３、一括分波回路４、時間多重回
路５およびマルチキャリア一括復調回路６により構成さ
れ復調処理するマルチキャリア一括処理回路が例示さ
れ、入力信号群Ｓａを一括復調処理した信号Ｓｈが出力
されている。
【００１７】従来との相違点は、一括分波回路４の複数
の出力を時間多重回路５で時間多重した後、マルチキャ
リア一括復調回路６が空間多重部分を解除し、複数の時
間多重されたキャリア毎に復調していることである。
の出力を時間多重回路５で時間多重した後、マルチキャ
リア一括復調回路６が空間多重部分を解除し、複数の時
間多重されたキャリア毎に復調していることである。
【００１８】すなわち、マルチキャリア一括復調回路６
は、図１（Ｂ）に示されるように、空間多重解除回路１
１、ｎ個のｍ多重復調回路１２−１〜１２−ｎ、多重回
路１３、待避メモリ回路１４およびメモリ制御回路１５
を備えているものとする。
は、図１（Ｂ）に示されるように、空間多重解除回路１
１、ｎ個のｍ多重復調回路１２−１〜１２−ｎ、多重回
路１３、待避メモリ回路１４およびメモリ制御回路１５
を備えているものとする。
【００１９】ここで、変調された入力信号Ｓａは、複数
の送信系から送信されキャリア数が“ｎ×ｍ”（ｎ：正
の整数、ｍ：正の数）の信号群であるとする。
の送信系から送信されキャリア数が“ｎ×ｍ”（ｎ：正
の整数、ｍ：正の数）の信号群であるとする。
【００２０】この入力信号Ｓａはローカル信号１により
ミキサ２で準同期検波されベースバンド帯信号Ｓｂとな
る。このベースバンド帯信号Ｓｂは、Ａ／Ｄコンバータ
３でアナログ信号から数ビットのディジタルサンプリン
グ信号Ｓｃに変換された後、一括分波回路４により分波
処理され、“ｎ×ｍ”個のキャリア毎に分波されたサン
プリングデータＳｄ−１１〜Ｓｄ−ｍｎそれぞれとなり
出力される。
ミキサ２で準同期検波されベースバンド帯信号Ｓｂとな
る。このベースバンド帯信号Ｓｂは、Ａ／Ｄコンバータ
３でアナログ信号から数ビットのディジタルサンプリン
グ信号Ｓｃに変換された後、一括分波回路４により分波
処理され、“ｎ×ｍ”個のキャリア毎に分波されたサン
プリングデータＳｄ−１１〜Ｓｄ−ｍｎそれぞれとなり
出力される。
【００２１】一括分波回路は、例えば、図２に示される
回路と等価な機能を有している。図２では、複数の周波
数多重されたキャリアから周波数毎に分離され入力する
信号それぞれが、ローカル信号４１−１〜４１−３それ
ぞれによりミキサ４２−１〜４２−３で準同期検波さ
れ、Ａ／Ｄコンバータ４３−１〜４３−３によりディジ
タルサンプリング信号Ｓｄ−１〜Ｓｄ−３に変換され、
時間多重回路５０を介してマルチキャリア一括復調回路
６０に入力する。
回路と等価な機能を有している。図２では、複数の周波
数多重されたキャリアから周波数毎に分離され入力する
信号それぞれが、ローカル信号４１−１〜４１−３それ
ぞれによりミキサ４２−１〜４２−３で準同期検波さ
れ、Ａ／Ｄコンバータ４３−１〜４３−３によりディジ
タルサンプリング信号Ｓｄ−１〜Ｓｄ−３に変換され、
時間多重回路５０を介してマルチキャリア一括復調回路
６０に入力する。
【００２２】これまでの構成は、上述した従来の技術と
同様であるものとする。
同様であるものとする。
【００２３】次に、一括分波されたサンプリングデータ
Ｓｄ−１１〜Ｓｄ−ｍｎそれぞれは時間多重回路５で時
間多重され、多重化信号Ｓｅとなってマルチキャリア一
括復調回路６に入力する。
Ｓｄ−１１〜Ｓｄ−ｍｎそれぞれは時間多重回路５で時
間多重され、多重化信号Ｓｅとなってマルチキャリア一
括復調回路６に入力する。
【００２４】マルチキャリア一括復調回路６では、まず
空間多重解除回路１１が空間多重処理を行う分の時間多
重を解く処理が行われる。図示例では、多重化信号Ｓｅ
が、空間的に“ｎ”本の時間的に“ｍ”多重されている
ｎ個の時間多重信号Ｓｆ−１〜Ｓｆ−ｎに分解処理され
ている。
空間多重解除回路１１が空間多重処理を行う分の時間多
重を解く処理が行われる。図示例では、多重化信号Ｓｅ
が、空間的に“ｎ”本の時間的に“ｍ”多重されている
ｎ個の時間多重信号Ｓｆ−１〜Ｓｆ−ｎに分解処理され
ている。
【００２５】この第一段階の空間多重を解除された時間
多重信号Ｓｆ−ｎに対しては、ｍ多重復調回路１２−ｎ
が対応して時間多重の復調処理を行う。
多重信号Ｓｆ−ｎに対しては、ｍ多重復調回路１２−ｎ
が対応して時間多重の復調処理を行う。
【００２６】例えば、ｍ多重復調回路１２−ｎでは、一
つのキャリアを“ｆ”Ｈｚのシステムクロックで復調処
理する場合、時間多重度ｍの分だけ乗じた周波数“ｆ×
ｍ”Ｈｚで動作させることにより、時間多重復調処理が
実現できる。待避メモリ回路１４は、この時間多重処理
のために必要な過去の情報を待避するために用いられ
る。また、メモリ制御回路１５は待避メモリ回路１４に
対する情報の待避、ロードなどの処理を制御している。
つのキャリアを“ｆ”Ｈｚのシステムクロックで復調処
理する場合、時間多重度ｍの分だけ乗じた周波数“ｆ×
ｍ”Ｈｚで動作させることにより、時間多重復調処理が
実現できる。待避メモリ回路１４は、この時間多重処理
のために必要な過去の情報を待避するために用いられ
る。また、メモリ制御回路１５は待避メモリ回路１４に
対する情報の待避、ロードなどの処理を制御している。
【００２７】この様に空間的および時間的に多重処理さ
れ、ｍ多重復調回路１２−１〜１２−ｎにより得られた
復調再生信号Ｓｇ−１〜Ｓｇ−ｎは必要に応じて多重回
路１３に入力し多重化され出力信号Ｓｈとして出力す
る。
れ、ｍ多重復調回路１２−１〜１２−ｎにより得られた
復調再生信号Ｓｇ−１〜Ｓｇ−ｎは必要に応じて多重回
路１３に入力し多重化され出力信号Ｓｈとして出力す
る。
【００２８】次に、図１（Ｂ）に示されるマルチキャリ
ア一括復調回路６における動作について詳細に説明す
る。
ア一括復調回路６における動作について詳細に説明す
る。
【００２９】一括分波された後に、時間多重回路５で時
間多重化処理が行われた多重化信号Ｓｅは、空間多重解
除回路１１により空間多重処理を行う“ｎ”本分の多重
を解除され、ｎ個のｍ多重された時間多重信号Ｓｆ−１
〜Ｓｆ−ｎに分解される。例えば、ｍ多重復調回路１２
−１では、時間多重信号Ｓｆ−１による一つのキャリア
を“ｆ”Ｈｚのシステムクロックで復調する場合、時間
多重度ｍ分だけ乗じた周波数“ｆ×ｍ”Ｈｚで動作させ
ることにより時間多重復調処理が実現できる。他のｍ多
重復調回路１２−２〜１２−ｎそれぞれにおいても全く
同様の処理を行うことができる。
間多重化処理が行われた多重化信号Ｓｅは、空間多重解
除回路１１により空間多重処理を行う“ｎ”本分の多重
を解除され、ｎ個のｍ多重された時間多重信号Ｓｆ−１
〜Ｓｆ−ｎに分解される。例えば、ｍ多重復調回路１２
−１では、時間多重信号Ｓｆ−１による一つのキャリア
を“ｆ”Ｈｚのシステムクロックで復調する場合、時間
多重度ｍ分だけ乗じた周波数“ｆ×ｍ”Ｈｚで動作させ
ることにより時間多重復調処理が実現できる。他のｍ多
重復調回路１２−２〜１２−ｎそれぞれにおいても全く
同様の処理を行うことができる。
【００３０】次に、図３のタイムチャートを参照し多重
復調回路のディジタル復調処理について説明する。
復調回路のディジタル復調処理について説明する。
【００３１】ディジタル復調処理には演算内容として乗
算、加算、比較などの処理がある。例えば図示される乗
算回路では、入力データを乗算器５１、５２でＬ倍する
ものとする。単純に一つのキャリアの復調処理を取り上
げた場合、この演算が“ｒ”Ｈｚのクロックで１クロッ
ク分を処理できるものとすれば、１／ｒ時間のデータｄ
１、ｄ２それぞれの出力は、乗算器５１によりＬ倍され
たデータ“ｄ１×Ｌ、ｄ２×Ｌ”である。
算、加算、比較などの処理がある。例えば図示される乗
算回路では、入力データを乗算器５１、５２でＬ倍する
ものとする。単純に一つのキャリアの復調処理を取り上
げた場合、この演算が“ｒ”Ｈｚのクロックで１クロッ
ク分を処理できるものとすれば、１／ｒ時間のデータｄ
１、ｄ２それぞれの出力は、乗算器５１によりＬ倍され
たデータ“ｄ１×Ｌ、ｄ２×Ｌ”である。
【００３２】ここで、乗算演算が３倍速度の“３ｒ”Ｈ
ｚクロックで動作する高速デバイスで実現できれば、上
記データｄ１に対応する“３”時間多重した信号“ｄ１
１〜ｄ３１”を乗算器５２に入力し、３倍のクロックで
演算することにより三つのキャリア分の演算を一つの回
路で処理してデータ“ｄ１１×Ｌ〜ｄ３１×Ｌ”を出力
することができる。
ｚクロックで動作する高速デバイスで実現できれば、上
記データｄ１に対応する“３”時間多重した信号“ｄ１
１〜ｄ３１”を乗算器５２に入力し、３倍のクロックで
演算することにより三つのキャリア分の演算を一つの回
路で処理してデータ“ｄ１１×Ｌ〜ｄ３１×Ｌ”を出力
することができる。
【００３３】次に、図４および図５を併せ参照して、デ
ィジタルフィルタ演算処理を例に、更に詳細な説明を行
う。
ィジタルフィルタ演算処理を例に、更に詳細な説明を行
う。
【００３４】図４に、ディジタルフィルタの典型的な回
路構成が示されている。すなわち、ディジタルフィルタ
は、直列接続された遅延回路と、これら遅延回路それぞ
れの入出力に適切な乗算器係数を乗算する乗算器と、遅
延順序に並ぶ二つの乗算器の出力を順次加算して所望の
周波数を取り出す加算器とにより構成されている。
路構成が示されている。すなわち、ディジタルフィルタ
は、直列接続された遅延回路と、これら遅延回路それぞ
れの入出力に適切な乗算器係数を乗算する乗算器と、遅
延順序に並ぶ二つの乗算器の出力を順次加算して所望の
周波数を取り出す加算器とにより構成されている。
【００３５】この乗算器係数であるフィルタタップ係数
ｆｉｌｔａｐ（ｔ）は、固定型でもダイナミックに可変
する適応型でもよい。フィルタ演算の場合では、過去の
データを用いる必要がある。
ｆｉｌｔａｐ（ｔ）は、固定型でもダイナミックに可変
する適応型でもよい。フィルタ演算の場合では、過去の
データを用いる必要がある。
【００３６】したがって、例えば、キャリアＡのデータ
ａ１、ａ２、…、キャリアＢのデータｂ１、ｂ２、…、
およびキャリアＣのデータｃ１、ｃ２、…が、キャリア
Ａ、Ｂ、Ｃの順で多重された入力してきた場合、下記数
式１から順に数式２、数式３までがデータａｈ、ｂｈ、
ｃｈに対応し、下記数式４から順に数式５、数式６まで
がデータａ（ｈ＋１）、ｂ（ｈ＋１）、ｃ（ｈ＋１）に
対応するように順次積和算演算を行う必要がある。
ａ１、ａ２、…、キャリアＢのデータｂ１、ｂ２、…、
およびキャリアＣのデータｃ１、ｃ２、…が、キャリア
Ａ、Ｂ、Ｃの順で多重された入力してきた場合、下記数
式１から順に数式２、数式３までがデータａｈ、ｂｈ、
ｃｈに対応し、下記数式４から順に数式５、数式６まで
がデータａ（ｈ＋１）、ｂ（ｈ＋１）、ｃ（ｈ＋１）に
対応するように順次積和算演算を行う必要がある。
【００３７】
【数１】
【００３８】
【数２】
【００３９】
【数３】
【００４０】
【数４】
【００４１】
【数５】
【００４２】
【数６】 この場合、キャリアＢを処理するフィルタ演算では、キ
ャリアＡおよびキャリアＣのデータを除き、キャリアＢ
に関するデータのみを抽出する必要がある。
ャリアＡおよびキャリアＣのデータを除き、キャリアＢ
に関するデータのみを抽出する必要がある。
【００４３】この目的のために、従来のフィルタ演算回
路に、ロードおよび待避の機能を有する、図１（Ｂ）に
示されるような、待避メモリ回路１４をＤＰＲＡＭ（デ
ュアルポートメモリ）により備えている。メモリ制御回
路１５により行われる具体的な制御には、演算タイミン
グに合わせ、次に演算処理するキャリアに関する待避デ
ータのロード、および演算が終了したキャリアに関する
データの待避などがある。
路に、ロードおよび待避の機能を有する、図１（Ｂ）に
示されるような、待避メモリ回路１４をＤＰＲＡＭ（デ
ュアルポートメモリ）により備えている。メモリ制御回
路１５により行われる具体的な制御には、演算タイミン
グに合わせ、次に演算処理するキャリアに関する待避デ
ータのロード、および演算が終了したキャリアに関する
データの待避などがある。
【００４４】次に、図６に示されるように、メモリへの
アクセスに対する実際の演算のタイミングは、ロードす
るタイミングに続くタイミングで演算を実行し、次のタ
イミングで待避している。このようなタイミングの処理
を続けることにより、フィードバック系、フィルタ演算
のような過去のデータを用いる演算の場合でも、演算器
の処理を動作クロックに対して最大限利用した回路構成
が実現できる。
アクセスに対する実際の演算のタイミングは、ロードす
るタイミングに続くタイミングで演算を実行し、次のタ
イミングで待避している。このようなタイミングの処理
を続けることにより、フィードバック系、フィルタ演算
のような過去のデータを用いる演算の場合でも、演算器
の処理を動作クロックに対して最大限利用した回路構成
が実現できる。
【００４５】このように、本発明によるマルチキャリア
一括処理回路では、例えばフィルタ演算の場合、従来の
回路構成に別途メモリが必要となるが、多数にわたる演
算回路が共通に利用できるため、単純に、図４に示すフ
ィルタ演算回路を全てのキャリア数分用意する従来の場
合と比較して、回路規模を大幅に削減することができ
る。
一括処理回路では、例えばフィルタ演算の場合、従来の
回路構成に別途メモリが必要となるが、多数にわたる演
算回路が共通に利用できるため、単純に、図４に示すフ
ィルタ演算回路を全てのキャリア数分用意する従来の場
合と比較して、回路規模を大幅に削減することができ
る。
【００４６】また、消費電力的にも、単体のフィルタ演
算回路で比較すれば、演算速度が上がることにより消費
電力は上がるものの、総合では十分な低消費電力化を果
たすことができる。
算回路で比較すれば、演算速度が上がることにより消費
電力は上がるものの、総合では十分な低消費電力化を果
たすことができる。
【００４７】これを具体的に示せば、システムクロック
５ＭＨｚ、ゲート規模１０Ｋゲートで復調回路が実現で
きる場合、１００Ｋゲートのデバイスでは、空間的に１
０回路が実現でき、更に、このデバイスが２０ＭＨｚで
動作する場合、一つの回路で時間多重方向に四つの復調
が可能なので、一つの復調回路で最大４０キャリア分の
一括復調処理が可能になる。したがって、従来では４０
個の復調回路を必要としたものが、一つで済むことにな
るからである。
５ＭＨｚ、ゲート規模１０Ｋゲートで復調回路が実現で
きる場合、１００Ｋゲートのデバイスでは、空間的に１
０回路が実現でき、更に、このデバイスが２０ＭＨｚで
動作する場合、一つの回路で時間多重方向に四つの復調
が可能なので、一つの復調回路で最大４０キャリア分の
一括復調処理が可能になる。したがって、従来では４０
個の復調回路を必要としたものが、一つで済むことにな
るからである。
【００４８】上記説明では、復調回路およびこれに関連
するフィルタ演算回路を図示して説明したが、マルチキ
ャリアにおける一括変調処理、または一括誤り訂正処理
にも適用できることは明らかであり、同様な効果が期待
できる。
するフィルタ演算回路を図示して説明したが、マルチキ
ャリアにおける一括変調処理、または一括誤り訂正処理
にも適用できることは明らかであり、同様な効果が期待
できる。
【００４９】
【発明の効果】以上説明したように本発明によれば、小
型軽量化および低消費電力化を図ることができるという
効果を得ることができる。
型軽量化および低消費電力化を図ることができるという
効果を得ることができる。
【００５０】その理由は、複数の周波数多重された搬送
波を、準同期検波した後、ディジタル変換して一括分波
し、分波されたキャリアを空間的および時間的それぞれ
に適切に分配して時間的に多重化処理した後、時間的に
多重化処理された信号を入力し多重解除して複数の空間
的に分離した処理手段それぞれで時間多重されたキャリ
アを一括して演算処理した上で再度多重化して出力して
いるからである。
波を、準同期検波した後、ディジタル変換して一括分波
し、分波されたキャリアを空間的および時間的それぞれ
に適切に分配して時間的に多重化処理した後、時間的に
多重化処理された信号を入力し多重解除して複数の空間
的に分離した処理手段それぞれで時間多重されたキャリ
アを一括して演算処理した上で再度多重化して出力して
いるからである。
【００５１】具体的な一括処理回路は、入力する前記マ
ルチキャリアの空間的多重を解除し時間多重のキャリア
に分離する入力側の空間多重解除回路と、分離された時
間多重のキャリア毎に多重部分を一括して演算処理する
複数の時間多重処理回路と、この複数の処理結果を時間
多重して出力する時間多重回路とを備えているからであ
る。
ルチキャリアの空間的多重を解除し時間多重のキャリア
に分離する入力側の空間多重解除回路と、分離された時
間多重のキャリア毎に多重部分を一括して演算処理する
複数の時間多重処理回路と、この複数の処理結果を時間
多重して出力する時間多重回路とを備えているからであ
る。
【００５２】この構成では、時間多重されたキャリアそ
れぞれが一括して演算処理されるので、待避メモリおよ
び高速処理のための回路および消費電力は増加するもの
の、時間多重の多重度により演算処理回路数を大幅に低
減することができるからである。
れぞれが一括して演算処理されるので、待避メモリおよ
び高速処理のための回路および消費電力は増加するもの
の、時間多重の多重度により演算処理回路数を大幅に低
減することができるからである。
【図１】本発明の実施の一形態を示すブロック図であ
る。
る。
【図２】一括分波回路の実施の一形態を示すブロック図
である。
である。
【図３】演算処理の高速化を説明する一形態を示すタイ
ムチャートである。
ムチャートである。
【図４】ディジタルフィルタ演算回路の典型的な一形態
を示す回路図である。
を示す回路図である。
【図５】図４でのフィルタタップ係数の演算式を説明す
るタイムチャートである。
るタイムチャートである。
【図６】信号のメモリアクセスと待避との関係を説明す
るタイムチャートである。
るタイムチャートである。
【図７】従来の一例を示すブロック図である。
１ ローカル信号 ２ ミキサ ３ Ａ／Ｄコンバータ ４ 一括分波回路 ５ 時間多重回路 ６ マルチキャリア一括復調回路 １１ 空間多重解除回路 １２−１、１２−２、１２−ｎ ｍ多重復調回路 １３ 多重回路 １４ 待避メモリ回路 １５ メモリ制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹田 修 東京都千代田区岩本町二丁目12番５号 株式会社次世代衛星通信・放送システム 研究所内 (72)発明者 橋本 幸雄 東京都千代田区岩本町二丁目12番５号 株式会社次世代衛星通信・放送システム 研究所内 (56)参考文献 特開 平６−326739（ＪＰ，Ａ) 特開 平７−66793（ＪＰ，Ａ) “Ａ ＰＳＫ ＧＲＯＵＰ ＭＯＤＥ Ｍ ＢＡＳＥＤ ＯＮ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮ Ｇ：ＡＬＧＯＲＩＴＨＭ，ＨＡＲＤＷＡ ＲＥ ＤＥＳＩＧＮ，ＩＭＰＬＥＭＥＮ ＴＡＴＩＯＮ ＡＮＤ ＰＥＲＦＯＲＭ ＡＮＣＥ”（ＩＮＴＥＲＮＡＴＩＯＮＡ Ｌ ＪＯＵＲＮＡＬ ＯＦ ＳＡＴＥＬ ＬＩＴＥ ＣＯＭＭＵＮＩＣＡＴＩＯＮ Ｓ，ｖｏｌ．６，ｐｐ．253−266, 1988) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 4/00 H04J 1/00 H04J 3/00
Claims (6)
- 【請求項１】 複数の周波数多重された搬送波（マルチ
キャリア）を、準同期検波した後、ディジタル変換して
所定の処理を行うマルチキャリア一括処理回路におい
て、前記マルチキャリアから各キャリアを一括分波する
一括分波回路と、分波されたキャリアを空間的および時
間的それぞれに適切に分配して時間的に多重化処理する
時間多重回路と、時間的に多重化処理された信号を入力
し多重解除して複数の空間的に分離した処理手段それぞ
れで時間多重されたキャリアを一括して演算処理して上
で再度多重化して出力する一括処理回路とを備えること
を特徴とするマルチキャリア一括処理回路。 - 【請求項２】 請求項１において、前記一括処理回路
は、入力する前記マルチキャリアの空間多重を解除し時
間多重のキャリアに分離する入力側の空間多重解除回路
と、分離された時間多重のキャリア毎に多重部分を一括
して演算処理する複数の時間多重処理回路と、この複数
の処理結果を時間多重して出力する時間多重回路とを備
えることを特徴とするマルチキャリア一括処理回路。 - 【請求項３】 請求項１または請求項２において、空間
的に分離された処理手段それぞれで時間多重を一括して
演算処理する際、データを一時待避させる待避メモリ回
路を備えることを特徴とするマルチキャリア一括処理回
路。 - 【請求項４】 請求項１、２または請求項３において、
一括処理回路は復調処理を行うことを特徴とするマルチ
キャリア一括処理回路。 - 【請求項５】 請求項１、２または請求項３において、
一括処理回路は変調処理を行うことを特徴とするマルチ
キャリア一括処理回路。 - 【請求項６】 請求項１、２または請求項３において、
一括処理回路は誤り訂正処理を行うことを特徴とするマ
ルチキャリア一括処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10099228A JP2984648B2 (ja) | 1998-04-10 | 1998-04-10 | マルチキャリア一括処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10099228A JP2984648B2 (ja) | 1998-04-10 | 1998-04-10 | マルチキャリア一括処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298433A JPH11298433A (ja) | 1999-10-29 |
| JP2984648B2 true JP2984648B2 (ja) | 1999-11-29 |
Family
ID=14241823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10099228A Expired - Lifetime JP2984648B2 (ja) | 1998-04-10 | 1998-04-10 | マルチキャリア一括処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984648B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003039031A1 (fr) | 2001-10-31 | 2003-05-08 | Matsushita Electric Industrial Co., Ltd. | Dispositif d'emission radio et procede de communication radio |
-
1998
- 1998-04-10 JP JP10099228A patent/JP2984648B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| "Ａ ＰＳＫ ＧＲＯＵＰ ＭＯＤＥＭ ＢＡＳＥＤ ＯＮ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ：ＡＬＧＯＲＩＴＨＭ，ＨＡＲＤＷＡＲＥ ＤＥＳＩＧＮ，ＩＭＰＬＥＭＥＮＴＡＴＩＯＮ ＡＮＤ ＰＥＲＦＯＲＭＡＮＣＥ"（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＪＯＵＲＮＡＬ ＯＦ ＳＡＴＥＬＬＩＴＥ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ，ｖｏｌ．６，ｐｐ．２５３−２６６，１９８８） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11298433A (ja) | 1999-10-29 |
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