JP5005622B2 - 受信装置、チューナ、およびテレビジョン受像機 - Google Patents

Description

本発明は、半導体素子を用いて構成する、受信装置、チューナ、およびテレビジョン受像機に関する。具体的に、本発明は、半導体基板上において、アナログ信号を取り扱うアナログ回路と、デジタル信号を取り扱うデジタル回路と、を組み合わせて構成した、受信装置、チューナ、およびテレビジョン受像機に関する。

テレビジョン放送用のチューナをはじめとする、ケーブルまたは電波を用いた受信装置は、例えばアンテナが受信した信号の周波数を、各国または各地域での放送に適応するＩＦ（Intermediate Frequency）周波数（中間周波数、中心周波数）に変換した後、アナログテレビジョン放送用またはデジタルテレビジョン放送用の各復調回路に、所望の周波数を有する信号を供給する。なお、該所望の周波数は、そのＩＦ周波数が、受信装置自身を使用する、国または地域により異なるが、一般的に３０ＭＨｚ〜６０ＭＨｚ程度である。

ここで、従来、上記受信装置を、半導体素子を用いて構成する技術、即ち、半導体基板上においてアナログ回路とデジタル回路とを組み合わせて構成した技術としては、例えば特許文献１に開示された技術が存在する。

図５は、従来技術に係る受信装置の概略構成を示すブロック図である。なお、図５では、従来技術に係る受信装置の構成例として、特許文献１に開示された受信装置の構成を図示している。

図５に示す受信装置は、入力端子４０１、利得が可変である低雑音増幅器（いわゆる、ＶＧＬＮＡ）４０２、周波数変換器４０３および４０４、アナログ回路で構成されたフィルタ（以下、「アナログフィルタ」と称する）４０５および４０６、ＡＤ変換器（アナログ‐デジタル変換器）４０７および４０８、デジタル回路で構成されたフィルタ（以下、「デジタルフィルタ」と称する）４０９および４１０、周波数変換器４１１および４１２、加算器４１３、およびＤＡ変換器（デジタル‐アナログ変換器）４１４を備える構成である。

なお、図５に示す受信装置の後段、即ち、ＤＡ変換器４１４の図示しない出力端子には、アナログフィルタ４１５、利得が可変である低雑音増幅器４１６、および出力端子４１７が、この順で直列接続されている。

また、図５に示す受信装置のうち、ＡＤ変換器４０７および４０８の一部（デジタル信号を取り扱う部分）、デジタルフィルタ４０９および４１０、周波数変換器４１１および４１２、加算器４１３、およびＤＡ変換器４１４の一部（デジタル信号を取り扱う部分）は、デジタル信号を取り扱うデジタル回路部４００を構成している。

図５に示す受信装置では、受信した信号に対する各種信号処理を簡便に実施するために、以下の動作が為される。

例えば図示しないアンテナが受信したアナログ信号（受信信号）が、入力端子４０１から低雑音増幅器４０２へと入力されると、低雑音増幅器４０２は、該受信信号を増幅して、周波数変換器４０３と周波数変換器４０４とに出力する。

周波数変換器４０３は、低雑音増幅器４０２から入力された信号の周波数を、上記各種信号処理に好適な周波数へと変換して、アナログフィルタ４０５に出力する。同様に、周波数変換器４０４は、低雑音増幅器４０２から入力された信号の周波数を、該各種信号処理に好適な周波数へと変換して、アナログフィルタ４０６に出力する。

なおここで、「各種信号処理に好適な周波数」とは例えば、ダイレクトコンバージョン方式により周波数変換された信号（ベースバンド信号）が有する、ＩＦ周波数が０Ｈｚとなる周波数（以下、「ベースバンド周波数」と称する）、または、Ｌｏｗ‐ＩＦ（低ＩＦ）方式により周波数変換された信号が有する、ＩＦ周波数が２ＭＨｚ〜４ＭＨｚ周辺となる周波数（以下、「Ｌｏｗ−ＩＦ周波数」と称する）である。

なお、周波数変換器４０３および４０４としては例えば、入力された信号を、図示しない局部発振回路で生成された局部発振成分と混合することで、該信号に対する周波数変換を実施する、周知の乗算器が使用されている。

アナログフィルタ４０５は、周波数変換器４０３から入力された信号から、妨害波となる不要な周波数成分を除去して、ＡＤ変換器４０７に出力する。同様に、アナログフィルタ４０６は、周波数変換器４０４から入力された信号から、妨害波となる不要な周波数成分を除去して、ＡＤ変換器４０８に出力する。

ＡＤ変換器４０７は、アナログフィルタ４０５から入力されたアナログ信号を、デジタル信号へと変換して、デジタルフィルタ４０９に出力する。同様に、ＡＤ変換器４０８は、アナログフィルタ４０６から入力されたアナログ信号を、デジタル信号へと変換して、デジタルフィルタ４１０に出力する。

デジタルフィルタ４０９は、ＡＤ変換器４０７から入力されたデジタル信号から、妨害波となる不要な周波数成分を除去して、周波数変換器４１１に出力する。同様に、デジタルフィルタ４１０は、ＡＤ変換器４０８から入力されたデジタル信号から、妨害波となる不要な周波数成分を除去して、周波数変換器４１２に出力する。

周波数変換器４１１は、デジタルフィルタ４０９から入力されたデジタル信号のＩＦ周波数を、上述した所望の周波数（３０ＭＨｚ〜６０ＭＨｚ程度）へと変換して、加算器４１３に出力する。同様に、周波数変換器４１２は、デジタルフィルタ４１０から入力されたデジタル信号のＩＦ周波数を、該所望の周波数へと変換して、加算器４１３に出力する。

加算器４１３は、周波数変換器４１１、４１２から各々入力されたデジタル信号を加算して、ＤＡ変換器４１４に出力する。

ＤＡ変換器４１４は、加算器４１３から入力されたデジタル信号を、アナログ信号へと変換して、アナログフィルタ４１５に出力する。

アナログフィルタ４１５は、ＤＡ変換器４１４から入力されたアナログ信号から、妨害波となる不要な周波数成分を除去して、低雑音増幅器４１６に出力する。低雑音増幅器４１６は、アナログフィルタ４１５から入力されたアナログ信号を増幅して、出力端子４１７を介して外部に出力する。

図５に示す受信装置では、受信信号に対する各種信号処理を簡便に実施するために、周波数変換器４０３および４０４と、周波数変換器４１１および４１２と、により、該受信信号に対する周波数変換を行っている。そして、図５に示す受信装置は、周波数変換器４１１および４１２における周波数変換により得られた信号を、復調回路に供給する。
米国特許出願公開第２００６／００８３３３５号明細書（２００６年４月２０日公開） 米国特許第７２６５７９２号明細書（２００６年１月５日公開）

デジタルテレビジョン放送の普及に伴い、復調回路の研究は盛んに行われている。近年、該復調回路としては、共に上記Ｌｏｗ−ＩＦ周波数（または、上記ベースバンド周波数）を有する２種類の信号であって、２種類の該信号における、周波数が互いに略同一であると共に位相が互いに異なる信号を取り扱うものが開発されている。即ち、該復調回路としては例えば、受信信号の同相成分を示すＩ信号と、該受信信号の直交成分を示すＱ信号と、からなるＩＱ信号を取り扱うものが開発されている。

つまり、従来、復調回路の周波数特性は、３０ＭＨｚ〜６０ＭＨｚ周辺にあるのが一般的であったが、近年では、各国または各地域での放送に適応するために、様々な周波数特性を有する復調回路が開発されている。

これに伴い、受信装置では、１個の受信装置により、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号をそれぞれに供給する構成が求められる。

具体的に、上記受信装置では、１個の受信装置により、ＩＦ周波数が３０ＭＨｚ〜６０ＭＨｚ程度となる信号と、上記ベースバンド周波数を有する信号または上記Ｌｏｗ−ＩＦ周波数を有する信号と、のいずれかを選択して出力することが可能な構成が求められる。該構成によれば、１個の受信装置により、周波数特性が３０ＭＨｚ〜６０ＭＨｚ周辺にある復調装置と、周波数特性が上記ベースバンド周波数または上記Ｌｏｗ−ＩＦ周波数にある復調装置と、に対して、各復調回路が所望する周波数の信号をそれぞれに供給することが可能となるため、各国または各地域での放送に適応可能なテレビジョン放送用のチューナを実現する場合において都合がよい。

ここで、図５に示す、特許文献１に開示されている受信装置は、復調回路の周波数特性に拘らず、周波数変換器４１１および４１２による周波数変換で得られた、ＩＦ周波数が３０ＭＨｚ〜６０ＭＨｚ程度となる信号を出力する構成である。つまり、特許文献１に開示されている受信装置は、上記ベースバンド周波数を有する信号または上記Ｌｏｗ−ＩＦ周波数を有する信号を出力することができない。

従って、特許文献１に開示されている受信装置では、１個の受信装置により、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号をそれぞれに供給することができないという問題が発生する。

本発明は、上記の課題に鑑みて為されたものであり、その目的は、１個の受信装置により、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号をそれぞれに供給することが可能となる受信装置、チューナ、およびテレビジョン受像機を提供することにある。

本発明の参考に係る受信装置は、入力されたアナログ信号を、第１の周波数へと周波数変換する第１の周波数変換器と、上記第１の周波数へと周波数変換されたアナログ信号を、該第１の周波数を有するデジタル信号である第１デジタル信号へと変換して、該第１デジタル信号を出力するアナログ‐デジタル変換器と、入力された上記第１デジタル信号を、上記第１の周波数と異なる第２の周波数へと周波数変換して、該周波数変換されたデジタル信号を第２デジタル信号として出力する第２の周波数変換器と、入力されたデジタル信号を、アナログ信号へと変換して、外部に出力するデジタル‐アナログ変換器と、を備える受信装置であって、上記第１デジタル信号が上記デジタル‐アナログ変換器に入力される第１の場合と、上記第２デジタル信号が該デジタル‐アナログ変換器に入力される第２の場合と、を切り替える切替回路を備えることを特徴としている。

上記の構成によれば、切替回路は、第１の周波数を有する第１デジタル信号がデジタル‐アナログ変換器に入力される第１の場合と、第２の周波数を有する第２デジタル信号がデジタル‐アナログ変換器に入力される第２の場合と、を切り替える。なお、第１の周波数と第２の周波数とは、互いに異なる。これにより、デジタル‐アナログ変換器は、第１の場合において第１デジタル信号をアナログ信号に変換して外部に出力する一方、第２の場合において第２デジタル信号をアナログ信号に変換して外部に出力することとなる。つまり、デジタル‐アナログ変換器から外部に出力される信号は、第１の場合においては第１の周波数を有するアナログ信号となる一方、第２の場合においては第２の周波数を有するアナログ信号となる。

よって、本発明に係る受信装置は、１個の受信装置により、第１の周波数を有するアナログ信号と、第２の周波数を有するアナログ信号と、のいずれかを選択して出力することが可能となる。従って、本発明に係る受信装置は、１個の受信装置により、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号をそれぞれに供給することが可能となる。

また、本発明の参考に係る受信装置は、上記切替回路は、上記第２の周波数変換器の入力端に、配線自身の一端が接続されている配線と、上記デジタル‐アナログ変換器の入力端と、上記配線の他端または上記第２の周波数変換器の出力端と、を接続するスイッチと、を備え、上記スイッチは、上記第１の場合において、上記デジタル‐アナログ変換器の入力端と、上記配線の他端と、を接続するものであり、かつ、上記第２の場合において、上記デジタル‐アナログ変換器の入力端と、上記第２の周波数変換器の出力端と、を接続するものであることを特徴としている。

上記の構成によれば、切替回路に備えられたスイッチは、第１の場合において、デジタル‐アナログ変換器の入力端と、配線の他端と、を接続し、かつ、第２の場合において、デジタル‐アナログ変換器の入力端と、第２の周波数変換器の出力端と、を接続する。ここで、スイッチは、デジタル‐アナログ変換器の入力端と、配線の他端または第２の周波数変換器の出力端と、を接続するものである。これは換言すれば、スイッチは、第１の場合において、デジタル‐アナログ変換器の入力端と、第２の周波数変換器の出力端と、の間の経路を開放し、かつ、第２の場合において、デジタル‐アナログ変換器の入力端と、配線の他端と、の間の経路を開放するということである。

第１の場合においては、第１デジタル信号が、第２の周波数変換器の入力端から、配線の一端、配線の他端、およびデジタル‐アナログ変換器の入力端を順次介して、デジタル‐アナログ変換器に入力される。つまり、第１の場合においては、第１デジタル信号が、第２の周波数変換器を通過することなく、即ち、第２デジタル信号へと変換されることなく、デジタル‐アナログ変換器に入力される。

一方、第２の場合においては、第１デジタル信号が、第２の周波数変換器の入力端から、第２の周波数変換器の出力端、およびデジタル‐アナログ変換器の入力端を順次介して、デジタル‐アナログ変換器に入力される。つまり、第２の場合においては、第１デジタル信号が、第２の周波数変換器を通過して、即ち、第２デジタル信号へと変換されて、デジタル‐アナログ変換器に入力される。

上記の構成によれば、第２の場合において、第２の周波数変換器による周波数変換に係る処理を省略することができるため、消費電力を低減することができる。

本発明の参考に係る受信装置は、上記第２の周波数変換器は、上記第１デジタル信号に対して、三角関数に基づく演算を実施することで、該第１デジタル信号を、上記第２の周波数へと周波数変換する演算変換回路であり、上記切替回路は、上記演算変換回路における上記演算の内容を、該演算変換回路に出力する周波数変換情報に応じて制御する演算内容制御回路であり、上記第２の場合において、上記周波数変換情報は、上記第１デジタル信号を、上記第２の周波数へと周波数変換する旨の情報であることを特徴としている。

上記の構成によれば、演算変換回路は、第２の場合において、第１デジタル信号に対して、三角関数に基づく演算を実施することにより、該第１デジタル信号を、第２デジタル信号へと変換することができる。つまり、演算内容制御回路は、該演算の内容を、周波数変換情報に応じて制御することで、第１の場合と第２の場合とを切り替える切替回路となる。また、演算変換回路は、該演算の実施により、該第１デジタル信号を、該第２デジタル信号へと変換する第２の周波数変換器となる。

また、本発明に係る受信装置は、上記デジタル‐アナログ変換器から出力されたアナログ信号を復調する復調回路における周波数特性に応じて、上記第１の周波数および第２の周波数の少なくとも一方が、所望の周波数に設定されていることを特徴としている。

上記の構成によれば、第１の周波数および第２の周波数の少なくとも一方は、デジタル‐アナログ変換器から出力されたアナログ信号を復調する復調回路回路の周波数特性に応じて、該復調回路が所望する周波数に設定されている。そのため、１個の受信装置により、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号をそれぞれに供給することを、確実に実施することができる。

また、本発明に係る受信装置は、上記第１の周波数を有する各信号は、ダイレクトコンバージョン方式により周波数変換された信号、または、Ｌｏｗ−ＩＦ（Low-Intermediate Frequency）方式により周波数変換された中心周波数が２〜４ＭＨｚとなる信号であることを特徴としている。

上記の構成によれば、第１の周波数を有する各信号は、ダイレクトコンバージョン方式により周波数変換された、中心周波数が０Ｈｚとなる信号、または、Ｌｏｗ−ＩＦ方式により周波数変換された、中心周波数が２ＭＨｚ〜４ＭＨｚとなる信号である。これらのいずれかの信号を、アナログ‐デジタル変換器により、アナログ信号からデジタル信号へと変換して得られた第１デジタル信号は、各種信号処理に好適である。即ち、上記ダイレクトコンバージョン方式、または、Ｌｏｗ−ＩＦ方式により周波数変換された結果、得られた第１デジタル信号に対して、各種信号処理を行う回路は、低周波のデジタル回路により実現可能となるため、受信装置の動作を安定させることができ、かつ、該回路の選択度を向上させることができる。即ち、高性能な回路ブロックを構成することができる。

また、本発明に係る受信装置は、上記第１の周波数変換器を複数個備え、複数個の上記第１の周波数変換器から出力される信号は、周波数が互いに略同一であると共に、位相が互いに異なる信号であることを特徴としている。

上記の構成によれば、周波数が互いに略同一であると共に、位相が互いに異なる複数の信号を用いて信号を処理することで、イメージ妨害の除去を比較的簡単に実施することができる。

また、本発明に係る受信装置は、上記第１の周波数変換器と上記アナログ‐デジタル変換器との間に、上記第１の周波数へと周波数変換されたアナログ信号から雑音成分を除去するアナログフィルタをさらに備えることを特徴としている。

上記の構成によれば、イメージ妨害の除去を、第１デジタル信号に対する信号処理の過程で、即ち、デジタル回路で実施することができるため、イメージ妨害除去比を比較的大きく設定することができ、比較的大きなイメージ妨害除去効果を得ることができる。

また、本発明に係る受信装置は、入力されたデジタル信号から、イメージ周波数成分を除去するイメージ妨害除去フィルタをさらに備えることを特徴としている。

上記の構成によれば、イメージ妨害除去フィルタにより、イメージ周波数成分を除去することができるため、大きなイメージ妨害除去効果を得ることができる。

ところで、一般的に受信装置では、所望のチャンネルに隣接するチャンネルの信号を除去する必要がある。そして、大きな該除去効果を得るためには、急峻なフィルタ特性（自身に入力された信号の周波数に対する減衰特性）を有するＳＡＷ（Surface Acoustic Wave）フィルタを使用することが多い。なお、該ＳＡＷフィルタは通常、受信装置外部に設けられるものである。

ここで、ＳＡＷフィルタに匹敵する程度に大きな該除去効果を有するフィルタ回路を、受信装置を備えた集積回路内に実現した場合には、該受信装置に外付けされる部品の点数を削減することが可能となり、さらには、該削減に伴う低コスト化が期待できる。

上記フィルタ回路をアナログフィルタとして構成することは、フィルタ次数の増大を引き起こすため好ましくない。一方、該フィルタ回路をデジタルフィルタとして構成した技術としては、特許文献２に開示された技術が存在する。特許文献２に開示された技術では、デジタル回路において、ＦＩＲ（Finite-duration Impulse-Response：有限インパルス応答）型のフィルタを用いることで、ＳＡＷフィルタを省略している。

しかしながら、特許文献２に開示された技術のように、ＳＡＷフィルタに匹敵する程度に大きな該除去効果を有するフィルタ回路を、ＦＩＲ型のフィルタを用いて実現した場合、該ＦＩＲ型のフィルタにおけるフィルタ次数は大きくなるため、回路面積および消費電力が増大してしまうという問題が発生する。

そこで、本発明に係る受信装置は、上記の問題を解決するために、上記アナログ‐デジタル変換器と上記第２の周波数変換器との間に、上記第１デジタル信号から雑音成分を除去するデジタルフィルタをさらに備え、上記デジタルフィルタは、上記第１デジタル信号から、所望のチャンネルに隣接するチャンネルの信号を除去するチャンネル選択フィルタを備え、上記チャンネル選択フィルタは、ＩＩＲ（Infinite-duration Impulse-Response：無限インパルス応答）型のフィルタであることを特徴としている。上記デジタルフィルタは、上記チャンネル選択フィルタからの信号に発生する、群遅延特性の劣化を補正する群遅延補正回路を備えていてもよい。

上記の構成によれば、ＳＡＷフィルタに匹敵する程度に大きな、所望のチャンネルに隣接するチャンネルの信号の除去効果を有するチャンネル選択フィルタを、アナログ‐デジタル変換器と第２の周波数変換器との間で、即ち、デジタル回路で実現する場合、該チャンネル選択フィルタは、ＩＩＲフィルタにより実現することで、ＦＩＲフィルタにより実現する場合よりも、小さなフィルタ次数で実現可能となる。結果、ＩＩＲ型のチャンネル選択フィルタは、デジタル回路の回路規模の増大を抑制することができる。

ここで、チャンネル選択フィルタは、ＳＡＷフィルタに匹敵する程度に大きな隣接チャンネル抑圧効果を有するフィルタであり、かつそのフィルタ特性は、非常に急峻な特性が求められる。こうしたチャンネル選択フィルタを、ＩＩＲ型のフィルタにより実現する場合、該チャンネル選択フィルタからのデジタル信号では、群遅延特性の劣化に起因した信号波形の歪みが発生する。

そこで、チャンネル選択フィルタからの信号に発生する群遅延特性の劣化を補正する群遅延補正回路を設け、チャンネル選択フィルタからのデジタル信号における群遅延特性を補正することで、フィルタ特性が急峻なＩＩＲ型のチャンネル選択フィルタを使用する場合に、群遅延特性の劣化を抑制することができる、即ち、該群遅延特性を緩やかなものとすることができる。結果、信号波形の上記歪みを低減させることができる。

また、本発明に係る受信装置は、上記アナログ‐デジタル変換器は、ΔΣ型であることを特徴としている。

上記の構成によれば、アナログ回路において、アナログフィルタのフィルタ次数を削減することができる。一般に、受信装置に設けられたΔΣ型のアナログ‐デジタル変換器は、サンプリング周波数が高く設定されることで、受信装置に入力されたアナログ信号に重畳する雑音成分が、隣接するチャンネルの信号に対して、十分に高い（または、十分に低い）周波数となる。これにより、該雑音成分を除去するアナログフィルタにおけるフィルタ次数は、低減することができる。

また、本発明に係る受信装置は、上記第１デジタル信号から、折り返し雑音成分を除去するデシメーションフィルタをさらに備えることを特徴としている。

上記の構成によれば、アナログ‐デジタル変換器における、第１デジタル信号への変換処理に起因して、該第１デジタル信号に発生する雑音成分、いわゆる、折り返し雑音成分を除去することが可能となる。

また、本発明に係る受信装置は、上記デジタル‐アナログ変換器は、複数の出力端子を有しており、かつ、複数の上記出力端子のいずれか１つから、アナログ信号が外部に出力されることを特徴としている。

上記の構成によれば、複数の出力端子から外部に信号を出力することで、１個の受信装置により、自身に後段にそれぞれ接続された、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号を供給することが可能となる。

また、本発明に係る受信装置は、上記第１の場合において使用される出力端子の後段には、上記第１の周波数を有する信号成分を通過させるアナログフィルタを備え、上記第２の場合において使用される出力端子の後段には、上記第２の周波数を有する信号成分を通過させるアナログフィルタを備えることを特徴としている。

上記の構成によれば、第１の場合において使用される出力端子から第１の周波数を有する信号成分を確実に取り出せると共に、第２の場合において使用される出力端子から第２の周波数を有する信号成分を確実に取り出せるため、１個の受信装置により、自身に後段にそれぞれ接続された、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号を確実に供給することが可能となる。

また、本発明に係るチューナは、受信装置と、上記受信装置のデジタル‐アナログ変換器から出力されたアナログ信号を復調する復調回路と、を備えることを特徴としている。また、本発明に係るテレビジョン受像機は、上記本発明に係るチューナを備えることを特徴としている。

上記の構成によれば、１個の受信装置により、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号をそれぞれに供給することが可能となるチューナ、および、テレビジョン受像機の実現が可能である。

以上のとおり、本発明に係る受信装置は、入力されたアナログ信号を、第１の周波数へと周波数変換する第１の周波数変換器と、上記第１の周波数へと周波数変換されたアナログ信号を、該第１の周波数を有するデジタル信号である第１デジタル信号へと変換して、該第１デジタル信号を出力するアナログ‐デジタル変換器と、入力された上記第１デジタル信号を、上記第１の周波数と異なる第２の周波数へと周波数変換して、該周波数変換されたデジタル信号を第２デジタル信号として出力する第２の周波数変換器と、入力されたデジタル信号を、アナログ信号へと変換して、外部に出力するデジタル‐アナログ変換器と、を備える受信装置であって、上記第１デジタル信号が上記デジタル‐アナログ変換器に入力される第１の場合と、上記第２デジタル信号が該デジタル‐アナログ変換器に入力される第２の場合と、を切り替える切替回路を備え、上記第２の周波数変換器は、上記第１デジタル信号に対して、三角関数に基づく演算を実施することで、該第１デジタル信号を、上記第２の周波数へと周波数変換する演算変換回路であり、上記切替回路は、上記演算変換回路における上記演算の内容を、該演算変換回路に出力する周波数変換情報に応じて制御する演算内容制御回路であり、上記第２の場合において、上記周波数変換情報は、上記第１デジタル信号を、上記第２の周波数へと周波数変換する旨の情報であり、上記アナログ‐デジタル変換器と上記第２の周波数変換器との間に、上記第１デジタル信号から雑音成分を除去するデジタルフィルタをさらに備え、上記デジタルフィルタは、上記第１デジタル信号から、所望のチャンネルに隣接するチャンネルの信号を除去するチャンネル選択フィルタを備え、上記チャンネル選択フィルタは、ＩＩＲ型のフィルタである構成である。

従って、１個の受信装置により、周波数特性が互いに異なる複数の復調回路に対して、各復調回路が所望する周波数の信号をそれぞれに供給することが可能となるという効果を奏する。

本発明を実施するための最良の形態について、図１〜図４を参照して説明する。

図１は、本発明の一実施形態に係る受信装置の構成を示すブロック図である。

図１に示す受信装置１０は、入力端子１１、利得が可変である低雑音増幅器１２、周波数変換器（第１の周波数変換器）１３、アナログフィルタ１４、ＡＤ変換器１５、デシメーションフィルタ１６、チャンネル選択フィルタ１７、群遅延補正回路１８、周波数変換器（第２の周波数変換器）１９、スイッチ（切替回路）２１、およびＤＡ変換器２２を備える構成である。

具体的に、図１に示す受信装置１０は、入力端子１１、低雑音増幅器１２、周波数変換器１３、アナログフィルタ１４、ＡＤ変換器１５、デシメーションフィルタ１６、チャンネル選択フィルタ１７、および群遅延補正回路１８が、この順で直列接続されている。群遅延補正回路１８の出力端子１８ａは、周波数変換器１９の入力端に接続されている。

また、周波数変換器１９の出力端は、スイッチ２１の端子２１ｂに接続されている。また、周波数変換器１９の入力端（具体的に、群遅延補正回路１８の出力端子１８ａと周波数変換器１９の入力端との間）からは、配線（切替回路）２７が、スイッチ２１の端子２１ａまで伸びている。即ち、配線２７は、一端が周波数変換器１９の入力端に接続されており、他端がスイッチ２１の端子２１ａに接続されている。さらに、スイッチ２１の端子２１ｃは、ＤＡ変換器２２の入力端に接続されている。

ここで、図１に示す受信装置１０のうち、ＡＤ変換器１５の一部（デジタル信号を取り扱う部分）、デシメーションフィルタ１６、チャンネル選択フィルタ１７、群遅延補正回路１８、周波数変換器１９、スイッチ２１、およびＤＡ変換器２２の一部（デジタル信号を取り扱う部分）は、デジタル信号を取り扱うデジタル回路部（デジタル回路）２０を構成している。即ち、デシメーションフィルタ１６、チャンネル選択フィルタ１７、群遅延補正回路１８は、デジタルフィルタである。

ＤＡ変換器２２は、複数個の出力端子２２ａおよび２２ｂを有している。そして、出力端子２２ａには、アナログフィルタ２３および出力端子２５が、出力端子２２ｂには、アナログフィルタ２４および出力端子２６が、それぞれこの順で直列接続されている。

図１に示す受信装置１０では、受信した信号に対する各種信号処理を簡便に実施するために、以下の動作が為される。

例えば図示しないアンテナが受信したアナログ信号（受信信号）が、受信装置１０前段の図示しないフィルタ回路を介して、受信装置１０の入力端子１１から入力されると、受信装置１０はまず、低雑音増幅器１２により、該受信信号を増幅して、周波数変換器１３に出力する。

周波数変換器１３は、低雑音増幅器１２から入力されたアナログ信号の周波数を、上記各種信号処理に好適な周波数（第１の周波数）へと変換して、アナログフィルタ１４に出力する。

ここで、図５に示す受信装置の場合と同じく、「各種信号処理に好適な周波数」、即ち、本発明に係る第１の周波数とは例えば、ダイレクトコンバージョン方式により周波数変換された信号（ベースバンド信号）が有する、ＩＦ周波数が０Ｈｚとなる周波数（ベースバンド周波数）、または、Ｌｏｗ‐ＩＦ（低ＩＦ）方式により周波数変換された信号が有する、ＩＦ周波数が２ＭＨｚ〜４ＭＨｚ周辺となる周波数（Ｌｏｗ−ＩＦ周波数）であるが、これに限定されない。該第１の周波数は、復調回路４１および／または４２（図２参照）が有する周波数特性に応じて、任意の周波数（所望の周波数）に適宜設定可能である。

なお、周波数変換器１３としては例えば、入力された信号を、図示しない局部発振回路で生成された局部発振成分と混合することで、該信号に対する周波数変換を実施する、周知の乗算器が使用可能である。

また、入力端子１１から周波数変換器１３までの間には、周波数変換器１３による周波数変換が為される前の上記アナログ信号から、所望の周波数成分を取り出すための、トラッキングフィルタ等の図示しないフィルタ回路（アナログフィルタ）がさらに挿入されていてもよい。

アナログフィルタ１４は、周波数変換器１３から入力された信号から、妨害波となる不要な周波数成分を除去して、即ち、妨害信号を抑圧して、ＡＤ変換器１５に出力する。これにより、イメージ妨害の除去を、デジタル回路部２０で実施することができるため、イメージ妨害除去比を比較的大きく設定することができ、比較的大きなイメージ妨害除去効果を得ることができる。

ＡＤ変換器１５は、アナログフィルタ１４から入力されたアナログ信号を、デジタル信号へと変換して、デシメーションフィルタ１６に出力する。このＡＤ変換器１５から出力されるデジタル信号は、本発明に係る第１デジタル信号である。

ここで、ＡＤ変換器１５としては例えば、周知のＡＤ変換器が使用可能である。具体的に、該ＡＤ変換器は例えば、ΔΣ型（デルタシグマ型）のＡＤ変換器、または、パイプライン型のＡＤ変換器が挙げられる。以下の説明では、便宜上、本発明に係るＡＤ変換器として、オーバーサンプリング方式を採用したΔΣ型のＡＤ変換器を使用する場合について説明を行う。

なお、ＡＤ変換器１５の前段には、アナログフィルタ１４から入力された信号を増幅するための、利得が可変である図示しない増幅器を含む図示しない増幅回路がさらに挿入されていてもよい。

デシメーションフィルタ１６は、ＡＤ変換器１５から入力されたデジタル信号から、ＡＤ変換器１５における上記変換に起因して発生する妨害信号、即ち、折り返し雑音成分を除去して、チャンネル選択フィルタ１７に出力する。

換言すれば、デシメーションフィルタ１６は、入力されたデジタル信号のクロック率を低減するものである。ＡＤ変換器１５として、オーバーサンプリング方式のΔΣ型のＡＤ変換器を使用する場合、該クロック率は通常、該オーバーサンプリング処理の実施のため、比較的高い周波数に設定されているが、デシメーションフィルタ１６を設けることで、その周波数を低減することが可能となる。該周波数を低減することで、受信装置全体では、低消費電力化に貢献できる。このような、デシメーションフィルタ１６としては例えば、ＡＤ変換器１５から入力されたデジタル信号に対するデシメーションにより発生した、折り返し雑音成分（該デジタル信号の周波数を、ある周波数で折り返した結果発生した雑音成分）を低減させるようなフィルタ特性を有する、周知のローパスフィルタが使用される。即ち、デシメーションフィルタ１６としては例えば、入力された信号における、デシメーションにより信号帯域に折り返される周波数領域を低減するフィルタ特性を有する、周知のローパスフィルタが使用される。

但し、ＡＤ変換器１５が、オーバーサンプリング方式のＡＤ変換器でない場合、例えば、パイプライン型のＡＤ変換器である場合、デシメーションフィルタ１６は省略可能である。

チャンネル選択フィルタ１７は、デシメーションフィルタ１６から入力されたデジタル信号から、所望のチャンネルに隣接するチャンネルの信号を除去して、即ち、隣接チャンネル抑圧を行って、群遅延補正回路１８に出力する。

ここで、チャンネル選択フィルタ１７としては、ＩＩＲ型のフィルタが使用されるのが好ましい。

ＳＡＷフィルタに匹敵する程度に大きな隣接チャンネル抑圧効果を有するチャンネル選択フィルタ１７をデジタル回路部２０で実現する場合、チャンネル選択フィルタ１７は、ＩＩＲフィルタにより実現することで、ＦＩＲフィルタにより実現する場合よりも、小さなフィルタ次数で実現可能となる。結果、ＩＩＲ型のチャンネル選択フィルタ１７は、デジタル回路部２０の回路規模の増大を抑制することができる。

ここで、チャンネル選択フィルタ１７は、ＳＡＷフィルタに匹敵する程度に大きな隣接チャンネル抑圧効果を有するフィルタであり、かつそのフィルタ特性は、図４に示すとおり、デシメーションフィルタ１６からのデジタル信号が有する周波数帯域（最大周波数が約８ＭＨｚ）から、所定の周波数（２５０ｋＨｚ程度）以上離れた周波数における信号成分を約５０ｄＢ減衰するだけの、非常に急峻な特性が求められる。こうしたチャンネル選択フィルタ１７を、ＩＩＲ型のフィルタにより実現する場合、該チャンネル選択フィルタ１７から出力されるデジタル信号では、群遅延特性の劣化に起因した信号波形の歪みが発生する。

そこで、群遅延補正回路１８を設け、チャンネル選択フィルタ１７から出力されるデジタル信号における群遅延特性を補正することで、フィルタ特性が急峻なＩＩＲ型のチャンネル選択フィルタ１７を使用する場合に、群遅延特性の劣化を抑制することができる、即ち、該群遅延特性を緩やかなものとすることができる。結果、信号波形の上記歪みを低減させることができる。

群遅延補正回路１８は、チャンネル選択フィルタ１７から入力されたデジタル信号に発生する群遅延を補正して、出力端子１８ａから出力する。

なお、群遅延補正回路１８としては例えば、周知のデジタルフィルタが使用可能である。

群遅延補正回路１８の出力端子１８ａから出力されるデジタル信号は、スイッチ２１の切替状態に応じて、周波数変換器１９または配線２７を介して、ＤＡ変換器２２に入力される。

ここで、スイッチ２１は、ｃ接点動作を行う周知のスイッチ回路により構成されている。そして、スイッチ２１は、端子２１ｃが端子２１ａと接続する場合（第１の場合）と、端子２１ｃが端子２１ｂと接続する場合（第２の場合）と、を、後述する第１の制御信号に応じて切り替えるものである。

スイッチ２１において、端子２１ｃが端子２１ａと接続する場合は、ＤＡ変換器２２の入力端と、配線２７（配線２７の他端）と、が接続される。またこのとき、ＤＡ変換器２２の入力端と、周波数変換器１９の出力端と、の間の経路は開放される。このとき、群遅延補正回路１８の出力端子１８ａから出力されるデジタル信号は、配線２７、およびＤＡ変換器２２の入力端を順次通じて、ＤＡ変換器２２に出力される。即ち、該デジタル信号は、周波数変換器１９による周波数変換が行われない状態で、ＤＡ変換器２２に出力される。

なお、群遅延補正回路１８の出力端子１８ａから出力されるデジタル信号は、ＡＤ変換器１５から出力されたデジタル信号に対して、デシメーションフィルタ１６、チャンネル選択フィルタ１７、および群遅延補正回路１８により、雑音成分が除去されたデジタル信号に過ぎない。つまり、群遅延補正回路１８の出力端子１８ａから出力されるデジタル信号の周波数は、上述した、各種信号処理に好適な周波数となっている。従って、この場合ＤＡ変換器２２には、周波数変換器１３で周波数変換された、上記各種信号処理に好適な周波数を有するデジタル信号が入力される。

一方、スイッチ２１において、端子２１ｃが端子２１ｂと接続する場合は、ＤＡ変換器２２の入力端と、周波数変換器１９の出力端と、が接続される。換言すれば、周波数変換器１９は、群遅延補正回路１８およびＤＡ変換器２２と直列接続される。またこのとき、ＤＡ変換器２２の入力端と、配線２７（配線２７の他端）と、の間の経路は開放される。このとき、群遅延補正回路１８の出力端子１８ａから出力されるデジタル信号は、周波数変換器１９に出力される。周波数変換器１９は、該デジタル信号の周波数を、ＩＦ周波数が例えば３０ＭＨｚ〜６０ＭＨｚ程度（第２の周波数）となる信号へと変換して、ＤＡ変換器２２に出力する。従って、この場合ＤＡ変換器２２には、周波数変換器１９で周波数変換された、ＩＦ周波数が３０ＭＨｚ〜６０ＭＨｚ程度となるデジタル信号が入力される。

なお、周波数変換器１９としては例えば、周波数変換器１３と同じく、自身に入力された信号を、図示しない局部発振回路で生成された局部発振成分と混合することで、該信号に対する周波数変換を実施する、周知の乗算器が使用可能である。また、本発明に係る第２の周波数は、上記３０ＭＨｚ〜６０ＭＨｚのＩＦ周波数に限定されず、復調回路４１および／または４２（図２参照）が有する周波数特性に応じて、任意の周波数（所望の周波数）が適宜設定可能である。

また、スイッチ２１の切り替え動作を制御するべく、スイッチ２１に供給する第１の制御信号は、その信号形態が特に限定されず、第１の制御信号の信号状態（信号レベル等）に応じて、スイッチ２１における、端子２１ｃが端子２１ａと接続する場合と、端子２１ｃが端子２１ｂと接続する場合と、の、切り替えが可能な信号でさえあれば、どのような信号が使用されても構わない。

ここで、上記第１の制御信号の信号形態の一例としては、高レベルの信号と低レベルの信号とからなるロジック信号が考えられる。該ロジック信号を使用するときは例えば、受信装置１０内に設けられた、または、受信装置１０に外部接続された、図示しないロジック回路から出力される該ロジック信号のレベルを、受信装置１０外部から、ハードウェアもしくはソフトウェアにより人為的に制御し、該ロジック信号のレベルが所定の閾値を超えた（即ち、該ロジック信号が高レベルとなった）ときには、スイッチ２１において、端子２１ｃと端子２１ａとを接続させる一方、該ロジック信号のレベルが該閾値以下となった（即ち、該ロジック信号が低レベルとなった）ときには、スイッチ２１において、端子２１ｃと端子２１ｂとを接続させるようにすればよい。

ＤＡ変換器２２は、群遅延補正回路１８または周波数変換器１９から入力されたデジタル信号を、アナログ信号へと変換して、出力端子２２ａまたは出力端子２２ｂから出力する。

ここで、ＤＡ変換器２２は、出力するアナログ信号を、出力端子２２ａから出力する状態と、出力端子２２ｂから出力する状態と、を、第二の制御信号に応じて切り替える機能を有するものである。

また、複数の出力端子２２ａおよび２２ｂのいずれか１つが使用可能となるように制御するための、第２の制御信号は、その信号形態が特に限定されず、第２の制御信号の信号状態（信号レベル等）に応じて、複数の出力端子２２ａおよび２２ｂのいずれか１つを選択することが可能な信号でさえあれば、どのような信号が使用されても構わない。ここで、上記第２の制御信号の信号形態の一例としては、上記ロジック信号の信号レベルと所定の閾値との比較結果に応じて、複数の出力端子２２ａおよび２２ｂにおける、イネーブル／ディゼーブルを切り替える形態が考えられる。なお、該ロジック信号の信号レベルの制御については、第１の制御信号の場合と同じであるため、ここでは詳細な説明を省略する。また、第１の制御信号と第２の制御信号とは、同じ信号が使用されてもよいし、異なる信号が使用されてもよい。

なお、図１に示す受信装置１０は、いわゆるスーパーヘテロダイン方式の受信装置を想定している。但し、図１に示す受信装置１０に係る、配線およびスイッチを備える構成は、スーパーヘテロダイン方式の受信装置の他にも、ダイレクトコンバーション方式の受信装置にも適用可能である。ダイレクトコンバーション方式の場合は、図１に示す受信装置１０の構成において、周波数変換器１３、アナログフィルタ１４、ＡＤ変換器１５、デシメーションフィルタ１６、チャンネル選択フィルタ１７、群遅延補正回路１８、周波数変換器１９、スイッチ２１および、配線２７により構成される回路（受信回路）を、低雑音増幅器１２とＤＡ変換器２２との間に、該受信回路に対して並列接続すればよい。そして、並列接続された該受信回路で処理される各信号は、周波数が互いに略同一であると共に、位相が互いに異なる信号（Ｉ信号およびＱ信号）となる。

なお、図１に示す受信装置１０における、アナログフィルタ２３および２４以降の段の詳細な説明については、後述する。

図３は、本発明の別の実施形態に係る受信装置の構成を示すブロック図である。

図３に示す受信装置１００は、入力端子１１、利得が可変である低雑音増幅器１２、周波数変換器（第１の周波数変換器）１３１および１３２、アナログフィルタ１４１および１４２、ＡＤ変換器１５１および１５２、デシメーションフィルタ１６１および１６２、チャンネル選択フィルタ１７１および１７２、イメージ除去・群遅延補正回路１８０、ＣＯＲＤＩＣ演算回路（COordinate Rotation DIgital Computer）１９１、およびＤＡ変換器２２を備える構成である。また、イメージ除去・群遅延補正回路１８０は、上記群遅延補正回路１８（図１参照）に対応する群遅延補正回路１８１と、イメージ除去・群遅延補正回路１８０自身に入力されたデジタル信号から、イメージ周波数成分を除去するイメージ妨害除去フィルタ１８２と、を備える構成である。また、図３に示す受信装置１００は、いわゆるダイレクトコンバーション方式の受信装置である。

具体的に、図３に示す受信装置１００は、入力端子１１および低雑音増幅器１２が、この順で直列接続されている。低雑音増幅器１２の図示しない出力端には、周波数変換器１３１と周波数変換器１３２とが並列接続されている。

周波数変換器１３１には、アナログフィルタ１４１、ＡＤ変換器１５１、デシメーションフィルタ１６１、およびチャンネル選択フィルタ１７１が、この順で直列接続されている。周波数変換器１３２には、アナログフィルタ１４２、ＡＤ変換器１５２、デシメーションフィルタ１６２、およびチャンネル選択フィルタ１７２が、この順で直列接続されている。

ここで、周波数変換器１３１および１３２はいずれも、周波数変換器１３（図１参照）に対応する構成および機能を有する部材である。また、アナログフィルタ１４１および１４２は、アナログフィルタ１４（図１参照）に対応する構成および機能を有する部材である。また、ＡＤ変換器１５１および１５２は、ＡＤ変換器１５（図１参照）に対応する構成および機能を有する部材である。また、デシメーションフィルタ１６１および１６２は、デシメーションフィルタ１６（図１参照）に対応する構成および機能を有する部材である。また、チャンネル選択フィルタ１７１および１７２は、チャンネル選択フィルタ１７（図１参照）に対応する構成および機能を有する部材である。

つまり、周波数変換器１３１、アナログフィルタ１４１、ＡＤ変換器１５１、デシメーションフィルタ１６１、およびチャンネル選択フィルタ１７１の直列回路は、図１に示す受信装置１０における、周波数変換器１３、アナログフィルタ１４、ＡＤ変換器１５、デシメーションフィルタ１６、およびチャンネル選択フィルタ１７の直列回路と同一の構成および機能を有する。同様に、周波数変換器１３２、アナログフィルタ１４２、ＡＤ変換器１５２、デシメーションフィルタ１６２、およびチャンネル選択フィルタ１７２の直列回路は、図１に示す受信装置１０における、周波数変換器１３、アナログフィルタ１４、ＡＤ変換器１５、デシメーションフィルタ１６、およびチャンネル選択フィルタ１７の直列回路と同一の構成および機能を有する。

チャンネル選択フィルタ１７１および１７２はいずれも、イメージ除去・群遅延補正回路１８０に接続されている。

イメージ除去・群遅延補正回路１８０の出力端子１８１ａおよび１８２ａは共に、ＣＯＲＤＩＣ演算回路１９１に接続されている。ＣＯＲＤＩＣ演算回路１９１は、ＤＡ変換器２２に接続されている。

ここで、図３に示す受信装置１００のうち、ＡＤ変換器１５１および１５２の一部（デジタル信号を取り扱う部分）、デシメーションフィルタ１６１および１６２、チャンネル選択フィルタ１７１および１７２、イメージ除去・群遅延補正回路１８０、ＣＯＲＤＩＣ演算回路１９１、およびＤＡ変換器２２の一部（デジタル信号を取り扱う部分）は、デジタル信号を取り扱うデジタル回路部（デジタル回路）２０を構成している。即ち、デシメーションフィルタ１６１および１６２、チャンネル選択フィルタ１７１および１７２、イメージ除去・群遅延補正回路１８０は、デジタルフィルタとして構成されている。

なお、ＤＡ変換器２２以降の段の構成は、図１に示す受信装置１０と同じであるため、詳細な説明を省略する。

図３に示す受信装置１００では、受信した信号に対する各種信号処理を簡便に実施するために、以下の動作が為される。

例えば図示しないアンテナが受信したアナログ信号（受信信号）が、受信装置１００前段の図示しないフィルタ回路を介して、受信装置１００の入力端子１１から入力されると、受信装置１００はまず、低雑音増幅器１２により、該受信信号を増幅して、周波数変換器１３１と周波数変換器１３２とに出力する。

周波数変換器１３１は、低雑音増幅器１２から入力された信号の周波数を、上記各種信号処理に好適な周波数（第１の周波数）へと変換して、アナログフィルタ１４１に出力する。周波数変換器１３２は、低雑音増幅器１２から入力された信号の周波数を、上記各種信号処理に好適な周波数（第１の周波数）へと変換して、アナログフィルタ１４２に出力する。

なお、周波数変換器１３１、１３２としては例えば、周波数変換器１３と同じく、自身に入力された信号を、図示しない局部発振回路で生成された局部発振成分と混合することで、該信号に対する周波数変換を実施する、周知の乗算器が使用可能である。

また、周波数変換器１３１、１３２からそれぞれ出力される信号は、周波数が互いに略同一であると共に、位相が互いに異なる信号、より具体的に、位相が互いに９０°異なる信号である、同相成分を示すＩ信号および直交成分を示すＱ信号であるのが好ましい。

また、図１に係る周波数変換器１３と同じく、入力端子１１から周波数変換器１３１および／または１３２までの間には、トラッキングフィルタ等の図示しないフィルタ回路（アナログフィルタ）がさらに挿入されていてもよい。

アナログフィルタ１４１は、周波数変換器１３１から入力された信号から、妨害波となる不要な周波数成分を除去して、即ち、妨害信号を抑圧して、ＡＤ変換器１５１に出力する。アナログフィルタ１４２は、周波数変換器１３２から入力された信号から、妨害波となる不要な周波数成分を除去して、即ち、妨害信号を抑圧して、ＡＤ変換器１５２に出力する。

ＡＤ変換器１５１は、アナログフィルタ１４１から入力されたアナログ信号を、デジタル信号へと変換して、デシメーションフィルタ１６１に出力する。ＡＤ変換器１５２は、アナログフィルタ１４２から入力されたアナログ信号を、デジタル信号へと変換して、デシメーションフィルタ１６２に出力する。

ＡＤ変換器１５１および１５２としては例えば、ΔΣ型（デルタシグマ型）のＡＤ変換器、または、パイプライン型の、周知のＡＤ変換器が使用されるが、ここでは、上述したとおり、オーバーサンプリング方式を採用したΔΣ型のＡＤ変換器を使用する場合について説明を行う。また、図１に係るＡＤ変換器１５と同じく、ＡＤ変換器１５１および／または１５２の前段には、利得が可変である図示しない増幅器を含む図示しない上記増幅回路がさらに挿入されていてもよい。

デシメーションフィルタ１６１は、ＡＤ変換器１５１から入力されたデジタル信号から、上記アナログ信号からデジタル信号への変換に起因して発生する妨害信号、即ち、折り返し雑音成分を除去して、チャンネル選択フィルタ１７１に出力する。デシメーションフィルタ１６２は、ＡＤ変換器１５２から入力されたデジタル信号から、上記アナログ信号からデジタル信号への変換に起因して発生する妨害信号、即ち、折り返し雑音成分を除去して、チャンネル選択フィルタ１７２に出力する。

チャンネル選択フィルタ１７１は、デシメーションフィルタ１６１から入力されたデジタル信号から、所望のチャンネルに隣接するチャンネルの信号を除去して、即ち、隣接チャンネル抑圧を行って、イメージ除去・群遅延補正回路１８０に出力する。チャンネル選択フィルタ１７２は、デシメーションフィルタ１６２から入力されたデジタル信号から、所望のチャンネルに隣接するチャンネルの信号を除去して、即ち、隣接チャンネル抑圧を行って、イメージ除去・群遅延補正回路１８０に出力する。

ここで、図１に係るチャンネル選択フィルタ１７と同じく、チャンネル選択フィルタ１７１および１７２としては、ＩＩＲ型のフィルタが使用されるのが好ましい。ＳＡＷフィルタに匹敵する程度に大きな隣接チャンネル抑圧効果を有するチャンネル選択フィルタ１７１および１７２をデジタル回路部２０で実現する場合、チャンネル選択フィルタ１７１および１７２は、ＩＩＲフィルタにより実現することで、ＦＩＲフィルタにより実現する場合よりも、小さなフィルタ次数で実現可能となる。そのため、デジタル回路部２０の回路規模の増大を抑制することができる。

チャンネル選択フィルタ１７１および１７２から入力されたデジタル信号がそれぞれ入力されると、イメージ除去・群遅延補正回路１８０は、群遅延補正回路１８１において、該デジタル信号に発生する群遅延を補正すると共に、イメージ妨害除去フィルタ１８２において、該デジタル信号から、イメージ周波数成分を除去した後、該デジタル信号を出力端子１８１ａおよび１８２ａから出力する。なお、周波数変換器１３１、１３２からそれぞれ出力される信号が、周波数が互いに略同一であると共に、位相が互いに異なる信号である場合、出力端子１８１ａおよび１８２ａからそれぞれ出力される信号も同様に、周波数が互いに略同一であると共に、位相が互いに異なる信号となる。

イメージ除去・群遅延補正回路１８０の出力端子１８１ａおよび１８２ａから出力されたデジタル信号は共に、ＣＯＲＤＩＣ演算回路１９１に入力される。

ＣＯＲＤＩＣ演算回路１９１は、入力されたデジタル信号に対して三角関数に基づく演算を実施することで、該デジタル信号の周波数を変換することができる公知の回路である。このＣＯＲＤＩＣ演算回路１９１は、該演算および周波数変換を実施するＣＯＲＤＩＣ周波数変換部（演算変換回路）１９２と、自身が出力する周波数変換情報に応じてＣＯＲＤＩＣ周波数変換部１９２における該演算の内容を制御する周波数変換制御部（演算内容制御回路）１９３と、を備える構成である。

ここで、ＣＯＲＤＩＣ演算回路１９１で行われる処理について説明する。なお、ＣＯＲＤＩＣ演算回路１９１の具体的な回路構成、および、ＣＯＲＤＩＣ演算回路１９１による周波数変換に係る演算の仕組みは、公知の技術であり、当業者であれば実施可能なものであるため、ここでは概略のみの説明を行い、詳細な説明を省略する。

周波数変換制御部１９３は、自身に入力される、周波数情報Ｆｓおよび位相情報θに基づいて、周波数変換情報を生成して、該周波数変換情報をＣＯＲＤＩＣ周波数変換部１９２に出力する。

ＣＯＲＤＩＣ周波数変換部１９２は、周波数変換制御部１９３から入力された周波数変換情報に基づいて、イメージ除去・群遅延補正回路１８０の出力端子１８１ａおよび１８２ａからＣＯＲＤＩＣ演算回路１９１へと出力されるデジタル信号に対して三角関数に基づく演算を実施することで、該デジタル信号の周波数を変換する。

ここで、上記各種信号処理に好適な周波数を有するデジタル信号をＤＡ変換器２２に入力したい場合（第１の場合）、上記周波数変換情報は、ＣＯＲＤＩＣ周波数変換部１９２による上記周波数変換（または、周波数変換に係る演算そのもの）を省略する旨指示する情報となる。

一方、ＩＦ周波数が例えば３０ＭＨｚ〜６０ＭＨｚ程度となるデジタル信号をＤＡ変換器２２に入力したい場合（第２の場合）、上記周波数変換情報は、ＣＯＲＤＩＣ周波数変換部１９２により、上記周波数変換を実施する旨指示する情報となる。

上記の構成によれば、ＣＯＲＤＩＣ演算回路１９１は、ＩＦ周波数が例えば３０ＭＨｚ〜６０ＭＨｚ程度となるデジタル信号をＤＡ変換器２２に入力したい場合において、イメージ除去・群遅延補正回路１８０の出力端子１８１ａおよび１８２ａから出力されるデジタル信号に対して、三角関数に基づく演算を実施することにより、該デジタル信号の周波数を変換して、出力することができる。

つまり、ＣＯＲＤＩＣ周波数変換部１９２は、三角関数に基づく上記演算の内容に応じて、第１の場合と第２の場合とで出力するデジタル信号の周波数を切り替える機能と、該第２の場合における該演算の実施により、入力されたデジタル信号を周波数変換して出力する機能と、を兼備するものであると言える。

ＤＡ変換器２２は、ＣＯＲＤＩＣ演算回路１９１から入力されたデジタル信号を、アナログ信号へと変換して、出力端子２２ａまたは出力端子２２ｂから出力する。ここで、ＤＡ変換器２２は、上述した第２の制御信号に応じて、該変換により得られたアナログ信号を、出力端子２２ａから出力する状態と、出力端子２２ｂから出力する状態と、を切り替える機能を有するものである。

なお、図３に示す受信装置１００における、アナログフィルタ２３および２４以降の段の詳細な説明については、後述する。

図２は、受信装置１０または１００、およびその後段の回路の構成、即ち、本発明に係るチューナの構成を示すブロック図である。

受信装置１０または１００の出力端子２５には、復調回路４１が接続されている。また、受信装置１０または１００の出力端子２６には、復調回路４２が接続されている。

アナログフィルタ２３は、ＤＡ変換器２２（図１または図３参照）の出力端子２２ａから入力されたアナログ信号から、妨害波となる不要な周波数成分を除去して、出力端子２５から復調回路４１へと出力する。アナログフィルタ２４は、ＤＡ変換器２２（図１または図３参照）の出力端子２２ｂから入力されたアナログ信号から、妨害波となる不要な周波数成分を除去して、出力端子２６から復調回路４２へと出力する。

復調回路４１および４２としてはいずれも、第１および／または第２の周波数を取り扱う周知の復調回路が使用可能である。ここでは、一例として、復調回路４１が、第１の周波数としての上記ベースバンド周波数または上記Ｌｏｗ−ＩＦ周波数を有する信号を取り扱うアナログテレビジョン放送用の周知の復調装置であり、復調回路４２が、第２の周波数としてのＩＦ周波数が例えば３０ＭＨｚ〜６０ＭＨｚ程度となる信号を取り扱うデジタルテレビジョン放送用の周知の復調装置であるものとする。

ＤＡ変換器２２は、上記ベースバンド周波数または上記Ｌｏｗ−ＩＦ周波数を有するデジタル信号を、アナログ信号へと変換して出力する場合、上述した第２の制御信号により、該アナログ信号が、出力端子２２ａのみから出力される。出力端子２２ａから出力された該アナログ信号は、アナログフィルタ２３および出力端子２５を介して、復調回路４１に供給される。なお、このときアナログフィルタ２３のフィルタ特性は、アナログテレビジョン放送の受信に好適な特性に適宜設定しておく、つまり、アナログフィルタ２３は、上記ベースバンド周波数または上記Ｌｏｗ−ＩＦ周波数を有する信号成分を通過させることができるものを使用する。復調回路４１では、供給された信号を映像信号および音声信号に復調して、図示しないテレビジョン受像機によりアナログテレビジョン放送を実施する。

一方、ＤＡ変換器２２は、ＩＦ周波数が例えば３０ＭＨｚ〜６０ＭＨｚ程度となるデジタル信号を、アナログ信号へと変換して出力する場合、上述した第２の制御信号により、該アナログ信号が、出力端子２２ｂのみから出力される。出力端子２２ｂから出力された該アナログ信号は、アナログフィルタ２４および出力端子２６を介して、復調回路４２に供給される。なお、このときアナログフィルタ２４のフィルタ特性は、デジタルテレビジョン放送の受信に好適な特性に適宜設定しておく、つまり、アナログフィルタ２４は、３０ＭＨｚ〜６０ＭＨｚ程度の周波数を有する信号成分を通過させることができるものを使用する。復調回路４２では、供給された信号を映像信号および音声信号に復調して、図示しないテレビジョン受像機によりデジタルテレビジョン放送を実施する。

なお、図２に示すチューナは、１つの受信装置により、アナログテレビジョン放送およびデジタルテレビジョン放送の両方を受信するという用途に好適な構成である。即ち、図２に示す、受信装置１０または１００およびその後段の回路では、ＤＡ変換器２２に２つの出力端子２２ａおよび２２ｂを設け、その各々の後段に復調回路４１および４２を接続し、復調回路４１と復調回路４２とに、互いに異なる周波数を有する信号を供給する構成を採用することで、上記用途に好適な構成としている。

しかしながら、図２に示すチューナの用途は、上記に限定されず、例えば、１つの受信装置１０または１００により、アナログテレビジョン放送またはデジタルテレビジョン放送のみを受信する用途も考えられる。こうした用途に好適な構成とする場合は、図２に示す、受信装置１０または１００およびその後段の回路において、ＤＡ変換器２２の出力端子２２ａまたは２２ｂ、およびその後段に接続される回路を省略すればよい。これにより、受信装置１０または１００後段の復調装置（復調装置４１または４２）としては、その周波数特性が、３０ＭＨｚ〜６０ＭＨｚ程度の周波数に適応したものであっても、上記ベースバンド周波数または上記Ｌｏｗ−ＩＦ周波数に適応したものであっても、使用可能となる。

受信装置１０は、１個の受信装置により、ＩＦ周波数が３０ＭＨｚ〜６０ＭＨｚ程度となる信号と、上記ベースバンド周波数を有する信号または上記Ｌｏｗ−ＩＦ周波数を有する信号と、が選択的に出力可能な構成である。該構成によれば、１個の受信装置１０により、周波数特性が互いに異なる複数の復調回路４１および４２に適応可能となるため、各国または各地域での放送に適応可能なテレビジョン放送用のチューナを実現する場合において都合がよい。

結果、受信装置１０は、１個の受信装置により、周波数特性が互いに異なる複数の復調回路４１および４２が所望する周波数の信号をそれぞれに供給することが可能になるという効果を奏する。

また、周波数変換器１９を通じて得られたデジタル信号を必要としない場合、受信装置１０では、スイッチ２１を、端子２１ｃと端子２１ａとを接続する状態とすることで、周波数変換器１９における周波数変換処理を省略することができるため、低消費電力の受信装置が実現可能となる。

受信装置１００は、１個の受信装置により、ＩＦ周波数が３０ＭＨｚ〜６０ＭＨｚ程度となる信号と、上記ベースバンド周波数を有する信号または上記Ｌｏｗ−ＩＦ周波数を有する信号と、が選択的に出力可能な構成である。該構成によれば、１個の受信装置１００により、周波数特性が互いに異なる複数の復調回路４１および４２に適応可能となるため、各国または各地域での放送に適応可能なテレビジョン放送用のチューナを実現する場合において都合がよい。

結果、受信装置１００は、１個の受信装置により、周波数特性が互いに異なる複数の復調回路４１および４２が所望する周波数の信号をそれぞれに供給することが可能になるという効果を奏する。

また、ＣＯＲＤＩＣ演算回路１９１を用いた構成では、ＩＦ周波数が３０ＭＨｚ〜６０ＭＨｚ程度となるデジタル信号と、上記ベースバンド周波数または上記Ｌｏｗ−ＩＦ周波数を有するデジタル信号と、の両方のデジタル信号を出力することができる。ＣＯＲＤＩＣ演算回路１９１を用いた周波数変換回路は、周波数変換器１９（図１参照）を省略することが可能である。さらに、周波数変換器１９を使用する場合には、設定したい出力周波数を生成するために必要なＲＯＭ（Read-Only Memory）または図示しないＰＬＬ（Phase Lock Loop）を省略することが可能であるため、デジタル回路部２０およびＰＬＬの回路面積を小さくすることができる。

そして、図２に示す、受信装置１０または１００およびその後段の回路は、本発明に係るチューナとして好適である。これにより、周波数特性が互いに異なる複数の復調回路４１および４２に対して、各復調回路４１、４２が所望する周波数の信号を供給することが可能となるチューナが実現可能となる。

復調回路４１および４２の周波数特性において、ＩＦ周波数は、上述したとおり、３０ＭＨｚ〜６０ＭＨｚ程度が一般的であるが、厳密に該ＩＦ周波数は、各国または各地域で使用される図示しない復調器によって異なる。例えば、日本における該復調器のＩＦ周波数は、５７ＭＨｚ程度であるが、中国における該復調器のＩＦ周波数は、３５ＭＨｚ程度であったり、アメリカ合衆国おける該復調器のＩＦ周波数は、４４ＭＨｚであったりする。

第１の周波数と異なる第２の周波数として、ＩＦ周波数が３０ＭＨｚ〜６０ＭＨｚ程度の周波数を設定したい場合、図１に示す受信装置１０を用いる場合は、第１の制御信号によって、周波数変換器１９における周波数変換処理が実施できるように、スイッチ２１を、端子２１ｃと端子２１ｂとが接続された状態とし、各国または各地域で使用するために第２の周波数を所望の周波数に設定すればよいし、図３に示す受信装置１００を用いる場合は、ＣＯＲＤＩＣ演算回路１９１により、ＤＡ変換器２２に対して、第１の周波数を有する信号を出力するか、それとも、所望の周波数に設定された第２の周波数を有する信号を出力するか、を選択すればよい。

近年の技術革新により、復調回路としては、主に１／ｆ雑音のために従来難しいとされていた、受信する信号におけるチャンネル帯域の中央が０Ｈｚとなるベースバンド信号を取り扱う（即ち、Ｚｅｒｏ‐ＩＦ帯域に対応した）復調回路、さらには、上記Ｌｏｗ‐ＩＦ周波数の信号を取り扱う復調回路が開発されている。本実施の形態において、受信装置１０および１００では、第１の周波数が、該Ｚｅｒｏ‐ＩＦ周波数または該Ｌｏｗ‐ＩＦ周波数に設定されているため、復調回路が、Ｚｅｒｏ‐ＩＦ周波数の信号を取り扱うシステム、または、Ｌｏｗ‐ＩＦ周波数の信号を取り扱うシステムである場合、第１の制御信号によって、これらの信号を選択的に出力する構成とすることで、各復調回路４１および４２が所望する周波数の信号を供給することが可能となる。

次に、ＳＡＷフィルタ並みの大きな隣接チャンネル抑圧を持つフィルタを半導体基板上に形成するために、本発明に係るチャンネル選択フィルタは、デジタル回路として構成し、かつ、ＩＩＲ型フィルタとするのが好ましい。一般に、ＩＩＲ型フィルタは、ＦＩＲ型フィルタと比較して、同じフィルタ特性を持たせるために必要なフィルタ次数を小さくすることができる。具体的に、図４に示すフィルタ特性を必要とする場合、ＩＩＲ型のフィルタの次数は、ＦＩＲ型のフィルタのそれと比較して、概ね１／１０程度のフィルタ次数とすることができるため、回路面積の縮小および低消費電力化に好適である。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、半導体基板上において、アナログ回路とデジタル回路とを組み合わせて構成した、受信装置、チューナ、およびテレビジョン受像機に適用可能である。

本発明の一実施形態に係る受信装置の構成を示すブロック図である。 本発明の一実施形態に係るチューナの構成を示すブロック図である。 本発明の別の実施形態に係る受信装置の構成を示すブロック図である。 本発明に係るチャンネル選択フィルタにおいて求められる、フィルタ特性の一例を示すグラフである。 従来技術に係る受信装置の概略構成を示すブロック図である。

符号の説明

１０、１００ 受信装置
１３、１３１、１３２ 周波数変換器（第１の周波数変換器）
１４、２３、２４、１４１、１４２ アナログフィルタ
１５、１５１、１５２ ＡＤ変換器（アナログ‐デジタル変換器）
１６、１６１、１６２ デシメーションフィルタ
１７、１７１、１７２ チャンネル選択フィルタ
１８０ イメージ除去・群遅延補正回路
１８、１８１ 群遅延補正回路
１８２ イメージ妨害除去フィルタ
１９ 周波数変換器（第２の周波数変換器）
２０ デジタル回路部（デジタル回路）
２１ スイッチ（切替回路）
２１ａ〜２１ｃ 端子
２２ ＤＡ変換器（デジタル‐アナログ変換器）
２２ａ、２２ｂ 出力端子
２７ 配線（切替回路）
４１、４２ 復調回路
１９１ ＣＯＲＤＩＣ演算回路
１９２ ＣＯＲＤＩＣ周波数変換部（演算変換回路）
１９３ 周波数変換制御部（演算内容制御回路）

Claims (14)

1. 入力されたアナログ信号を、第１の周波数へと周波数変換する第１の周波数変換器と、
   上記第１の周波数へと周波数変換されたアナログ信号を、該第１の周波数を有するデジタル信号である第１デジタル信号へと変換して、該第１デジタル信号を出力するアナログ‐デジタル変換器と、
   入力された上記第１デジタル信号を、上記第１の周波数と異なる第２の周波数へと周波数変換して、該周波数変換されたデジタル信号を第２デジタル信号として出力する第２の周波数変換器と、
   入力されたデジタル信号を、アナログ信号へと変換して、外部に出力するデジタル‐アナログ変換器と、を備える受信装置であって、
   上記第１デジタル信号が上記デジタル‐アナログ変換器に入力される第１の場合と、上記第２デジタル信号が該デジタル‐アナログ変換器に入力される第２の場合と、を切り替える切替回路を備え、
   上記第２の周波数変換器は、上記第１デジタル信号に対して、三角関数に基づく演算を実施することで、該第１デジタル信号を、上記第２の周波数へと周波数変換する演算変換回路であり、
   上記切替回路は、上記演算変換回路における上記演算の内容を、該演算変換回路に出力する周波数変換情報に応じて制御する演算内容制御回路であり、
   上記第２の場合において、上記周波数変換情報は、上記第１デジタル信号を、上記第２の周波数へと周波数変換する旨の情報であり、
   上記アナログ‐デジタル変換器と上記第２の周波数変換器との間に、上記第１デジタル信号から雑音成分を除去するデジタルフィルタをさらに備え、
   上記デジタルフィルタは、
   上記第１デジタル信号から、所望のチャンネルに隣接するチャンネルの信号を除去するチャンネル選択フィルタを備え、
   上記チャンネル選択フィルタは、ＩＩＲ型のフィルタであることを特徴とする受信装置。
2. 上記デジタル‐アナログ変換器から出力されたアナログ信号を復調する復調回路における周波数特性に応じて、上記第１の周波数および第２の周波数の少なくとも一方が、所望の周波数に設定されていることを特徴とする請求項１に記載の受信装置。
3. 上記第１の周波数を有する各信号は、ダイレクトコンバージョン方式により周波数変換された信号、または、Ｌｏｗ−ＩＦ（Low-Intermediate Frequency）方式により周波数変換された中心周波数が２〜４ＭＨｚとなる信号であることを特徴とする請求項１または２に記載の受信装置。
4. 上記第１の周波数変換器を複数個備え、
   複数個の上記第１の周波数変換器から出力される信号は、周波数が互いに略同一であると共に、位相が互いに異なる信号であることを特徴とする請求項１〜３のいずれか１項に記載の受信装置。
5. 上記第１の周波数変換器と上記アナログ‐デジタル変換器との間に、上記第１の周波数へと周波数変換されたアナログ信号から雑音成分を除去するアナログフィルタをさらに備えることを特徴とする請求項１〜４のいずれか１項に記載の受信装置。
6. 入力されたデジタル信号から、イメージ周波数成分を除去するイメージ妨害除去フィルタをさらに備えることを特徴とする請求項４に記載の受信装置。
7. 上記デジタルフィルタは、
   上記チャンネル選択フィルタからの信号に発生する、群遅延特性の劣化を補正する群遅延補正回路を備えていることを特徴とする請求項１〜６のいずれか１項に記載の受信装置。
8. 上記アナログ‐デジタル変換器は、ΔΣ型であることを特徴とする請求項１〜７のいずれか１項に記載の受信装置。
9. 上記第１デジタル信号から、折り返し雑音成分を除去するデシメーションフィルタをさらに備えることを特徴とする請求項８に記載の受信装置。
10. 上記デジタル‐アナログ変換器は、複数の出力端子を有しており、かつ、
    複数の上記出力端子のいずれか１つから、アナログ信号が外部に出力されることを特徴とする請求項１〜９のいずれか１項に記載の受信装置。
11. 上記第１の場合において使用される出力端子の後段には、上記第１の周波数を有する信号成分を通過させるアナログフィルタを備え、
    上記第２の場合において使用される出力端子の後段には、上記第２の周波数を有する信号成分を通過させるアナログフィルタを備えることを特徴とする請求項１０に記載の受信装置。
12. 請求項１〜１１のいずれか１項に記載の受信装置と、
    上記受信装置のデジタル‐アナログ変換器から出力されたアナログ信号を復調する復調回路と、を備えることを特徴とするチューナ。
13. 請求項１２に記載のチューナを備えたテレビジョン受像機。
14. 上記演算変換回路と、上記演算内容制御回路とを備えたＣＯＲＤＩＣ演算回路（COordinate Rotation DIgital Computer）を備えていることを特徴とする請求項１〜１１のいずれか１項に記載の受信装置。

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