JP2006509416A - フラッシュタイプa/d変換器における電圧ステップの非線形分配 - Google Patents
フラッシュタイプa/d変換器における電圧ステップの非線形分配 Download PDFInfo
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Abstract
Description
前記A/D変換器は、Nが少なくとも3であるとき、
VREF−とVREF+との間に非線形的に分配され、VREF−<V1<V2<...<VN<VREF+に従って順序付けられたN個の参照電圧V1,V2,...,VNと、
前記N個の参照電圧と1対1の原理で関連付けられ、それぞれがVINと、関連付けられた参照電圧との間の比較を行うように適応されて前記比較の結果を反映するバイナリビットを生成するためのビット生成手段を備えた、N個の比較器と、
前記ビット生成手段によって生成されたバイナリビットの解析からデジタル出力を生成する符号器手段と、
を備えている。
Nが少なくとも3であるとき、VREF−とVREF+との間に非線形的に分配され、VREF−<V1<V2<...<VN<VREF+に従って順序付けられたN個の参照電圧V1,V2,...,VNを提供するステップと、
VINを前記N個の参照電圧の各々と比較するステップと、
前記比較の各々に対して、前記比較のバイナリ結果を反映するバイナリビットを生成するステップと、
前記生成されたバイナリビットの解析から前記デジタル出力を生成するステップと、
を含む。
K≧2であるとき、それぞれが、△V1<△V2<...<△VKである参照電圧ステップサイズ△V1,△V2,...,△VKによって特徴付けられ、それぞれが、VINをマルチビットストリングS1,S2,...,SKに変換するために適応された、K個の線形フラッシュタイプアナログ・デジタル(A/D)変換器装置Z1,Z2,...,ZKと、
S1,S2,...,SK内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにS1,S2,...SKを組み合わせるための符号器手段と、
を備えている。
K≧2であるとき、△V1<△V2<...<△VKである参照電圧ステップサイズ△V1,△V2,...,△VKによってそれぞれ特徴付けられたK個の線形フラッシュタイプアナログ・デジタル(A/D)変換器装置Z1,Z2,...,ZKを提供するステップと、
変換器装置Z1,Z2,...,ZKによって、VINを、それぞれマルチビットストリングS1,S2,...SKに変換するステップと、
S1,S2,...,SK内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにS1,S2,...,SKを組み合わせるステップと
を含む。
表1
出力符号 VINの範囲 VINの等価範囲
00b=0d 0≦Vin<1/4 Vin=1/8±1/8
01b=1d 1/4≦VIN<1/2 VIN=3/8±1/8
10b=2d 1/2≦VIN<3/4 VIN=5/8±1/8
11b=3d 3/4≦VIN<1 VIN=7/8±1/8
XMIN=ln[(VMAX−VMIN)/(2εVMIN)/ln2 (1)
となる。
表2
出力符号 VINの範囲
00b=0d 0.10≦VIN<0.18
01b=1d 0.18≦VIN<0.32
10b=2d 0.32≦VIN<0.56
11b=3d 0.56≦VIN<1.0
E=(C−1)/2 (2)
によって与えられる。ここで
C=(VREF+/VREF−)1/N (3)
である。
(VREF+/VREF−)1/N≦1+2ε (4)
を満たすことが必要とされ、これからNは
N=ln(VREF+/VREF−)/ln(1+2ε) (5)
として計算される。
Claims (28)
- 最低電圧VREF−と最高電圧VREF+によって定義された動作電圧範囲内にある入力電圧VINを、デジタル出力に変換するように適応されたフラッシュタイプアナログ・デジタル(A/D)変換器であって、
前記A/D変換器は、Nが少なくとも3であるとき、
VREF−とVREF+との間に非線形的に分配され、VREF−<V1<V2<...<VN<VREF+に従って順序付けられたN個の参照電圧V1,V2,...,VNと、
前記N個の参照電圧と1対1の原理で関連付けられ、それぞれがVINと、関連付けられた参照電圧との間の比較を行うように適応されて前記比較の結果を反映するバイナリビットを生成するためのビット生成手段を備えた、N個の比較器と、
前記ビット生成手段によって生成されたバイナリビットの解析からデジタル出力を生成する符号器手段と、
を備えているA/D変換器。 - Mが1<M<Nであるとき、前記参照電圧V1,V2,...,VM−1は、VREF−とVMの間に線形的に分配されている請求項1記載のA/D変換器。
- Mが1<M<Nであるとき、前記参照電圧V1,V2,...,VM−1は、VREF−とVMとの間に一定の参照電圧ステップサイズ△V1で線形的に分配され、前記参照電圧VM+1,...,VNは、VMとVREF+との間に一定の参照電圧ステップサイズ△V2で線形的に分配され、△V1<△V2である請求項1記載のA/D変換器。
- Mが1<M<Nであるとき、前記参照電圧V1,V2,...,VM−1は、VREF−とVMとの間に線形的に分配され、前記参照電圧VM+1,...,VNは、VMとVREF+との間に等比的に分配される請求項1記載のA/D変換器。
- 前記参照電圧V1,V2,...,VNは、VREF−とVREF+との間に等比的に分配される請求項1記載のA/D変換器。
- マルチビットストリング内のVINに対する誤差(相対誤差)は、VREF−≦VIN≦VREF+の範囲のVINの区分的連続関数であり、前記VINの区分的連続関数は複数の区分を有し、前記複数の区分の各2つの連続する区分は互いに不連続に連結され、前記区分それぞれの範囲内の前記相対誤差はVINの単調減少関数である請求項1記載のA/D変換器。
- 前記複数の区分の各区分は、概ね同一の最大相対誤差を有する請求項6記載のA/D変換器。
- 入力電圧VINが最低電圧VREF−と最高電圧VREF+との間に入るように、前記入力電圧VINをデジタル出力に変換する方法であって、
Nが少なくとも3であるとき、VREF−とVREF+との間に非線形的に分配され、VREF−<V1<V2<...<VN<VREF+に従って順序付けられたN個の参照電圧V1,V2,...,VNを提供するステップと、
VINを前記N個の参照電圧の各々と比較するステップと、
前記比較の各々に対して、前記比較のバイナリ結果を反映するバイナリビットを生成するステップと、
前記生成されたバイナリビットの解析から前記デジタル出力を生成するステップと、
を含む方法。 - Mが1<M<Nであるとき、前記参照電圧V1,V2,...,VM−1は、VREF−とVMの間に線形的に分配される請求項8記載の方法。
- Mが1<M<Nであるとき、前記参照電圧V1,V2,...,VM−1は、VREF−とVMとの間に一定の参照電圧ステップサイズ△V1で線形的に分配され、前記参照電圧VM+1,...,VNは、VMとVREF+との間に一定の参照電圧ステップサイズ△V2で線形的に分配され、△V1<△V2である請求項8記載の方法。
- Mが1<M<Nであるとき、前記参照電圧V1,V2,...,VM−1は、VREF−とVMとの間に線形的に分配され、前記参照電圧VM+1,...,VNは、VMとVREF+との間に等比的に分配される請求項8記載の方法。
- 前記参照電圧V1,V2,...,VNは、VREF−とVREF+との間に等比的に分配される請求項8記載の方法。
- マルチビットストリング内のVINに対する誤差(相対誤差)は、VREF−≦VIN≦VREF+の範囲のVINの区分的連続関数であり、前記VINの区分的連続関数は複数の区分を有し、前記複数の区分の各2つの連続する区分は互いに不連続に連結され、前記各区分内の前記相対誤差はVINの単調減少関数である請求項8記載の方法。
- 前記複数の区分の各区分は、概ね同一の最大相対誤差を有する請求項13記載の方法。
- 入力電圧VINをデジタル出力に変換するためのシステムであって、
K≧2であるとき、それぞれが、△V1<△V2<...<△VKである参照電圧ステップサイズ△V1,△V2,...,△VKによって特徴付けられ、それぞれが、VINをマルチビットストリングS1,S2,...,SKに変換するために適応された、K個の線形フラッシュタイプアナログ・デジタル(A/D)変換器装置Z1,Z2,...,ZKと、
S1,S2,...,SK内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにS1,S2,...SKを組み合わせるための符号器手段と、
を備えているシステム。 - S1,S2,...,SKは、おのおの同一のビット数を有する請求項15記載のシステム。
- S1,S2,...,SKは、おのおの同一のビット数を有さない請求項15記載のシステム。
- k=1,2,...,Kに対して、前記A/D変換器装置Zkは、A/D変換器Bkに直列な演算ユニットAkを備え、前記A/D変換器は同一の動作電圧範囲を有し、VINは前記動作電圧範囲内に入り、前記動作電圧範囲は、低い電圧から高い電圧に整列されたδV1,δV2,...,δVKと表記されるK個の連続する電圧部分範囲を含み、
ここで、k=1,2,...,Kに対して、前記演算ユニットAkは、δVkの前記動作電圧範囲への変換に従ってVINを新たな入力電圧VIN,kに変換するように適応され、A/D変換器BkはVIN,kを前記マルチビットストリングSkに変換するように適応される請求項15記載のシステム。 - δV1,δV2,...,δVKは、前記デジタル出力の相対誤差が前記動作電圧範囲内のVINの区分的連続関数となるような値を有し、前記VINの区分的連続関数はK個の区分を有し、前記K個の区分の各2個の連続する区分は互いに不連続に連結され、前記K個の区分の前記各区分内の相対誤差はVINの単調減少関数であり、前記K個の区分の各区分は概ね同一の相対誤差を有する請求項18記載のシステム。
- K=2であり、前記A/D変換器装置Z1およびZ2は、δ2がδ1の部分集合であって、δ2/δ1が、δ2/δ1>1となるような整数である動作電圧範囲δ1およびδ2をそれぞれ有するA/D変換器B1およびB2を備え、前記A/D変換器B1およびB2は、それぞれ、VINをS1およびS2に変換するように適応され、前記符号器手段は、S2が前記電圧範囲δ1内にないときは前記デジタル出力をS2として生成するように適合化され、そうでない場合は、前記符号器手段は、前記デジタル出力をS1×δ2/δ1として生成するように適応される請求項15記載のシステム。
- δ2/δ1=2Jであり、Jは正の整数である請求項20記載のシステム。
- 入力信号VINをデジタル出力に変換するための方法であって、
K≧2であるとき、△V1<△V2<...<△VKである参照電圧ステップサイズ△V1,△V2,...,△VKによってそれぞれ特徴付けられたK個の線形フラッシュタイプアナログ・デジタル(A/D)変換器装置Z1,Z2,...,ZKを提供するステップと、
変換器装置Z1,Z2,...,ZKによって、VINを、それぞれマルチビットストリングS1,S2,...SKに変換するステップと、
S1,S2,...,SK内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにS1,S2,...,SKを組み合わせるステップと
を含む方法。 - S1,S2,...,SKは、おのおの同一のビット数を有する請求項22記載の方法。
- S1,S2,...,SKは、おのおの同一のビット数を有さない請求項22記載の方法。
- k=1,2,...,Kに対して、前記A/D変換器装置Zkは、A/D変換器Bkに直列な演算ユニットAkを備え、前記A/D変換器は同一の動作電圧範囲を有し、VINは前記動作電圧範囲内に入り、前記動作電圧範囲は、低い電圧から高い電圧に整列されたδV1,δV2,...,δVKと表記されるK個の連続する電圧部分範囲を含み、
前記方法はさらに、
k=1,2,...,Kに対して、δVkの前記動作電圧範囲への変換に従って、前記演算ユニットAkによって、VINを新たな入力電圧VIN,kに変換するステップと、
前記A/D変換器Bkによって、VIN,kを前記マルチビットストリングSkに変換するステップと、
を含む請求項22記載の方法。 - δV1,δV2,...,δVKは、前記デジタル出力の相対誤差が前記動作電圧範囲内のVINの区分的連続関数となるような値を有し、前記VINの区分的連続関数はK個の区分を有し、前記K個の区分の各2個の連続する区分は互いに不連続に連結され、前記K個の区分の前記各区分内の相対誤差はVINの単調減少関数であり、前記K個の区分の各区分は概ね同一の相対誤差を有する請求項25記載の方法。
- K=2であり、前記A/D変換器装置Z1およびZ2は、δ2がδ1の部分集合であり、δ2/δ1が、δ2/δ1>1となるような整数である動作電圧範囲δ1およびδ2をそれぞれ有するA/D変換器B1およびB2を備え、前記A/D変換器B1およびB2は、VINをS1およびS2にそれぞれ変換するように適応され、前記組み合わせるステップは、S2が前記電圧範囲δ1内にないときは前記デジタル出力を本質的にS2として生成するステップを含み、そうでない場合は、前記組み合わせるステップは、前記デジタル出力を本質的にS1×δ2/δ1として生成するステップを含む請求項22記載の方法。
- δ2/δ1=2Jであり、Jは正の整数である請求項27記載の方法。
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