JPS61100026A - Ａ−ｄ変換装置 - Google Patents
Ａ−ｄ変換装置Info
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- JPS61100026A JPS61100026A JP22149984A JP22149984A JPS61100026A JP S61100026 A JPS61100026 A JP S61100026A JP 22149984 A JP22149984 A JP 22149984A JP 22149984 A JP22149984 A JP 22149984A JP S61100026 A JPS61100026 A JP S61100026A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＡ−’Ｉ）変換装置に関し、特に所定ビット
の分解能を持つＡ−Ｄ変換器を複数個接続して、入力ア
ナログ信号の低レベル領域において高精度のＡ−Ｄ変換
を可能ならしめるＡ−Ｄ変換装置に関する。
の分解能を持つＡ−Ｄ変換器を複数個接続して、入力ア
ナログ信号の低レベル領域において高精度のＡ−Ｄ変換
を可能ならしめるＡ−Ｄ変換装置に関する。
固体イメージセンサにおいては光の減衰量をデータとし
て取扱うが、写真・印刷等の分野では該データの取得る
値の範囲は１０’程度にまで及ぶことがある。
て取扱うが、写真・印刷等の分野では該データの取得る
値の範囲は１０’程度にまで及ぶことがある。
このように、ダイナミックレンジの広いデータが取扱わ
れる場合１通常は該データを対数増幅器で一旦対数変換
しくデータが前記光の減衰量のときは濃度データに変換
）、この後該対数圧縮されたデータなＡ−Ｄ変換装置に
入力する。Ａ−Ｄ変換装置においては入力電圧範囲を２
（ｎｓＡ−Ｄ変換装置のビット数）等分した複数の異な
るスライスレベルに従って対数圧縮された入力アナログ
信号をディジタル値に変換する。
れる場合１通常は該データを対数増幅器で一旦対数変換
しくデータが前記光の減衰量のときは濃度データに変換
）、この後該対数圧縮されたデータなＡ−Ｄ変換装置に
入力する。Ａ−Ｄ変換装置においては入力電圧範囲を２
（ｎｓＡ−Ｄ変換装置のビット数）等分した複数の異な
るスライスレベルに従って対数圧縮された入力アナログ
信号をディジタル値に変換する。
ところで、上記Ａ−Ｄ変換装置によるディジタル化出力
には、広いダイナミックレンジの倒れのレベル領域にお
いてもほぼ同等の読取精度が要求されるものの、従来の
Ａ−Ｄ変換方式では、対数変換後のデータを均等分のス
ライスレベルでディジタル１ヒしているために、低レベ
ル領域における読取データの解像度が高レベル領域に比
べて劣ってしまうという欠点がある。すなわち、対数変
換後のデータは、ｆ’ （ｌｏｇ ｘ ） ＝ ’から
も明らかなようにＸが小さい領域での対数圧縮率がその
他の領域に比べて極端に大きいために、これをＡ−Ｄ変
換装置によって２ 等分のスライスレベルでディジタル
化したとしても、全体的なダイナミックレンジから見れ
ば低レベル領域での解像度が他の領域に比べて極端に悪
くなるのは必然である。
には、広いダイナミックレンジの倒れのレベル領域にお
いてもほぼ同等の読取精度が要求されるものの、従来の
Ａ−Ｄ変換方式では、対数変換後のデータを均等分のス
ライスレベルでディジタル１ヒしているために、低レベ
ル領域における読取データの解像度が高レベル領域に比
べて劣ってしまうという欠点がある。すなわち、対数変
換後のデータは、ｆ’ （ｌｏｇ ｘ ） ＝ ’から
も明らかなようにＸが小さい領域での対数圧縮率がその
他の領域に比べて極端に大きいために、これをＡ−Ｄ変
換装置によって２ 等分のスライスレベルでディジタル
化したとしても、全体的なダイナミックレンジから見れ
ば低レベル領域での解像度が他の領域に比べて極端に悪
くなるのは必然である。
第７図にＡ−Ｄ変換装置の分解能（ビット数）をパラメ
ータとしたときの、入力アナログ信号値■工と読取デー
タの解像度との関係を示す（両軸とも対数スケール）。
ータとしたときの、入力アナログ信号値■工と読取デー
タの解像度との関係を示す（両軸とも対数スケール）。
例えば、１０ビツトのＡ−Ｄ変換器の分解能は１／１ｏ
２４であるが、フルスケールの大きさく上限基準電圧値
）のアナログ信号が入力されたときの解像度カ月／１０
２４であるとすると、入力アナログ信号のレベルが１／
４ 、１／１６ 、・・・ と小さくなるに従って前記
解像度が前述した理由によって１／’２５６１１．／
・・・と悪化していることが示さ６４ 。
２４であるが、フルスケールの大きさく上限基準電圧値
）のアナログ信号が入力されたときの解像度カ月／１０
２４であるとすると、入力アナログ信号のレベルが１／
４ 、１／１６ 、・・・ と小さくなるに従って前記
解像度が前述した理由によって１／’２５６１１．／
・・・と悪化していることが示さ６４ 。
れている。
このように、対数変換後の読取データをＡ−Ｄ変換する
際においては、入力アナログ信号の全レベル領域に渡っ
である程度以上の解像度を得るようにすることがＡ−Ｄ
変換装置に求められる訳であるが、従来のＡ−Ｄ変換装
置の構成ではビット数すなわち分解能を向上させる以外
に有効な対策はあり得ないというのが現状である。
際においては、入力アナログ信号の全レベル領域に渡っ
である程度以上の解像度を得るようにすることがＡ−Ｄ
変換装置に求められる訳であるが、従来のＡ−Ｄ変換装
置の構成ではビット数すなわち分解能を向上させる以外
に有効な対策はあり得ないというのが現状である。
なお、現時点においては、変換速度が数１０μｓｅｃと
いうような低速仕様のＡ−Ｄコンバータでは最、。
いうような低速仕様のＡ−Ｄコンバータでは最、。
基１６ビツト位までのものが普及しているが、変換速度
がＩＱＱ ｎ５ｅｃ以下というような高速仕様のもので
はＡ−Ｄ変換方式がフラッシュ式などに限られてくるの
で製造上の困難さ、回路規模、コストなどの点から普及
しているものは最高８ビツトクラスのものに限られてく
る。
がＩＱＱ ｎ５ｅｃ以下というような高速仕様のもので
はＡ−Ｄ変換方式がフラッシュ式などに限られてくるの
で製造上の困難さ、回路規模、コストなどの点から普及
しているものは最高８ビツトクラスのものに限られてく
る。
この発明は上記実情に鑑みてなされたもので、入力アナ
ログ信号の低レベル領域において高速擬似多ビットのＡ
−Ｄ変換機能を実現しようとするものである。
ログ信号の低レベル領域において高速擬似多ビットのＡ
−Ｄ変換機能を実現しようとするものである。
〔問題点を解決するための手段および作用〕この発明で
は所定ビットのＡ−Ｄ変換器を複数個設け、入力アナロ
グ信号を前記複数個のＡ−Ｄ変換器の各アナログ信号入
力端子に共通入力するとともに、前記複数個のＡ−Ｄ変
換器にそれぞれ異なる上限基準電圧を加え、入力アナロ
グ信号のレベルに対応して前記複数のＡ−Ｄ変換器を選
択駆動することにより前記複数のＡ−Ｄ変換器の出力か
ら入力アナログ信号が小さい領域において単位量子化レ
ベルが小となる変換ディジタル出力を得るようにしてい
る。
は所定ビットのＡ−Ｄ変換器を複数個設け、入力アナロ
グ信号を前記複数個のＡ−Ｄ変換器の各アナログ信号入
力端子に共通入力するとともに、前記複数個のＡ−Ｄ変
換器にそれぞれ異なる上限基準電圧を加え、入力アナロ
グ信号のレベルに対応して前記複数のＡ−Ｄ変換器を選
択駆動することにより前記複数のＡ−Ｄ変換器の出力か
ら入力アナログ信号が小さい領域において単位量子化レ
ベルが小となる変換ディジタル出力を得るようにしてい
る。
第１図にこの発明の第１の実施例を示す。
この第１の実施例装置は、主に、２個の８ビットＡ−Ｄ
変換器１および２、同８ビツト入力・８ビツト出力の３
状態バツフア１１および１２、インバータ加で構成され
る。
変換器１および２、同８ビツト入力・８ビツト出力の３
状態バツフア１１および１２、インバータ加で構成され
る。
Ａ−Ｄ変換器ｌおよび２の各データ入力端子ＶＩｎには
入力アナログ信号Ｖ工が共通入力されている。
入力アナログ信号Ｖ工が共通入力されている。
Ａ−Ｄ変換器１の上限基準電圧端子■ｒｅｆは所定の電
圧値■、に設定されＡ−Ｄ変換器２の上限基準電圧端子
■ｒｅｆは分圧抵抗側および３１により電圧値＼に設定
されている。またこれらＡ−Ｄｖ換器１および２の下限
基準電圧端子（図示せず）は接地されている。すなわち
、Ａ−Ｄ変換器１は電圧範囲Ｏ〜Ｖｒを２５６等分した
スライスレベルにしたがって入力アナログ信号■工を量
子化し、Ａ−Ｄ変換器２は電圧範囲０〜Ｖｒ／４ を
２５６等分したスライスレベルにしたがって入力アナロ
グ信号■工を量子化する。
圧値■、に設定されＡ−Ｄ変換器２の上限基準電圧端子
■ｒｅｆは分圧抵抗側および３１により電圧値＼に設定
されている。またこれらＡ−Ｄｖ換器１および２の下限
基準電圧端子（図示せず）は接地されている。すなわち
、Ａ−Ｄ変換器１は電圧範囲Ｏ〜Ｖｒを２５６等分した
スライスレベルにしたがって入力アナログ信号■工を量
子化し、Ａ−Ｄ変換器２は電圧範囲０〜Ｖｒ／４ を
２５６等分したスライスレベルにしたがって入力アナロ
グ信号■工を量子化する。
Ａ−Ｄ変換器１および２は、オーバーフロー出力端子Ｏ
Ｆを有しており、設定したそれぞれの上限基準電圧Ｖｒ
および■ｒ／を超える入力アナログ電圧Ｖｘが入力され
たときに、各オーバーフロー出力端子ＯＦから論理レベ
ルでハイレベル（以下単にＨ″と記す）の信号を出力す
る。Ａ−Ｄ変換器２のオーバーフロ一端子ＯＦは３状態
バツフア１１の出力イネーブル端子ＣＥに接続されると
ともに、インバータ加を介して３状態バツフア１２の出
・ カイネーブル端子ＣＢに接続されている。このた゛め３
状態バツフアー１は辺より大きい入力アナログ信号ｖＩ
が入力されたときに能動状態となってＡ−Ｄ変換器１の
Ａ−Ｄ変換値を出力端子ＯＤ、〜ＯＤ、に出力し、また
３状態バツフア１２は竺４より小さい入力アナログ信号
Ｖ□が入力されたときに能動状態となってＡ−Ｄ変換器
２のＡ−Ｄ変換値を出力端子ＯＤ０〜ＯＤ、に出力する
。
Ｆを有しており、設定したそれぞれの上限基準電圧Ｖｒ
および■ｒ／を超える入力アナログ電圧Ｖｘが入力され
たときに、各オーバーフロー出力端子ＯＦから論理レベ
ルでハイレベル（以下単にＨ″と記す）の信号を出力す
る。Ａ−Ｄ変換器２のオーバーフロ一端子ＯＦは３状態
バツフア１１の出力イネーブル端子ＣＥに接続されると
ともに、インバータ加を介して３状態バツフア１２の出
・ カイネーブル端子ＣＢに接続されている。このた゛め３
状態バツフアー１は辺より大きい入力アナログ信号ｖＩ
が入力されたときに能動状態となってＡ−Ｄ変換器１の
Ａ−Ｄ変換値を出力端子ＯＤ、〜ＯＤ、に出力し、また
３状態バツフア１２は竺４より小さい入力アナログ信号
Ｖ□が入力されたときに能動状態となってＡ−Ｄ変換器
２のＡ−Ｄ変換値を出力端子ＯＤ０〜ＯＤ、に出力する
。
３状態バツフア１１および１２の各出力はｒＴｒｉ−８
ｉａｔｅ Ｊ になっており、出力イネーブル端子ＣＥ
が論理レベルでロウ（以下単に１Ｌ”と記す）のときに
は出力はハイインピーダンスとなって他の出力に影響を
与えない。これら３状態バツフア１１および１２の出力
線は図示のように共通接続されるとともＫ、その出力線
ＯＤ０ 、ＯＤ、、ＯＤ、およびＯＤ、はそれぞれ抵抗
４０ 、４１ 、４２および４３によってプルダウンさ
れている。
ｉａｔｅ Ｊ になっており、出力イネーブル端子ＣＥ
が論理レベルでロウ（以下単に１Ｌ”と記す）のときに
は出力はハイインピーダンスとなって他の出力に影響を
与えない。これら３状態バツフア１１および１２の出力
線は図示のように共通接続されるとともＫ、その出力線
ＯＤ０ 、ＯＤ、、ＯＤ、およびＯＤ、はそれぞれ抵抗
４０ 、４１ 、４２および４３によってプルダウンさ
れている。
、かかる構成に、おいてＡ−Ｄｉ換器１および２は入力
アナログ信号■Ｉの大きさに応じ０〜２５５の間の値を
出力する。すなわち８ビツトのディジタルデータを出力
するものとする。第１表に、この第１の実施例装置にお
ける入力アナログ信号Ｖ工と出力ディジタル値ＯＤ０〜
ＯＤ、との関係を示す。
アナログ信号■Ｉの大きさに応じ０〜２５５の間の値を
出力する。すなわち８ビツトのディジタルデータを出力
するものとする。第１表に、この第１の実施例装置にお
ける入力アナログ信号Ｖ工と出力ディジタル値ＯＤ０〜
ＯＤ、との関係を示す。
第１表
×ＪＯまたは１
ます、入力アナログ信号■、がＶｒ７．〜Ｖ、の範囲で
ある場合、Ａ−Ｄ変換器２のオーバーフロー出力端子Ｏ
ＦにＨ”が出力され、３状態バツフア１１のＣＢ端子に
は＠Ｈ”が入力され、３状態バツフア１２のＣＢ端子に
は＠Ｌ″が入力される。これによりバッファ１１はアク
ティブ状態となり、バッファ１２の出力はハイインピー
ダンスとなる。この結果、１０ビツトの出力端子ＯＤｏ
〜ＯＤ・のうちの上位８ビットＯＤ、〜ＯＤ、にＡ−Ｄ
変換器１のディジタル変換データが出力され、下位２ビ
ットＯＤ、、ＯＤ、はプルダウン抵抗４０および４１に
よって”Ｌ″固定なる。すなわち、この実施例装置は入
力アナログ信号Ｖ工にＶｒ／４〜■ｒの範囲の電圧値が
入力されたときには、電圧範囲０− Ｖｒを２５６等分
する電圧にしたがってＡ−Ｄ変換を行なう８ビツト（Ｏ
Ｄ、〜ＯＤ９ ）のＡ−Ｄ変換装置として機能する。た
だし、この際には第１表に示すように、ＯＤ８およびＯ
Ｄ、の上位２ビツトはｒｏｌＪｒｌＯＪおよび「１１」
となることはあるが、「００」が出力されることはない
つ次に、入力アナログ信号Ｖ、が０〜Ｖ４の範囲である
場合、Ａ−Ｄ変換器２のオーバーフロー出力端子ＯＦに
＠Ｌ”が出力され、３状態バツフア１１のＣＥ端子に＠
Ｌ”が入力され、３状態バツフア１２のＣＥ端子に“Ｈ
″が入力される。こオしによりバッファ１２がアクティ
ブ状態となり、バッファ１１の出力はハイインピーダン
スとなる。この結果、１０ビツトの出力端子のうちの下
位８ビットＯＤ０〜ＯＤ、にＡ−Ｄ変換器２のディジタ
ル変換データが出力され、上位２ピッ１−ＯＤ、、ＯＤ
、はプルダウン抵抗４２および４３によって１Ｌ”固定
となる。すなわち、入力アナログ信号■工にｏ ’％＋
Ｖｒ／４の範囲の電圧値が入力されたときには、Ａ−
Ｄ変換器２によりて電圧範囲０〜Ｖ５／４を２５６等分
する電圧にしたがった８ビツトのＡ−Ｄ変換値がＯＤ、
〜ＯＤ、に出力されるが、このときＯＤｓおよびＯＤ、
の上位２ビツトはプルダウン抵抗４２および４３により
「００」に固定されているため、全体的なダイナミック
レンジ０〜Ｖｒから見ればこの場合は結果的に、１０ビ
ツトのＡ−Ｄ変換装置として機能することになる。
ある場合、Ａ−Ｄ変換器２のオーバーフロー出力端子Ｏ
ＦにＨ”が出力され、３状態バツフア１１のＣＢ端子に
は＠Ｈ”が入力され、３状態バツフア１２のＣＢ端子に
は＠Ｌ″が入力される。これによりバッファ１１はアク
ティブ状態となり、バッファ１２の出力はハイインピー
ダンスとなる。この結果、１０ビツトの出力端子ＯＤｏ
〜ＯＤ・のうちの上位８ビットＯＤ、〜ＯＤ、にＡ−Ｄ
変換器１のディジタル変換データが出力され、下位２ビ
ットＯＤ、、ＯＤ、はプルダウン抵抗４０および４１に
よって”Ｌ″固定なる。すなわち、この実施例装置は入
力アナログ信号Ｖ工にＶｒ／４〜■ｒの範囲の電圧値が
入力されたときには、電圧範囲０− Ｖｒを２５６等分
する電圧にしたがってＡ−Ｄ変換を行なう８ビツト（Ｏ
Ｄ、〜ＯＤ９ ）のＡ−Ｄ変換装置として機能する。た
だし、この際には第１表に示すように、ＯＤ８およびＯ
Ｄ、の上位２ビツトはｒｏｌＪｒｌＯＪおよび「１１」
となることはあるが、「００」が出力されることはない
つ次に、入力アナログ信号Ｖ、が０〜Ｖ４の範囲である
場合、Ａ−Ｄ変換器２のオーバーフロー出力端子ＯＦに
＠Ｌ”が出力され、３状態バツフア１１のＣＥ端子に＠
Ｌ”が入力され、３状態バツフア１２のＣＥ端子に“Ｈ
″が入力される。こオしによりバッファ１２がアクティ
ブ状態となり、バッファ１１の出力はハイインピーダン
スとなる。この結果、１０ビツトの出力端子のうちの下
位８ビットＯＤ０〜ＯＤ、にＡ−Ｄ変換器２のディジタ
ル変換データが出力され、上位２ピッ１−ＯＤ、、ＯＤ
、はプルダウン抵抗４２および４３によって１Ｌ”固定
となる。すなわち、入力アナログ信号■工にｏ ’％＋
Ｖｒ／４の範囲の電圧値が入力されたときには、Ａ−
Ｄ変換器２によりて電圧範囲０〜Ｖ５／４を２５６等分
する電圧にしたがった８ビツトのＡ−Ｄ変換値がＯＤ、
〜ＯＤ、に出力されるが、このときＯＤｓおよびＯＤ、
の上位２ビツトはプルダウン抵抗４２および４３により
「００」に固定されているため、全体的なダイナミック
レンジ０〜Ｖｒから見ればこの場合は結果的に、１０ビ
ツトのＡ−Ｄ変換装置として機能することになる。
このように、本実施例では８ビツトのＡ−Ｄ変換器を２
個使用し、入力アナログ電圧がｖｒ／〜■ｒの範囲のと
きには８ビツトの分解能を持つＡ−Ｄ変換装置として機
能し、入力アナログ電圧がＯ〜慇の範囲のときにはあた
かも１０ビツトの分解能を持つＡ−Ｄ変換装置として機
能させるようにした。このため、本実施例装置によれば
、対数圧縮された読取りデータが入力されたとしても第
２図 Ｖｒ に示すよつに４以下の低レベル領域における読取りデー
タの解像度を従来技術に比べて大幅に向上させることが
できるようになる。
個使用し、入力アナログ電圧がｖｒ／〜■ｒの範囲のと
きには８ビツトの分解能を持つＡ−Ｄ変換装置として機
能し、入力アナログ電圧がＯ〜慇の範囲のときにはあた
かも１０ビツトの分解能を持つＡ−Ｄ変換装置として機
能させるようにした。このため、本実施例装置によれば
、対数圧縮された読取りデータが入力されたとしても第
２図 Ｖｒ に示すよつに４以下の低レベル領域における読取りデー
タの解像度を従来技術に比べて大幅に向上させることが
できるようになる。
第３図にこの発明の第２の実施例を示す。
この第２の実施例は分圧抵抗３２′ｊ６よび３３によっ
てＡ−Ｄ変換器２の上限基準電圧■ｒｅｆを＼に設定し
た点と、３状態バツフア１１および１２の出力線の共通
接続態様およびプルダウン抵抗４４および４５の接続を
図示のようにして１１ビツトの出力ＯＤ０〜ＯＤ、ｏを
得るようにした点のみが前記第１の実施例と異なる。第
２表にこの第２の実施例装置Ｋｉ６ける入力アナログ信
号■工と出力ディジタル値ＯＤ、〜ＯＤ、、との関係を
示す。
てＡ−Ｄ変換器２の上限基準電圧■ｒｅｆを＼に設定し
た点と、３状態バツフア１１および１２の出力線の共通
接続態様およびプルダウン抵抗４４および４５の接続を
図示のようにして１１ビツトの出力ＯＤ０〜ＯＤ、ｏを
得るようにした点のみが前記第１の実施例と異なる。第
２表にこの第２の実施例装置Ｋｉ６ける入力アナログ信
号■工と出力ディジタル値ＯＤ、〜ＯＤ、、との関係を
示す。
第２表
×ＩＯまたは１
この第２の実施例装置では、入力アナログ信号２の端子
ＯＦに”Ｈ″が出力され、これによりＡ−り変換器１の
Ａ−Ｄ変換値が出力１１ビツトのうちの上位８ビットＯ
Ｄ、〜ＯＤ、。に出力され、下位３ビットＯＤｏ〜ＯＤ
、はプルダウン抵抗４４によって抵抗４４によって”Ｌ
＃固定となる。すなわちこの実施例装置はこの場合、電
圧範囲０〜Ｖｒを２５６等分する電圧にしたがって変換
処理を行なう８ビツト（ＯＤ、〜ＯＤ、。）のＡ−Ｄ変
換装置として機能する。ただし、この場合は第２表に示
すように上位３ビツトＯＤｓ 、ＯＤ、およびＯＤ、、
はｒｏｏｌ Ｊ〜ｒｌｌｌＪとなることはあるが、ｒｏ
ｏＯＪが出力されることはない。
ＯＦに”Ｈ″が出力され、これによりＡ−り変換器１の
Ａ−Ｄ変換値が出力１１ビツトのうちの上位８ビットＯ
Ｄ、〜ＯＤ、。に出力され、下位３ビットＯＤｏ〜ＯＤ
、はプルダウン抵抗４４によって抵抗４４によって”Ｌ
＃固定となる。すなわちこの実施例装置はこの場合、電
圧範囲０〜Ｖｒを２５６等分する電圧にしたがって変換
処理を行なう８ビツト（ＯＤ、〜ＯＤ、。）のＡ−Ｄ変
換装置として機能する。ただし、この場合は第２表に示
すように上位３ビツトＯＤｓ 、ＯＤ、およびＯＤ、、
はｒｏｏｌ Ｊ〜ｒｌｌｌＪとなることはあるが、ｒｏ
ｏＯＪが出力されることはない。
次に、入力アナログ信号■工が０〜ｖｒ／の範囲である
場合、Ａ−Ｄ変換器２の端子ＯＦに“Ｌ″が出力され、
これによりＡ−Ｄ変換器２のＡ−Ｄ変換値が出力１１ビ
ツトのうちの下位８ピッｌ−ＯＤ。
場合、Ａ−Ｄ変換器２の端子ＯＦに“Ｌ″が出力され、
これによりＡ−Ｄ変換器２のＡ−Ｄ変換値が出力１１ビ
ツトのうちの下位８ピッｌ−ＯＤ。
〜０１）８に出力され、上位３ビットＯＤ、〜ＯＤ。
はプルダウン抵抗４５によって１Ｌ＃固定となる。
すなわち、入力アナログ信号ｖ１に０〜Ｖ！／８の範囲
の電圧値が入力されたときには、Ａ−Ｄ変換器２■ によ−て電圧範囲Ｏ〜−を２５６等分する電圧にしたが
った８ビツトのＡ−Ｄ変換値がＯＤ０〜ＯＤ、に出力さ
れるが、このときＯＤ、、ＯＤ、およびＯＤ！。の上位
３ビツトはプルダウン抵抗４５によってｒｏｏｏＪに固
定されているため、全体的なダイナミックレンジ０〜■
、から見ればこの場合は結果的に１１ビツトの分解能を
持つＡ−Ｄ変換装置として機能していることＫなる。
の電圧値が入力されたときには、Ａ−Ｄ変換器２■ によ−て電圧範囲Ｏ〜−を２５６等分する電圧にしたが
った８ビツトのＡ−Ｄ変換値がＯＤ０〜ＯＤ、に出力さ
れるが、このときＯＤ、、ＯＤ、およびＯＤ！。の上位
３ビツトはプルダウン抵抗４５によってｒｏｏｏＪに固
定されているため、全体的なダイナミックレンジ０〜■
、から見ればこの場合は結果的に１１ビツトの分解能を
持つＡ−Ｄ変換装置として機能していることＫなる。
このように本第２の実施例では８ビツトのＡ−り変換器
を２個使用し、入力アナログ電圧がＶ！／８〜Ｖｒの範
囲のときには８ビツトのＡ−Ｄ変換装置として機能し、
入力アナログ電圧がＯ，Ｖｒ７．のときにはあたかも１
１ビツトのＡ−Ｄ変換装置として機能させるようにした
。すなわち本実施例装置によれは第４図に示すように入
力アナログ電圧がｖｒ／以下の領域における読取りデー
タの解像度を従来技術に比べて格段と向上させることが
できるようになる。
を２個使用し、入力アナログ電圧がＶ！／８〜Ｖｒの範
囲のときには８ビツトのＡ−Ｄ変換装置として機能し、
入力アナログ電圧がＯ，Ｖｒ７．のときにはあたかも１
１ビツトのＡ−Ｄ変換装置として機能させるようにした
。すなわち本実施例装置によれは第４図に示すように入
力アナログ電圧がｖｒ／以下の領域における読取りデー
タの解像度を従来技術に比べて格段と向上させることが
できるようになる。
第５図にこの発明の第３の実施例を示す。
この第３の実施例装置では、３個の８ビットＡ−Ｄ変換
器１，２，３および３状態バツフア１１゜１２ 、１３
を具え、分圧抵抗詞、３５およびあによって各Ａ−Ｄ変
換器の上限基準電圧■ｒｅｆをそれぞれインバータ２１
、アンドゲートρおよびインバータ■ 乙の構成によって、入力アナログ信号■工が名〜Ｖｒの
範囲であるときには３状態バツフア１１のみがアクティ
ブ状態となり、入力アナログ信号Ｖエア１２のみがアク
ティブ状態となり、入力アナログバッファ１３のみがア
クティブ状態となるようＫした。さらに、３状態バツフ
ア１１ 、１２および１３の出力線の共通接続態様を図
示のようにして１２ビツトの出力ＯＤ、〜０Ｄ１１の出
力を得るとともに、プルダウン抵抗４６ 、４７ 、４
８および４９を３状態バツフア１１ 、１２および１３
の各所定の出力線に接続するようにした。第３表に、こ
の第３の実施例における入力アナログ信号■と出力ディ
ジタル値ＯＤ０〜ＯＤ、、との関係を示す。
器１，２，３および３状態バツフア１１゜１２ 、１３
を具え、分圧抵抗詞、３５およびあによって各Ａ−Ｄ変
換器の上限基準電圧■ｒｅｆをそれぞれインバータ２１
、アンドゲートρおよびインバータ■ 乙の構成によって、入力アナログ信号■工が名〜Ｖｒの
範囲であるときには３状態バツフア１１のみがアクティ
ブ状態となり、入力アナログ信号Ｖエア１２のみがアク
ティブ状態となり、入力アナログバッファ１３のみがア
クティブ状態となるようＫした。さらに、３状態バツフ
ア１１ 、１２および１３の出力線の共通接続態様を図
示のようにして１２ビツトの出力ＯＤ、〜０Ｄ１１の出
力を得るとともに、プルダウン抵抗４６ 、４７ 、４
８および４９を３状態バツフア１１ 、１２および１３
の各所定の出力線に接続するようにした。第３表に、こ
の第３の実施例における入力アナログ信号■と出力ディ
ジタル値ＯＤ０〜ＯＤ、、との関係を示す。
第３表
Ｘ＋０または１
この第３の実施例装置では、入力アナログ信号■
Ｖ、が＆〜■、の範囲である場合、Ａ−Ｄ変換器２およ
び３０両オーバーフロー出力端子ＯＦＫ″１″１″が出
力され、これにより３状態バツフア１１のみがアクティ
ブ状態となり、他のバッファ１２および１３の出力はハ
イインピーダンスとなる。この結果、Ａ−Ｄ変換器１の
Ａ−Ｄ変換出力が出力１２ビツトのうぢの上位８ビツト
ＯＤ４〜０Ｄｆｉに出力され、下位４ビットＯＤ０〜Ｏ
Ｄ、はプルダウン抵抗４８および４９によって”Ｌ’固
定となる。すなわち、この場合この実施例装置は電圧範
囲０〜Ｖｒを２５６等分する電圧にしたがって変換処理
が実行される８ビツト（ＯＤ４〜ＯＤ ｏ ）のＡ−Ｄ
変換装置として機能する。
び３０両オーバーフロー出力端子ＯＦＫ″１″１″が出
力され、これにより３状態バツフア１１のみがアクティ
ブ状態となり、他のバッファ１２および１３の出力はハ
イインピーダンスとなる。この結果、Ａ−Ｄ変換器１の
Ａ−Ｄ変換出力が出力１２ビツトのうぢの上位８ビツト
ＯＤ４〜０Ｄｆｉに出力され、下位４ビットＯＤ０〜Ｏ
Ｄ、はプルダウン抵抗４８および４９によって”Ｌ’固
定となる。すなわち、この場合この実施例装置は電圧範
囲０〜Ｖｒを２５６等分する電圧にしたがって変換処理
が実行される８ビツト（ＯＤ４〜ＯＤ ｏ ）のＡ−Ｄ
変換装置として機能する。
凹である場合、Ａ−１）変換器２の端子ＯＦに”Ｌ″が
出力され、Ａ−Ｄ変換器３の端子０ＦＫ−Ｈ”が出力さ
れるため、３状態バ°ツフア１２のみがアクティブ状態
となり、他のバッファー１および１３の出力はハイイン
ピーダンスとなる。この結果、Ａ −り変換器２のＡ−
Ｄ変換出力が出力１２ビツトのうちの８ビットＯＤ、〜
ＯＤ、に出力され、上位２ビット０Ｄｔｏ、０Ｄｔｔお
よび下位２ビツトＯＤｏ。
出力され、Ａ−Ｄ変換器３の端子０ＦＫ−Ｈ”が出力さ
れるため、３状態バ°ツフア１２のみがアクティブ状態
となり、他のバッファー１および１３の出力はハイイン
ピーダンスとなる。この結果、Ａ −り変換器２のＡ−
Ｄ変換出力が出力１２ビツトのうちの８ビットＯＤ、〜
ＯＤ、に出力され、上位２ビット０Ｄｔｏ、０Ｄｔｔお
よび下位２ビツトＯＤｏ。
ＯＤ、はプルダウン抵抗４６および４９によって＊ Ｉ
、 ｓ固定となる。すなわち、この場合は電圧範囲η売
トのＡ−Ｄ変換値がＯＤ、〜ＯＤ、に出力されるが、こ
のとき、ＯＤＩ。およびＯＤ 、、の上位２ビツトはプ
ルダウン抵抗４６によってｒ ００ Ｊに固定されてい
るため全体的なダイナミックレンジＯ〜Ｖｒから見れば
この場合は結果的に１０ピツ）（ＯＤ２〜ＯＤ□）のＡ
−Ｄ変換装置として機能していることになる。
、 ｓ固定となる。すなわち、この場合は電圧範囲η売
トのＡ−Ｄ変換値がＯＤ、〜ＯＤ、に出力されるが、こ
のとき、ＯＤＩ。およびＯＤ 、、の上位２ビツトはプ
ルダウン抵抗４６によってｒ ００ Ｊに固定されてい
るため全体的なダイナミックレンジＯ〜Ｖｒから見れば
この場合は結果的に１０ピツ）（ＯＤ２〜ＯＤ□）のＡ
−Ｄ変換装置として機能していることになる。
ある場合、Ａ−Ｄ変換器２および３の両オーバーフロー
出力端子ＯＦに”Ｌ＃が出力され、これにより３状態バ
ツフア１３のみがアクティブ状態となり、他のバッファ
１１および１２の出力はハイインピーダンスとなる。こ
の結果、Ａ−Ｄ変換器３のＡ−り変換出力が出力“１２
ビツトのうちの下位８ビット０１）ｏ−ＯＤ、に出力さ
れ、上位４ビツトＯＤ。
出力端子ＯＦに”Ｌ＃が出力され、これにより３状態バ
ツフア１３のみがアクティブ状態となり、他のバッファ
１１および１２の出力はハイインピーダンスとなる。こ
の結果、Ａ−Ｄ変換器３のＡ−り変換出力が出力“１２
ビツトのうちの下位８ビット０１）ｏ−ＯＤ、に出力さ
れ、上位４ビツトＯＤ。
〜０１）、、はプルダウン抵抗４６および４７によって
゛Ｌ″固定となる。すなわち、この場合は電圧範Ｖ「 囲０〜イ。を２５６等分する電圧にしたがった８ビット
Ａ−Ｄ変換値が０１）。〜ＯＤ、に出力されるが、この
ときＯＤ、〜ＯＤ、、の上位４ビツトはｒｏｏｏｏＪに
固定されているため、全体的なダイナミックレンジ０〜
Ｖｒから見ればこの場合は結果的に１２ビツト（ＯＤ
ｏ ＝ ＯＤ ｏ ）のＡ−Ｄ変換装置１′ｙ、として
機能していることになる。
゛Ｌ″固定となる。すなわち、この場合は電圧範Ｖ「 囲０〜イ。を２５６等分する電圧にしたがった８ビット
Ａ−Ｄ変換値が０１）。〜ＯＤ、に出力されるが、この
ときＯＤ、〜ＯＤ、、の上位４ビツトはｒｏｏｏｏＪに
固定されているため、全体的なダイナミックレンジ０〜
Ｖｒから見ればこの場合は結果的に１２ビツト（ＯＤ
ｏ ＝ ＯＤ ｏ ）のＡ−Ｄ変換装置１′ｙ、として
機能していることになる。
このように木用３の実施例では８ビツトのＡ−Ｄｉ換器
を３個使用し、入力アナログ電圧が７号〜Ｖｒの範囲の
ときには８ビツトのＡ−Ｄ変換装ｒ Ｖ 置として機能し、入力アナログ電圧が４〜／４の範囲の
ときには１０ビツトのＡ−Ｄ変換装置として機能し、入
力アナログ電圧が０〜 ｒ／１６の範囲のときには１２
ビツトのＡ−Ｄ変換装置として機能させるようにした。
を３個使用し、入力アナログ電圧が７号〜Ｖｒの範囲の
ときには８ビツトのＡ−Ｄ変換装ｒ Ｖ 置として機能し、入力アナログ電圧が４〜／４の範囲の
ときには１０ビツトのＡ−Ｄ変換装置として機能し、入
力アナログ電圧が０〜 ｒ／１６の範囲のときには１２
ビツトのＡ−Ｄ変換装置として機能させるようにした。
すなわち本実施例装置によれば■ｒ
紀６図に示すように入力アナログ電圧が４以下の領域に
おける読取りデータの解像度を一段と向上させることが
できる。
おける読取りデータの解像度を一段と向上させることが
できる。
なお５本発明装置をオーバーフロー出力端子ＯＦを持た
ないＡ−Ｄ変換器によって構成する場合、Ａ−Ｄ変換器
の出力を全て論理積ゲートに入力するようにすれば該論
理積ゲートからオーバーフロー出力端子とほぼ同等の出
力を得ることができる。
ないＡ−Ｄ変換器によって構成する場合、Ａ−Ｄ変換器
の出力を全て論理積ゲートに入力するようにすれば該論
理積ゲートからオーバーフロー出力端子とほぼ同等の出
力を得ることができる。
また、本発明は本発明の主旨を逸脱しない範囲° であ
れば前記実施例に適宜の変更を加え得るものであり、特
に上限基準電圧の設定値、Ａ−Ｄ変換器の個数、３状態
バツフアの出力線の共通接続態様、Ａ−Ｄ変換装置の最
終的なビット数などは入力信号のダイナミックレンジ、
所要分解能などを考慮して適宜設定するようにすればよ
い。
れば前記実施例に適宜の変更を加え得るものであり、特
に上限基準電圧の設定値、Ａ−Ｄ変換器の個数、３状態
バツフアの出力線の共通接続態様、Ａ−Ｄ変換装置の最
終的なビット数などは入力信号のダイナミックレンジ、
所要分解能などを考慮して適宜設定するようにすればよ
い。
さらに、本発明の装置は入力アナログ信号が所定値以下
である低レベル領域における基準量子化レベルを他レベ
ル領域に比して小となるようＫしたものであるが１本発
明を対数変換処理後のデータのＡ−Ｄ変換処理以外に１
例えば低レベル領域においてのみ高精度のＡ−Ｄ変換処
理を必要とするシステムなどに適用してもよいことは勿
論である。
である低レベル領域における基準量子化レベルを他レベ
ル領域に比して小となるようＫしたものであるが１本発
明を対数変換処理後のデータのＡ−Ｄ変換処理以外に１
例えば低レベル領域においてのみ高精度のＡ−Ｄ変換処
理を必要とするシステムなどに適用してもよいことは勿
論である。
以上説明したようにこの発明によれば、所定ビットの分
解能を持つ複数のＡ−Ｄ変換器の簡単な回路接続罠より
入力アナログ信号の低レベル領域における分解能を他レ
ベル領域に比べて向上せしめるようにしたことから、特
に対数変換後のデータを取扱う画像読取システムに適用
すれば、ダイナミックレンジの全ての領域に渡って均等
な読取精度のディジタル変換データを得ることができる
ようになる。またＡ−Ｄ変換器としては既存の高速仕様
のものが使用できるため、システムの処理速度を落すこ
となく低価格で高精度のＡ’−Ｄ変換処理が可能になる
。
解能を持つ複数のＡ−Ｄ変換器の簡単な回路接続罠より
入力アナログ信号の低レベル領域における分解能を他レ
ベル領域に比べて向上せしめるようにしたことから、特
に対数変換後のデータを取扱う画像読取システムに適用
すれば、ダイナミックレンジの全ての領域に渡って均等
な読取精度のディジタル変換データを得ることができる
ようになる。またＡ−Ｄ変換器としては既存の高速仕様
のものが使用できるため、システムの処理速度を落すこ
となく低価格で高精度のＡ’−Ｄ変換処理が可能になる
。
第１図はこの発明の第１の実施例を示す回路ブロック図
、第２図は前記第１の実施例装置による改善特性を説明
するためのグラフ、第３図はこの発明の第２の実施例を
示す回路ブロック図、第４図は前記第２の実施例装置に
よる改善特性を説明するためのグラフ、第５図はこの発
明の第３の実施例を示す回路ブロック図、第６図は前記
第３の実施例装置による改善特性を説明するためのグラ
フ、第７図は従来のＡ−１）変換器においてＡ−Ｄ変換
器のビット数をパラメータとしたときの入力アナログ電
圧と読取データの解像匣との関係を示すグラフである。 １’、 ２ 、３−Ａ−Ｄ変換器、１１ 、１２ 、
］３・・・３状態バツフア、２０，２１・・−インバー
タ、２２・・・アンドゲート、３０〜３６・・・分圧抵
抗、４０〜４９・・・プルダウン抵抗。 第５図 第６図 第７図
、第２図は前記第１の実施例装置による改善特性を説明
するためのグラフ、第３図はこの発明の第２の実施例を
示す回路ブロック図、第４図は前記第２の実施例装置に
よる改善特性を説明するためのグラフ、第５図はこの発
明の第３の実施例を示す回路ブロック図、第６図は前記
第３の実施例装置による改善特性を説明するためのグラ
フ、第７図は従来のＡ−１）変換器においてＡ−Ｄ変換
器のビット数をパラメータとしたときの入力アナログ電
圧と読取データの解像匣との関係を示すグラフである。 １’、 ２ 、３−Ａ−Ｄ変換器、１１ 、１２ 、
］３・・・３状態バツフア、２０，２１・・−インバー
タ、２２・・・アンドゲート、３０〜３６・・・分圧抵
抗、４０〜４９・・・プルダウン抵抗。 第５図 第６図 第７図
Claims (1)
- 所定ビットのＡ−Ｄ変換器を複数個設け、入力アナログ
信号を前記複数個のＡ−Ｄ変換器の各アナログ信号入力
端子に共通入力するとともに、前記複数個のＡ−Ｄ変換
器にそれぞれ異なる上限基準電圧を加え、入力アナログ
信号のレベルに対応して前記複数のＡ−Ｄ変換器を選択
駆動することにより前記複数のＡ−Ｄ変換器の出力から
入力アナログ信号が小さい領域において単位量子化レベ
ルが小となる変換ディジタル出力を得るようにしたＡ−
Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22149984A JPS61100026A (ja) | 1984-10-22 | 1984-10-22 | Ａ−ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22149984A JPS61100026A (ja) | 1984-10-22 | 1984-10-22 | Ａ−ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100026A true JPS61100026A (ja) | 1986-05-19 |
Family
ID=16767665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22149984A Pending JPS61100026A (ja) | 1984-10-22 | 1984-10-22 | Ａ−ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100026A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237431A (en) * | 1990-06-19 | 1993-08-17 | Fuji Xerox Co., Ltd. | Image reading apparatus for producing high quality images based on tone correction |
| JP2009296629A (ja) * | 2002-12-04 | 2009-12-17 | Nxp Bv | フラッシュタイプａ／ｄ変換器における電圧ステップの非線形分配 |
| WO2019049543A1 (ja) * | 2017-09-08 | 2019-03-14 | ソニー株式会社 | 音声処理装置、音声処理方法及びプログラム |
-
1984
- 1984-10-22 JP JP22149984A patent/JPS61100026A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237431A (en) * | 1990-06-19 | 1993-08-17 | Fuji Xerox Co., Ltd. | Image reading apparatus for producing high quality images based on tone correction |
| JP2009296629A (ja) * | 2002-12-04 | 2009-12-17 | Nxp Bv | フラッシュタイプａ／ｄ変換器における電圧ステップの非線形分配 |
| WO2019049543A1 (ja) * | 2017-09-08 | 2019-03-14 | ソニー株式会社 | 音声処理装置、音声処理方法及びプログラム |
| US11227615B2 (en) | 2017-09-08 | 2022-01-18 | Sony Corporation | Sound processing apparatus and sound processing method |
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