CN114866100B - 基于相位编码的高速自动增益控制系统 - Google Patents

Abstract

本发明提供了一种基于相位编码的高速自动增益控制系统，包括可变增益放大器模块、模数转换器模块、编码转换模块和数字信号处理模块。本发明可以快速处理相位编码信号，对于相位码数据，能够实现相位码预处理采用分段方法进行快速判断，只需要较小位数的加法器和简单的数字组合逻辑以及开关树，甚至可以不使用加法器，该快速相位码分段预处理技术在数据转换过程中首先得到高位输出，允许实现快速预处理，可发挥CMOS工艺演进时数字电路面积缩小、功耗降低、速度提升的优势，可适用于所有相位码输出的ADC后级信号处理。

Description

基于相位编码的高速自动增益控制系统

技术领域

本发明涉及自动增益控制技术领域，具体地，涉及基于相位编码的高速自动增益控制系统。

背景技术

在射频接收机系统中，通常需要自动增益控制系统保证输出功率的稳定性。对于一个采用高速高精度ADC的接收机系统，为实现自动增益控制，需要对ADC输出数据进行快速预处理，从高精度输出数据中提取出低位宽的低精度数据进行快速处理，从而得到幅度或包络信息，从而为进一步产生增益控制反馈信号提供数据。

对于输出二进制数据的ADC，其高位数据可直接作为预处理信号。对于温度计码输出的数据，可以用二进制查询的方式快速得到高位数据，进行预处理。

而对于相位编码的输出数据，其码值等于所有数据位上1的总个数，且相位编码上的1为连续的，和温度计码不同，相位码的数据位上的1不是先占据低位，因此从中快速提取出低位宽数据存在困难。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种基于相位编码的高速自动增益控制系统。

根据本发明提供的一种基于相位编码的高速自动增益控制系统，包括可变增益放大器模块、模数转换器模块、编码转换模块和数字信号处理模块，其中,

可变增益放大器模块，用于接收射频接收机链路中的模拟基带信号，并将模拟基带信号的链路增益调节到预期值；

模数转换器模块，用于接收可变增益放大器模块发出的模拟基带信号，并将模拟基带信号转换为数字基带信号，并输出N比特相位编码；

编码转换模块，用于从N比特相位编码中选取若干分段位，将N比特相位编码均匀等分，相邻的分段位之间的相位编码的数据形成中间位，判断分段位上1分布状况，根据分段位上1的分布状况判断中间位的1的分布状况，计算N比特相位编码的相位码值，根据相位码值将N比特的相位编码转换成可用于进行增益控制的数字信号；

数字信号处理模块，用于接收编码转换模块的输出，并产生直接控制可变增益放大器模块的控制字，对射频接收机链路的链路增益进行控制。

可选地，编码转换模块包括分段子单元、开关逻辑运算子单元、加法器子单元、转码子单元，其中，

分段子单元，用于从N比特相位编码中选取若干分段位，将N比特相位编码均匀等分，相邻的分段位之间的相位编码的数据形成中间位；

开关逻辑运算子单元，用于判断分段位上1分布状况，同时，判断中间位上1的分布状况；

判断子模块，用于根据分段位上1的分布状况输出与之对应的中间位的分布状况数据；

加法器子单元，计算N比特相位编码的相位码值；

转码子单元，根据相位码值将N比特的相位编码转换成可用于进行增益控制的数字信号。

可选地，开关逻辑运算子单元包括第一列逻辑开关、第二列逻辑开关、第三列逻辑开关与第四列逻辑开关；

第一列逻辑开关，用于判断分段位上1分布状况；

第二列逻辑开关，用于判断各相邻中间位的或运算结果；

第三列逻辑开关，用于判断相邻分段位的异或结果，若相邻分段的异或结果xori和xorj为1，其中，j＝(i+n)mod8-1，则将中间位i和中间位j进行求和；

第四列逻辑开关，用于判断各中间位的与运算结果。

可选地，可用于进行增益控制的数字信号包括二进制码数字信号、温度计码数字信号和独热码数字信号。

可选地，模数转换器模块采用相位域架构，且输出的N比特的相位编码的数字信号的地址指针未知并随输入信号变化。

可选地，中间位包含1～7比特位数据。

可选地，N比特的相位编码的相位码的最大值和最小值为：

其中max为最大值，min为最小值，n为分段位1的个数，m为分段位的个数，k为中间位的个数。

与现有技术相比，本发明具有如下的有益效果：

本发明提供的一种基于相位编码的高速自动增益控制系统，可以快速处理相位编码信号，对于相位码数据，能够实现相位码预处理采用分段方法进行快速判断，只需要较小位数的加法器和简单的数字组合逻辑以及开关树，甚至可以不使用加法器，该快速相位码分段预处理技术在数据转换过程中首先得到高位输出，允许实现快速预处理，可发挥CMOS工艺演进时数字电路面积缩小、功耗降低、速度提升的优势，可适用于所有相位码输出的ADC后级信号处理。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为本发明的基于相位编码的高速自动增益控制系统的环路原理框图；

图2为本发明的相位编码数字信号快速处理原理图；

图3为本发明的编码转换开关电路原理图。

图中：1、可变增益放大器模块；2、模数转换器模块；3、编码转换模块；4、数字信号处理模块。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

在对本申请的技术进行介绍说明之前，先对本申请的相位码的特性进行简单的介绍说明：

由于相位码中1是连续的，将相位码首尾相接排列，则1是连续出现的，而1的个数代表码值，因此该申请的方案通过分段的方式快速确定地址码中1的分布情况，优先得到高位输出数据，进一步根据每个分段上的数据判断结果确定1的总数，完成相位码的处理工作；

在上述的相位码特性的基础上，并结合下述的分段方法，可以理解的是：考虑相邻的两段和分隔这两段的三个分段位：

当两端的分段位均为1时，

若中点的分段位为1，则这两段上的中间位均为1；

若中间分段位为0，则整个相位码的其他段分段位和中间位均为1，仅需通过这两段上1的个数确定整个相位码的值。

如图1所示，本发明中的基于相位编码的高速自动增益控制系统可以包括可变增益放大器模块1、模数转换器模块2、编码转换模块3和数字信号处理模块4，其中,

可变增益放大器模块1，用于接收射频接收机链路中的模拟基带信号，并将模拟基带信号的链路增益调节到预期值；

模数转换器模块2，用于接收可变增益放大器模块1发出的模拟基带信号，并将模拟基带信号转换为数字基带信号，并输出N比特相位编码。

在实际应用中，模数转换器模块2采用相位域架构，且输出的N比特的相位编码的数字信号的地址指针未知并随输入信号变化。

编码转换模块3，用于从N比特相位编码中选取若干分段位，将N比特相位编码均匀等分，相邻的分段位之间的相位编码的数据形成中间位，中间位可以包含1～7比特位数据，判断分段位上1分布状况，根据分段位上1的分布状况判断中间位的1的分布状况，计算N比特相位编码的相位码值，根据相位码值将N比特的相位编码转换成可用于进行增益控制的数字信号，其中，编码转换模块3包括分段子单元、开关逻辑运算子单元、加法器子单元、转码子单元，其中，

分段子单元，用于从N比特相位编码中选取若干分段位，将N比特相位编码均匀等分，相邻的分段位之间的相位编码的数据形成中间位；

开关逻辑运算子单元，用于判断分段位上1分布状况，同时，判断中间位上1的分布状况；

判断子模块，用于根据分段位上1的分布状况输出与之对应的中间位的分布状况数据；

加法器子单元，计算N比特相位编码的相位码值；

转码子单元，根据相位码值将N比特的相位编码转换成可用于进行增益控制的数字信号；

开关逻辑运算子单元包括第一列逻辑开关、第二列逻辑开关、第三列逻辑开关与第四列逻辑开关；

第一列逻辑开关，用于判断分段位上1分布状况；

第二列逻辑开关，用于判断各相邻中间位的或运算结果；

第三列逻辑开关，用于判断相邻分段位的异或结果，若相邻分段的异或结果xori和xorj为1，其中，j＝(i+n)mod8-1，则将中间位i和中间位j进行求和；

第四列逻辑开关，用于判断各中间位的与运算结果。

请参阅图2和图3，在实际应用中，以一个N位相位码数据data<N-1:0>为例进行具体阐述。

假设第一步选取m个分段位(m为整数)，两个相邻分段位之间的中间位个数为k(k为整数)，则N为m(k+1)，取分段位为data<k>,data<2k+1>,data<3k+2>,…,data<m(k+1)-1>。

若分段码上1的个数为n，则整个相位码的最大值max和最小值min如下：

利用分段进行快速相位码预处理的基本原理是通过分段位上1的情况快速确定各段上所有中间位的1分布情况，从而省去多位求和操作，减小延时；

在上述基础上，有两种极端状况，即若所有分段位上均为0，则相位码最大值为k，最小值为0，由于且有且只有一段中间位可能出现1，所以将各段中间位data<k-1:0>,data<2k:k+1>,…,data<m(k+1)-2:m(k+1)>的各相邻比特位进行或运算后的结果用于判断最终相位码的大小。

另一种极端情况为：若所有分段位上均为1，则相位码最大为n(k+1)，最小为(n-1)k+n。由于有且仅有一段可能出现0，所以将各段中间位data<k-1:0>,data<2k:k+1>,…,data<m(k+1)-2:m(k+1)>的各相邻比特位的与运算后的结果用于判断最终相位码的大小；

在上述进行分段的基础上，选取m个均匀分布的data<k>,data<2k+1>,data<3k+2>,…,data<m(k+1)-1>作为分段位，将分段位上1的个数记为n(0≤n≤m，且n为整数)，根据n的大小对输出数据进行分类，如公式(1)和式(2)，分段位上1也是连续的，可以通过与非或的逻辑运算表达式表征m个分段位上有n个1的事件，作为控制开关树开关逻辑，一般m可取4或8等值，上述逻辑运算的延时小于一个m位加法器的延时；

通过上述通过第一列逻辑开关以后，可以进一步判断哪些分段位上1的分布情况是不确定的，进而进一步分类。

a)若n为0，将各段中间位data<k-1:0>,data<2k:k+1>,…,data<m(k+1)-2:m(k+1)>的各相邻比特位进行或运算，其运算结果记为or<k-1:0>，根据or<k-1:0>的大小判断相位码大小，即通过k位加法器计算或运算结果相加之和作为相位码的大小的值；

然后可以根据相位码的大小的值，通过对应的转码子单元转换成相应的码，可以是二进制码码数字信号、温度计码数字信号和和独热码数字信号，在具体应用中，二进制码码数字信号转换成独热码数字信号，可以将将or<k-1:0>转换为独热码形式，二进制码数字信号转独热码数字信号的映射表达式如下：

其中，x为整数且0≤x≤k.

该列第二列逻辑开关的逻辑延时包括所有各段中间位的或运算，加法器子单元采用k位加法器即可，一个二进制码数字信号转独热码数字信号的延时，该延时和第一列开关的逻辑延时是并行的，因此对整个延时的影响较小。若or<k-1:0>为a(0≤a≤k，且a为整数)，则通过oroh<a>＝＝1逻辑选择data<m(k+1)-1:0>为a；

b)若n＝m，将各段中间位data<k-1:0>,data<2k:k+1>,…,data<m(k+1)-2:m(k+1)>的各相邻比特位的与运算结果记为and<k-1:0>，根据and<k-1:0>的大小判断相位码大小；

同样的，需要一个k位加法器和一个相同映射关系二进制码数字信号转独热码数字信号将and<k-1:0>转换为独热码形式andoh，通过一列第四列逻辑开关得到相位码大小，即计算各相邻比特位的与运算结果之和为相位码大小。第四列逻辑开关的延时包括所有中间位的与运算，一个k位加法器和一个二进制码数字信号转独热码数字信号的延时，对整个延时的影响较小。若and<k-1:0>为b(0≤b≤k，且b为整数)，则通过andoh<b>＝＝1逻辑选择data<m(k+1)-1:0>为m(k+1)-k+b；

c)若n满足1≤n≤m-1，则相邻分段位的异或结果xor0,xor1,xor2,…,xor(m-1)中，仅有相隔(n-1)的两个异或结果为1，若异或结果xori和xorj为1(0≤i≤m，且i为整数j＝(i+n)mod8-1)，则可以通过sumi和sumj确定相位码大小，如图2所示，其中，sumi为分段为data<i(k+1)-1>和分段位data<(i+1)(k+1)-1>之间的中间位的异或结果之和，sumj为data<j(k+1)-1>和分段位data<(j+1)(k+1)-1>之间的中间位的异或结果之和，根据sumi和sumj之和确定相位码大小。

因此1≤n≤m-1的情况下，第二列开关的控制逻辑为xori&xorj＝＝1。为减少开关列数，将sumi和sumj转换为独热码数字信号的形式，分别记为sumohi和sumohj，则第三列开关控制的逻辑可以用sumohi和sumohj个别位的与或结果表示。若sumi和sumj相加结果为c(0≤c≤k，且c为整数)，sumohi的第x位sumohi<x>为1，其余位为0，sumohj的第y位sumohj<y>为1，其余位为0，则有x和y满足x+y＝c(0≤x≤k，0≤y≤k，且x和均为整数).因此可以根据如下表达式得到相位码data<m(k+1)-1:0>为(n-1)k+n+c；

其中+表示或运算。

将分段位的加法结果转换为独热码的形式，用于判断相位码大小，通过独热码数字信号的形式的加法结果进行判断，取代了以二进制码进行二进制查找，减少了所需的开关个数，进一步提升了数据处理速度。

而将加法结果转换为独热码数字信号，并做简单的与或逻辑所产生的延时和前级的逻辑判断和开关导通延时是重合的，因此引入额外的延时很少。基于以上快速编码转换，本发明可以实现高速自动增益控制。

根据上述形式计算出相应的相位码大小后，根据并列的判断子模块输出对应的相位码大小，即n为0时，选择各段中间位相邻比特位的或运算结果之和，若n＝m时，输出各段中间位的相邻比特位的与运算结果之和，当1≤n≤m-1，输出sumi和sumj之和作为相位码大小。

可以理解的是，除了上述并行方式，还可以采用先判断分段位1的个数，然后再根据分段位1的个数选择对应的逻辑开关进行计算，从而获得相位码大小，根据相位码大小将相位码转换成相应的可用于进行增益控制的数字信号。

数字信号处理模块4，用于接收编码转换模块3的输出，并产生直接控制可变增益放大器模块的控制字，对射频接收机链路的链路增益进行控制，数字信号处理模块4和编码转换模块3形成自动控制增益单元。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (7)

1.一种基于相位编码的高速自动增益控制系统，其特征在于，包括可变增益放大器模块、模数转换器模块、编码转换模块和数字信号处理模块，其中,

所述可变增益放大器模块，用于接收射频接收机链路中的模拟基带信号，并将模拟基带信号的链路增益调节到预期值；

所述模数转换器模块，用于接收所述可变增益放大器模块发出的模拟基带信号，并将模拟基带信号转换为数字基带信号，并输出N比特相位编码；

所述编码转换模块，用于从N比特相位编码中选取若干分段位，将所述N比特相位编码均匀等分，相邻的所述分段位之间的相位编码的数据形成中间位，判断分段位上1分布状况，根据分段位上1的分布状况判断中间位的1的分布状况，计算N比特相位编码的相位码值，根据相位码值将N比特的相位编码转换成可用于进行增益控制的数字信号；

所述数字信号处理模块，用于接收所述编码转换模块的输出，并产生直接控制所述可变增益放大器模块的控制字，对射频接收机链路的链路增益进行控制。

2.根据权利要求1所述的基于相位编码的高速自动增益控制系统，其特征在于：所述编码转换模块包括分段子单元、开关逻辑运算子单元、加法器子单元、转码子单元，其中，

所述分段子单元，用于从N比特相位编码中选取若干分段位，将所述N比特相位编码均匀等分，相邻的所述分段位之间的相位编码的数据形成中间位；

所述开关逻辑运算子单元，用于判断分段位上1分布状况，同时，判断中间位上1的分布状况；

判断子模块，用于根据分段位上1的分布状况输出与之对应的中间位的分布状况数据；

所述加法器子单元，计算N比特相位编码的相位码值；

所述转码子单元，根据相位码值将N比特的相位编码转换成可用于进行增益控制的数字信号。

3.根据权利要求2所述的基于相位编码的高速自动增益控制系统，其特征在于：所述开关逻辑运算子单元包括第一列逻辑开关、第二列逻辑开关、第三列逻辑开关与第四列逻辑开关；

所述第一列逻辑开关，用于判断分段位上1分布状况；

所述第二列逻辑开关，用于判断各相邻中间位的或运算结果；

所述第三列逻辑开关，用于判断相邻分段位的异或结果，若相邻分段的异或结果xori和xorj为1，其中，j＝(i+n)mod8-1，则将中间位i和中间位j进行求和；

所述第四列逻辑开关，用于判断各中间位的与运算结果。

4.根据权利要求1所述的基于相位编码的高速自动增益控制系统，其特征在于：所述可用于进行增益控制的数字信号包括二进制码数字信号、温度计码数字信号和独热码数字信号。

5.根据权利要求1所述的基于相位编码的高速自动增益控制系统，其特征在于，所述模数转换器模块采用相位域架构，且输出的N比特的相位编码的数字信号的地址指针未知并随输入信号变化。

6.根据权利要求1所述的基于相位编码的高速自动增益控制系统，其特征在于，所述中间位包含1～7比特位数据。

7.根据权利要求1所述的基于相位编码的高速自动增益控制系统，其特征在于，所述N比特的相位编码的相位码的最大值和最小值为：

其中max为相位码的最大值，min为相位码的最小值，n为分段位1的个数，m为分段位的个数，k为中间位的个数。