JP2006338231A - 半導体装置及びデータ処理システム - Google Patents

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Abstract


【課題】 パラレルインタフェースのエンディアンが外部で認識されていなくても外部から正しくエンディアンの切換えを行なうことができる半導体装置を提供する。
【解決手段】 半導体装置は切換え回路（３６）と第１レジスタ（３５）を有する。切換え回路は、外部とのパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを切換える。第１レジスタは、切換え回路の制御データを保持する。切換え回路は、第１レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の第１の制御情報が供給されたときパラレルインタフェースをリトルエンディアンとし、第１レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の第２の制御情報が供給されたとき前記パラレルインタフェースをビッグエンディアンとする。エンディアン設定状態がどうであっても制御情報の入力に関してはその影響を受けない。
【選択図】 図１

Description

本発明は、パラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを切換える技術に係り、転送スレーブのような周辺装置とされる半導体装置、更には転送マスタのようなホスト装置と転送スレーブのような周辺装置を備えたデータ処理システムに関する。
ホスト装置と周辺装置の間（即ち転送マスタと転送スレーブ間、若しくはバスマスタとバススレーブ間）におけるパラレルインタフェースを行なう場合に、転送すべきデータの転送単位がデータバスの並列ビット数（バス幅）を越えるときは、複数回に分けて転送を行なわなければならない。このときの転送形態としてビッグエンディアンとリトルエンディアンがある。ビッグエンディアンはデータの上位バイト、下位バイトの順で転送する形態である。リトルエンディアンはデータの下位バイト、上位バイトの順で転送する形態である。したがって、ホスト装置と周辺装置の転送形態は一致しなければならない。ホスト装置がビッグエンディアンでデータを転送し、周辺装置がこれをリトルエンディアンとして受領すると、周辺装置が受領したデータの上位バイトと下位バイトはホスト装置が送信したデータと入れ替わってしまう。
従来は周辺装置のような半導体装置は外部端子のプルアップ又はプルダウンによってビッグエンディアンとリトルエンディアンの切換えが可能にされている。しかしながら、その場合にはエンディアン切換えのためのモード端子が余計に必要である。
特許文献１にはエンディアンの自動切換えを行なう技術が記載されている。これによれば、エンディアン切換えを行なうべきアドレス値を保持するエンディアン変換情報部と、アドレス値を比較してエンディアン切換えの要否を自動判定する判定部を設け、エンディアン切換えを自動的に実行可能とするものである。
特開平８−３０５６２８号公報
しかしながら、エンディアン自動切換えを行なう技術においても、その前提として転送マスタやバスマスタなどのホスト装置は予め転送スレーブやバススレーブのような周辺装置のエンディアンを分かっていなければならない。分かっていなければ、エンディアン切換えのための情報それ自体を周辺装置に正しく受信させることができない。従って、ホスト装置は周辺装置のエンディアンに合わせて転送動作しなければならない場合を生ずる。これは周辺装置がホスト装置の動作を規定することになり、システム設計の負担になる。
本発明の目的は、パラレルインタフェースのエンディアンが外部で認識されていなくても外部から正しくエンディアンの切換えを行なうことができる半導体装置を提供することにある。
本発明の別の目的は、ホスト装置が周辺装置のエンディアンを認識していなくても、周辺装置のエンディアンをホスト装置自らのエンディアンに合わせることができるデータ処理システムを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕本発明に係る半導体装置（１）は、切換え回路（３６）と第１レジスタ（１０）を有する。切換え回路は、外部とのパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを切換える。第１レジスタは、前記切換え回路の制御データ（ＣＭＤＤＬ，ＣＭＤＤＢ）を保持する。前記切換え回路は、前記第１レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の第１の制御情報（ＣＭＤＤＬ）が供給されたとき前記パラレルインタフェースをリトルエンディアンとし、前記第１レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の第２の制御情報（ＣＭＤＤＢ）が供給されたとき前記パラレルインタフェースをビッグエンディアンとする。上記より、半導体装置のエンディアン設定状態がどうであっても制御情報の入力に関してはエンディアンの設定状態の影響を受けずに、正しく制御情報を受信することができる。したがって、パラレルインタフェースのエンディアンが外部で認識されていなくても外部から正しくエンディアンの切換えを行なうことが可能になる。
本発明の具体的な一つの形態として、前記第１レジスタを選択する選択回路（１２）を有する。前記選択回路は上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の選択情報（ＣＭＤＡＳ）が供給されたとき前記第１レジスタを選択して前記制御データの入力を可能にする。選択情報の入力という点についても制御情報と同様にエンディアンの設定状態に影響されずに、正しく選択情報を受信することができる。
本発明の更に具体的な一つの形態として、前記選択情報を保持する第２レジスタ（３５）を有する。前記選択回路は前記第２レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の選択情報が供給されたとき前記第１レジスタを選択する。
本発明の更に具体的な一つの形態として、前記上位と下位が入れ替わっても特定ビット位置の値に変化のない情報は、上位と下位が相互に一致する情報である。１６ビットのデータを考えると、例えば選択情報はｈ０６０６、第１の制御情報はｈ０１０１、第２の制御情報はｈ００００とされる。記号ｈは後続の数値が１６進数であることを意味する。
本発明の更に具体的な一つの形態として、前記選択情報と制御データとのパラレルインタフェースに用いる複数の外部端子（ＤＢ７−０）を有する。前記選択情報と制御データは例えば前記外部端子から所定フォーマットのパケットを利用して直列的に入力される。
〔２〕別の観点による半導体装置は、第１レジスタ（１０）、第２レジスタ（３５）、選択回路（１２）及び切換え回路（３６）を有する。第１レジスタは、外部とのパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを制御するための制御データを保持する。第２レジスタは、前記制御レジスタを選択するための選択情報（ＣＭＤＡＳ）を保持する。選択回路は、前記第２レジスタに上位と下位が相互に一致する所定の選択情報が供給されたとき前記第１レジスタを選択する。切換え回路は、前記選択回路で選択された前記第１レジスタに上位と下位が相互に一致する所定の第１の制御情報（ＣＭＤＤＬ）が供給されたとき前記パラレルインタフェースを前記リトルエンディアンとし、前記選択回路で選択された前記第１レジスタに上位と下位が相互に一致する所定の第２の制御情報（ＣＭＤＤＢ）が供給されたとき前記パラレルインタフェースを前記ビッグエンディアンとする。
上記より、半導体装置のエンディアン設定状態がどうであっても制御情報と選択情報の入力に関してはエンディアンの設定状態の影響を受けずに、正しく制御情報と選択情報を受信することができる。したがって、パラレルインタフェースのエンディアンが外部で認識されていなくても外部から正しくエンディアンの切換えを行なうことができる。
本発明の具体的な一つの形態として、前記選択情報と制御データとのパラレルインタフェースに用いる複数の外部端子（ＤＢ７−０）を有する。前記選択情報と制御データは例えば前記外部端子から所定フォーマットのパケットを利用して直列的に入力される。
本発明の更に具体的な一つの形態として、前記選択情報は外部から与えられる第１のコマンドアドレス情報である。前記第１の制御情報は前記第１のコマンドアドレス情報に付随して外部から与えられる第１のコマンドである。前記第２の制御情報は前記第１のコマンドアドレス情報に付随して外部から与えられる第２のコマンドである。
本発明の更に具体的な一つの形態として、前記第２のコマンドアドレス情報に付随して外部から与えられる第３のコマンドに従ってデータ処理を行なうデータ処理部を有する。
このとき、前記データ処理部は、例えば表示メモリ（１４）と、表示メモリに格納された表示データに基づいてディスプレイの表示電極を駆動する駆動回路（２０，２５）とを有する。このような半導体装置は、例えば１個の半導体基板に形成され、液晶ディスプレイの表示駆動制御を行う液晶駆動制御装置とされる。
〔３〕本発明に係るデータ処理システムは、ホスト装置（３０、４５）と、前記ホスト装置に複数の信号線を介して接続された周辺装置（１）とを有する。前記周辺装置は、前記複数の信号線によるパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを制御するための制御データを保持する第１レジスタと、前記制御レジスタを選択するための選択情報を保持する第２レジスタとを有する。前記ホスト装置は、前記第１レジスタを選択するとき、前記第２レジスタに上位と下位が相互に一致する所定の選択情報を出力する。更に前記ホスト装置は、前記周辺装置のパラレルインタフェースを前記リトルエンディアンとするとき、選択した前記第１レジスタに上位と下位が相互に一致する所定の第１の制御情報を出力する。上記より、ホスト装置は周辺装置のエンディアンを認識していなくても、周辺装置のエンディアンを自らのエンディアンに合わせることができる。
本発明に係る別のデータ処理システムでは、前記ホスト装置は、前記周辺装置のパラレルインタフェースを前記ビッグエンディアンとするときは、選択した前記第１レジスタに上位と下位が相互に一致する所定の第２の制御情報を出力する。この場合にもホスト装置は周辺装置のエンディアンを認識していなくても、周辺装置のエンディアンを自らのエンディアンに合わせることができる。
上記データ処理システムの具体的な一つの形態として、前記選択情報はホスト装置が出力する第１のコマンドアドレス情報である。前記第１の制御情報は前記第１のコマンドアドレス情報に付随して前記ホスト装置が出力する第１のコマンドである。前記第２の制御情報は前記第１のコマンドアドレス情報に付随して前記ホスト装置が出力する第２のコマンドである。
更に具体的な一つの形態として、前記周辺装置は、前記第２のコマンドアドレス情報に付随して前記ホスト装置が出力する第３のコマンドに従ってデータ処理を行なうデータ処理部を有する。
更に具体的な一つの形態として、前記周辺装置に接続されたディスプレイを有するとき、前記データ処理部は表示メモリと、表示メモリに格納された表示データに基づいて前記ディスプレイの表示電極を駆動する駆動回路とを有する。
更に具体的な一つの形態として、前記ホスト装置は前記周辺装置の制御を行なうマイクロコンピュータ（４５Ｂ）を有する。
更に具体的な一つの形態として、前記ホスト装置に接続された高周波部を有するとき、前記ホスト装置は携帯電話機のベースバンド処理を行なうマイクロコンピュータ（４５Ａ）を有する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、半導体装置によれば、パラレルインタフェースのエンディアンが外部で認識されていなくても外部から正しくエンディアンの切換えを行なうことができる。
データ処理システムによれば、ホスト装置が周辺装置のエンディアンを認識していなくても、周辺装置のエンディアンをホスト装置自らのエンディアンに合わせることができる。
《液晶駆動制御装置》
図２には半導体装置の一例に係る液晶駆動制御装置（ＬＣＤＣＮＴ）１の構成が例示される。ホストインタフェース回路（ＨＩＦ）２は、パラレルインタフェース回路（ＰＩＦ）３、高速シリアルインタフェース回路（ＨＳＳＩＯ）４、低速シリアルインタフェース回路（ＬＳＳＩＯ）５、出力ポート（ＯＰＲＴ）６などを備える。パラレルインタフェース回路３は並列バスＤＢ０−７を介して例えば８ビット並列に情報の入出力を行なう。低速シリアルインタフェース回路５はシリアル入力端子ＳＤＩとシリアル出力端子ＳＤＯを用いてデータをシリアル入出力する。高速シリアルインタフェース回路４は差動データ端子ｄａｔａ±、差動ストローブ端子ｓｔｂ±を用いて低振幅差動で高速のシリアルデータの入出力を行なう。出力ポート６はポート端子ＯＰＯＲＴ８−０の出力信号の論理レベルを制御可能である。チップセレクト信号ＣＳ、ライト信号ＷＲはパラレルインタフェース用の代表的なストローブ信号である。ホストインタフェース回路２はこれに接続される図示を省略するホスト装置との間でコマンド及び表示データの入出力を行なうために、パラレルインタフェース回路３、高速シリアルインタフェース回路４、又は低速シリアルインタフェース回路５を使用可能である。どれを使用するかはモード端子ＩＭ３−０のプルアップ又はプルダウン状態によって決定される。
ホスト装置は所定フォーマットのパケットを利用してホストインタフェース回路２にコマンドやデータを伝達する。図示はしないが、前記パケットはヘッダー部とボディー部から成る。ヘッダー部はパケットのデータ語長やパケットの種別情報を有すると共に、アドレス領域を有している。アドレス領域には例えば液晶駆動制御装置１内のレジスタやメモリのアドレス情報を保持する。このとき、ボディー部のデータ領域にはそのアドレス情報に対応するデータやコマンドが保持されている。
ホスト装置とのインタフェースにパラレルインタフェース３を採用する場合には、前記パケットを介してアドレス情報、コマンド及びデータをデータ入出力端子ＤＢ０−７から受け取る。
ホストインタフェース回路２はホスト装置からコマンドパケットを受け取ると、そのアドレス情報をコマンドアドレスレジスタ（ＣＡＲＥＧ）１０に格納する。コマンドアドレスデコーダ（ＣＡＤＥＣ）１２はコマンドアドレスレジスタ１０に格納されたコマンドアドレスをデコードしてレジスタ選択信号などを生成する。パケットによって受け取ったコマンドデータはコマンドデータレジスタアレイ（ＣＤＲＥＧ）１１に供給される。コマンドデータレジスタアレイ１１は各々所定のアドレスにマッピングされた多数のコマンドデータレジスタを有する。受け取ったコマンドを格納すべきコマンドデータレジスタは前記コマンドアドレスデコーダ１２から出力されるレジスタ選択信号によって選択される。コマンドデータレジスタにラッチされたコマンドデータはインストラクション若しくは制御データとして対応する回路部分に供給され、内部の動作を制御する。尚、レジスタセレクト信号ＲＳによって直接コマンドデータレジスタアレイ１１を選択してコマンドデータレジスタにコマンドデータを設定することも可能とされる。
ホストインタフェース回路２はホスト装置からデータパケットを受け取ると、そのアドレス情報をアドレスカウンタ１３に供給する。アドレスカウンタ１３は対応するコマンドデータレジスタの内容に従ってインクリメント動作などを行なって表示メモリ（ＧＲＡＭ）１４に対するアドレシングを行なう。このとき、コマンドデータによるアクセス指示が表示メモリ１４に対する書き込み動作であれば、データパケットのデータがバス１５を介してライトデータレジスタ（ＷＤＲ）９に供給され、タイミングを合わせて表示メモリ（ＧＲＡＭ）１４に格納される。表示データの格納は例えば表示フレーム単位などで行なわれる。コマンドデータによるアクセス指示が表示メモリ１４に対する読出し動作であれば、表示メモリ１４に格納されているデータはリードデータレジスタ（ＲＤＲ）１６に読出されて、ホスト装置に供給可能にされる。コマンドデータレジスタが表示コマンドを受け取ったとき表示メモリ１４は表示タイミングに同期した読出し動作が行なわれる。読出しや表示のタイミング制御はタイミングジェネレータ（ＴＧＮＲ）１７が行なう。表示タイミングに同期して表示メモリ１４から読み出された表示データはラッチ回路（ＬＡＴ）１８にラッチされる。ラッチされたデータはソースドライバ（ＳＯＣＤＲＶ）２０に与えられる。液晶駆動制御装置１が駆動制御対象とする液晶ディスプレイはドットマトリクス型のＴＦＴ（薄膜トランジスタ）液晶パネルによって構成され、信号電極としての多数のソース電極と、走査電極としての多数のゲート電極を駆動端子として有する。ソースドライバ（ＳＯＣＤＲＶ）２０は駆動端子Ｓ１−７２０によって液晶ディスプレイのソース電極を駆動する。駆動端子Ｓ１−７２０の駆動レベルは階調電圧生成回路（ＴＷＶＧ）２１で生成された階調電圧を用いて行なわれる。階調電圧はガンマー補正回路（γＭＤ）２２でガンマー補正可能とされる。スキャンデータ生成回路（ＳＣＮＤＧ）２４はタイミングジェネレータ１７からの走査タイミングに同期して走査用データを生成する。走査用データはゲートドライバ（ＧＴＤＲＶ）２５に供給される。ゲートドライバ２５は駆動端子Ｑ１−３２０によって液晶ディスプレイのゲート電極を駆動する。駆動端子Ｇ１−３２０の駆動レベルは液晶駆動レベル発生回路（ＤＲＬＧ）２６で生成される駆動電圧を用いて行なわれる。
クロックパルスジェネレータ（ＣＰＧ）２８は端子ＯＳＣ１，ＯＳＣ２からの原発振クロックを入力して内部クロックを生成し、タイミングジェネレータ１７に動作タイミング基準クロックとして供給する。内部基準電圧発生回路（ＩＶＲＥＦＧ）２９は基準電圧を生成して内部ロジック電源レギュレータ（ＩＬＯＧＶＧ）３０に供給する。内部ロジック電源レギュレータ３０はその基準電圧に基づいて内部ロジック用電源を生成する。
《エンディアン設定回路》
図３には前記液晶駆動制御装置におけるパラレルインタフェースのための信号線が例示される。液晶駆動制御装置１とホスト装置３０とを接続するパラレルインタフェースのための信号線３１は、チップセレクト信号ＣＳ，ライト信号ＷＲ、レジスタセレクト信号ＲＳ、及びデータ端子ＤＢ７−０の各信号線とされる。液晶駆動制御装置１はパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを選択可能になっている。図３に例示されるようにビックエンディアンとは、データの上位バイト（Ｈｂｙｔ）、下位バイト（Ｌｂｙｔ）の順で転送する形態である。リトルエンディアンはデータの下位バイト、上位バイトの順で転送する形態である。エンディアンは転送マスタと転送スレーブの間で一致していなければならない。
図１にはパラレルインタフェース回路におけるエンディアン設定回路の一例が示される。例えばコマンドパケットのアドレス領域を１６ビット、アドレス領域に続くデータ領域を１６ビットする。パラレルデータ入力端子ＤＢ７−０は、８ビットであるから前記アドレス領域の１６ビットのコマンドアドレスを８ビットづつ２回に分けて入力し、これに続くデータ領域の１６ビットのコマンドデータを８ビットづつ２回に分けて入力する。データラッチ（ＤＬＨ）３２は上位８ビット（ＩＢ１５−８）を入力する。データラッチ（ＤＬＬ）３３は下位８ビット（ＩＢ７−０）を入力する。データラッチ３２，３３の出力（ＩＢ１５−０）は１６ビット並列されてコマンドアドレスレジスタ１０の入力端子とコマンドデータレジスタアレイ１１の入力に接続される。
前記コマンドデータレジスタアレイ１１は、外部とのパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを制御するための制御データとしてのエンディアン設定コマンドを保持するエンディアン設定レジスタ（ＥＳＲＥＧ）３５を有する。前記コマンドアドレスレジスタ１０が前記エンディアン設定レジスタ３５を選択するためのコマンドアドレス情報を保持すると、コマンドアドレスデコーダ１２は前記エンディアン設定レジスタ（ＥＳＲＥＧ）３５を選択する。選択されたエンディアン設定レジスタ３５に第１のエンディアン設定コマンドがロードされると、制御信号ＴＣＲＥＶを論理値１とする。選択されたエンディアン設定レジスタ３５に第２のエンディアン設定コマンドがロードされると、制御信号ＴＣＲＥＶを論理値０とする。制御信号ＴＣＲＥＶは切換え回路（ＣＨＧ）３６に供給される。切換え回路はデータラッチ３２、３３のデータ取り込みパルス（ラッチパルスを）φＬＰＨ、φＬＰＬを生成する。データラッチ３２は上位ラッチパルスφＬＰＨのパルス変化に同期して入力データをラッチする。データラッチ３３は下位ラッチパルスφＬＰＬのパルス変化に同期して入力データをラッチする。制御信号ＴＣＲＥＶが論理値１のとき、切換え回路３６は、１６ビットデータの下位バイトデータの転送に同期して変化される第１転送パルスφＴＰＦのパルス変化に同期して下位ラッチパルスφＬＰＬをパルス変化させる。同様に、１６ビットデータの上位バイトデータの転送に同期して変化される第２転送パルスφＴＰＳのパルス変化に同期して上位ラッチパルスφＬＰＨをパルス変化させる。一方、制御信号ＴＣＲＥＶが論理値０のとき、切換え回路３６は、１６ビットデータの下位バイトデータの転送に同期して変化される第１転送パルスφＴＰＦのパルス変化に同期して上位ラッチパルスφＬＰＨをパルス変化させる。同様に、１６ビットデータの上位バイトデータの転送に同期して変化される第２転送パルスφＴＰＳのパルス変化に同期して下位ラッチパルスφＬＰＬをパルス変化させる。転送カウンタ（ＴＣＵＮＴ）３７は信号ＣＳによってチップ選択された状態で書き込み信号によるライトサイクル毎に０，１をサイクリックに計数する。奇数番目のライトサイクルで計数値０、偶数番目のライトサイクルで計数値１を出力する。デコーダ（ＤＥＣ）３８はその計数値をデコードし、奇数番目のライトサイクルで第１転送パルスφＴＰＦをパルス変化させ、偶数番目のライトサイクルで第１転送パルスφＴＰＦをパルス変化させる。
図４には図1のエンディアン設定回路の動作タイミングが示される。前記切換え回路３６は、制御信号ＴＣＲＥＶが論理値１のとき前記パラレルインタフェースを前記リトルエンディアンとし、制御信号ＴＣＲＥＶが論理値０のとき前記パラレルインタフェースを前記ビッグエンディアンとする。図５には切換え回路３６の動作形態を整理して示してある。
図６にはエンディアン設定レジスタ３５を選択するためのコマンドアドレス情報ＣＭＤＡＳ、第１のエンディアン設定コマンドＣＭＤＤＬ、第２のエンディアン設定コマンドＣＭＤＤＢが例示される。前記コマンドアドレス情報はｈ０６０６とされる。要するに、コマンドデータレジスタのアドレスマップを示す図７のように、エンディアン設定レジスタ（ＥＳＲＥＧ）３５はアドレスｈ０６０６にマッピングされている。図６のように第１のエンディアン設定コマンドＣＭＤＤＬはｈ０１０１とされる。第２のエンディアン設定コマンドＣＭＤＤＢはｈ００００とされる。図６においてビット０（ＩＢ０）とビット８（ＩＢ８）の位置の値ＴＶが第１のエンディアン設定コマンドＣＭＤＤＬでは１とされ、第２のエンディアン設定コマンドＣＭＤＤＢでは０とされる。その他のビットＩＢ１〜ＩＢ７、ＩＢ９〜ＩＢ１５の値は０である。上記値ｈ０６０６、ｈ０１０１、ｈ００００は、上位と下位が入れ替わっても特定ビット位置の値に変化のない情報の一例である。したがって、ホスト装置３０がリセット解除の直後にエンディアン設定を行なう場合、ホスト装置３０がリトルエンディアンであれば液晶駆動制御装置１にコマンドアドレス情報ＣＭＤＡＳに付随して第１のエンディアン設定コマンドＣＭＤＤＬを発行すればよい。ホスト装置３０がビッグエンディアンであれば液晶駆動制御装置１にコマンドアドレス情報ＣＭＤＡＳに付随して第２のエンディアン設定コマンドＣＭＤＤＢを発行すればよい。液晶駆動制御装置におけるエンディアン設定の初期状態がどうであっても、液晶駆動制御装置のエンディアンを全く認識しなくてもよい。それらの値ｈ０６０６、ｈ０１０１、ｈ００００は上位と下位が入れ替わっても同一になるからである。
ここでは、前記信号ＴＣＲＥＶを、前記ビットＩＢ０の値（ＴＶ）とＩＢ１の値（ＴＶ）との論理積信号とする。これは、前記エンディアン設定コマンドＣＭＤＤＬに対してビットＩＢ０とＩＢ１の値が１であることを検証するということである。エンディアン設定コマンドの各ビットの値が正しいかを検証する論理を採用して信号ＴＣＲＥＶを生成してもよいが、ここではそうしない。その理由は以下の通りである。即ち、エンディアン設定レジスタ（ＥＳＲＥＧ）３５が指定されるには正しいアドレスｈ０６０６が供給されなければならない。パワーオンリセットによる初期状態はビッグエンディアン設定（ＴＣＲＥＶ＝０）であり、リトルエンディアンへの設定変更コマンドに対してはその値ｈ０１０１のＩＢ０，ＩＢ８を正確に検証することができる。図６のコマンド仕様に従った操作が行なわれる限り正常なエンディアン制御が保障される。これらにより、信号ＴＣＲＥＶの生成論理に対しては、ビットＩＢ１〜ＩＢ７、ＩＢ９〜ＩＢ１５の値をドントケアとしても、リトルエンディアンからビッグエンディアンへの再設定ではＩＢ０，ＩＢ８の何れかが１であっても、実質的な支障はないと考えるからである。其れによってエンディアン設定コマンドの判定論理を著しく簡素化することができる。
《携帯電話機》
図８には前記液晶駆動制御装置１を適用したデータ処理システムの一例に係る携帯電話機（ＣＰＨＮ）４１が示される。アンテナ４２で受信された無線帯域の受信信号は高周波インタフェース部（ＲＦＩＦ）４３に送られる。受信信号は高周波インタフェース部４３でより低周波数の信号に変換されて、復調され、ディジタル信号に変換されて、ベースバンド部（ＢＢＰ）４４に供給される。ベースバンド部４４ではマイクロコンピュータ（ＭＣＵ）４５などを用いてチャネルコーデック処理を行ない、受信したディジタル信号の秘匿を解除し、誤り訂正を行なう。そして、特定用途半導体デバイス（ＡＳＩＣ）４６を用いて通信用の必要な制御データと圧縮音声データなどの通信データに分ける。制御データはＭＣＵ４５に送られ、ＭＣＵ４５は通信プロトコル処理などを行なう。チャネルコーデック処理で取り出された音声データはＭＣＵ４５を用いて伸張され、音声データとして音声インタフェース回路（ＶＣＩＦ）４９に供給されてアナログ信号に変換され、スピーカ４７より音声として再生される。送信動作では、マイク４８から入力された音声信号は音声インタフェース回路４９でディジタル信号に変換され、ＭＣＵ４５などを用いてフィルタ処理され、圧縮音声データに変換される。ＡＳＩＣ４６は圧縮音声データと、ＭＣＵ４５からの制御データを合成して送信データ列を生成し、ＭＣＵ４５を用いてそれに誤り訂正・検出符号、秘匿コードを付加して送信データを生成する。送信データは高周波インタフェース部４３で変復され、変復された送信データは高周波数の信号に変換されて、増幅され、アンテナ４２より無線信号として送出される。
ＭＣＵ４５は液晶駆動制御装置（ＬＣＤＣＮＴ）１に表示コマンド及び表示データなどを発行する。これによって液晶駆動制御装置１は液晶ディスプレイ５０に画像を表示させる制御を行う。ＭＣＵ５は中央処理装置（ＣＰＵ）、ディジタル信号処理プロセッサ（ＤＳＰ）などの回路ユニットを備える。ＭＣＵ５は専ら通信用のベースバンド処理を担うベースバンドプロセッサ（ＢＢＰ）と、表示制御やセキュリティー制御などの付加機能制御を専ら担うアプリケーションプロセッサ（ＡＰＰ）とに分けて構成することも可能である。ＬＣＤＣＮＴ１０、ＡＳＩＣ６、ＭＣＵ５は、特に制限されないが、夫々個別半導体デバイスによって構成される。ここではＭＣＵ４５を液晶駆動制御装置１のホスト装置とする。ＭＣＵ４５と液晶駆動制御装置１とのインタフェースには前記信号線３２１によるパラレルインタフェースが選択されている。
図９にはＭＣＵ４５によるエンディアン設定動作の一例が示される。ＭＣＵ４５はパラレルインタフェースをリトルエンディアン形態で行なう転送マスタとして機能する。液晶駆動制御装置はパワーオンリセットによりパラレルインタフェースをビッグエンディアン形態で行なように初期化されるものとする。
ＭＣＵ４５はパワーオンリセット解除の直後に処理Ｓ１、Ｓ２を行なう。処理Ｓ１では、ＭＣＵ４５はコマンドアドレスｈ０６０６を発行する。ＭＣＵ４５とＬＣＤＣＮＴ１のエンディアンが相違するが、コマンドアドレスｈ０６０６は上位と下位が入れ替わっても値は同じであるから、正常にエンディアン設定コマンドレジスタ３５が選択される。Ｓ２の処理では、ＭＣＵ５はＬＣＤＣＮＴ１のエンディアンを自らのエンディアンに揃えるためにリトルエンディアンを指定するため値ｈ０１０１の第１のエンディアン設定コマンドＣＭＤＤＬを発行する。このときもＭＣＵ４５とＬＣＤＣＮＴ１のエンディアンは相違するが、コマンドデータｈ０１０１は上位と下位が入れ替わっても値は同じであるから、正常にエンディアン設定コマンドレジスタ３５にコマンドデータＨ０１０１がセットされる。これによってＬＣＤＣＮＴ１のエンディアンはビッグエンディアンからリトルエンディアンに変更される。この後の処理３ではＭＣＵ４５とＬＣＤＣＮＴ１の双方がリトルエンディアンで動作するので、どのようなコマンドアドレスでも、どのようなコマンドデータでも正常に処理することができる。
特に図示はしないが、ＭＣＵ４５のエンディアンがビッグエンディアンの場合には、パワーオンリセット解除直後にＭＣＵ４５はコマンドアドレスｈ０６０６と、値ｈ００００の第２のエンディアン設定コマンドＣＭＤＤＢを発行すればよい。
図１０にはホスト装置としてベースアンドプロセッサ（ＢＢＰ）４５Ａとアプリケーションプロセッサ（ＡＰＰ）４５Ｂの双方が液晶駆動制御装置１を制御する場合にエンディアン設定をダイナミックに切換えるようにした動作を説明する。ＢＢＰ４５Ａはパラレルインタフェースをリトルエンディアン形態で行なう転送マスタとして機能する。ＡＰＰ４５Ｂはパラレルインタフェースをビッグエンディアン形態で行なう転送マスタとして機能する。液晶駆動制御装置はパワーオンリセットによりパラレルインタフェースをビッグエンディアン形態で行なように初期化されるものとする。図１０に示されるようにＢＢＰ４５ＡがＬＣＤＣＮＴ１を制御するときは先ずエンディアン設定コマンドを用いてＬＣＤＣＮＴ１をリトルエンディアン動作可能とする。例えば携帯電話機の待ち受け状態においてＢＢＰ４５ＡＱのリアルタイムクロックを用いて液晶ディスプレイに時計表示を行なうような場合が考えられる。ＡＰＰ４５ＢがＬＣＤＣＮＴ１を制御するときは先ずエンディアン設定コマンドを用いてＬＣＤＣＮＴ１をビッグエンディアン動作可能とする。前記ＬＣＤＣＮＴ１のエンディアン切換え機能によってエンディアンをダイナミックに切換えることも可能である。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本明細書においてコマンドとはコマンドレジスタにセットするインストラクションだけを意味するものではなく、ポート制御レジスタなどの制御レジスタにセットすべき制御データも意味する。要するに、液晶駆動制御装置の場合には表示データ以外のデータがコマンドであり、何らかの意味で動作を指示するインストラクションデータを意味する。また、一つの液晶駆動制御装置においてホストインタフェースとしてシリアルインタフェースを選択可能とする構成は本発明にとって必須ではない。ホスト装置はベースバンド処理及びアプリケーション処理に利用される一つのＭＣＵ５に限定されない。ベースバンドプロセッサ、アプリケーションプロセッサの双方であっても、更に別に回路であっても良い。
エンディアン設定用のコマンドアドレス情報はｈ０６０６に限定されない。同じくエンディアン設定コマンドもｈ００００、ｈ０１０１に限定されない。上位と下位が入れ替わっても特定ビット位置の値に変化がなければよい。必ずしも上位の値と下位の値が一致していることを要しない。データの上位下位はバイト単位であることに限定されない。例えばワード単位であってもロングワード単位であってもよい。
本発明は携帯電話機に限定されず、ＰＤＡ（パーソナル・ディジタル・アシスタント）のような携帯データ処理端末、ストレージ端末などの各種データ処理システムに広く適用可能である。また、半導体装置若しくは周辺装置は液晶駆動制御装置に限定されない。本発明はグラフィックコントローラ、メモリコントローラ、バスコントローラ、ダイレクトメモリアクセスコントローラ、メモリなど種々の回路やデバイスに適用することができる。
パラレルインタフェース回路におけるエンディアン設定回路の一例を示すブロック図である。 半導体装置の一例に係る液晶駆動制御装置の構成を例示するブロック図である。 液晶駆動制御装置におけるパラレルインタフェースのための信号線を示す説明図である。 図1のエンディアン設定回路の動作タイミングを示すタイミング図である。 エンディアン設定回路における切換え回路の動作形態を整理して示した説明図である。 エンディアン設定レジスタを選択するためのコマンドアドレス情報ＣＭＤＡＳ、第１のエンディアン設定コマンドＣＭＤＤＬ、第２のエンディアン設定コマンドＣＭＤＤＢを例示する説明図である。 コマンドデータレジスタのアドレスマップである。 液晶駆動制御装置を適用したデータ処理システムの一例に係る携帯電話機のブロック図である。 ＭＣＵによるエンディアン設定動作の一例を示す動作説明図である。 ホスト装置としてベースアンドプロセッサとアプリケーションプロセッサの双方が液晶駆動制御装置を制御する場合にエンディアン設定をダイナミックに切換えるようにしたときの動作説明図である。
符号の説明
１ 液晶駆動制御装置（ＬＣＤＣＮＴ）
２ ホストインタフェース回路（ＨＩＦ）
３ パラレルインタフェース回路（ＰＩＦ）
４ 高速シリアルインタフェース回路（ＨＳＳＩＯ）
５ 低速シリアルインタフェース回路（ＬＳＳＩＯ）
６ 出力ポート（ＯＰＲＴ）
ＤＢ７−０ 並列バス
１０ コマンドアドレスレジスタ
１２ コマンドアドレスデコーダ
１４ 表示メモリ（ＧＲＡＭ）
２０ ソースドライバ（ＳＯＣＤＲＶ）
２５ ゲートドライバ（ＧＴＤＲＶ）
３２，３３ データラッチ
３５エンディアン設定レジスタ（ＥＳＲＥＧ）
ＴＣＲＥＶ 制御信号
３６ 切換え回路（ＣＨＧ）
ＣＭＤＡＳ コマンドアドレス情報
ＣＭＤＤＬ 第１のエンディアン設定コマンド
ＣＭＤＤＢ 第２のエンディアン設定コマンド
４１ 携帯電話機（ＣＰＨＮ）
４５ マイクロコンピュータ（ＭＣＵ）
４５Ａ ベースアンドプロセッサ（ＢＢＰ）
４５Ｂ アプリケーションプロセッサ（ＡＰＰ）

Claims (18)

  1. 外部とのパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを切換える切換え回路と、
    前記切換え回路の制御データを保持する第１レジスタと、を有し、
    前記切換え回路は、前記第１レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の第１の制御情報が供給されたとき前記パラレルインタフェースをリトルエンディアンとし、前記第１レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の第２の制御情報が供給されたとき前記パラレルインタフェースをビッグエンディアンとする半導体装置。
  2. 前記第1レジスタを選択する選択回路を有し、
    前記選択回路は上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の選択情報が供給されたとき前記第１レジスタを選択して前記制御データの入力を可能にする請求１記載の半導体装置。
  3. 前記選択情報を保持する第２レジスタを有し、
    前記選択回路は前記第２レジスタに上位と下位が入れ替わっても特定ビット位置の値に変化のない所定の選択情報が供給されたとき前記第１レジスタを選択する請求項２記載の半導体装置。
  4. 前記上位と下位が入れ替わっても特定ビット位置の値に変化のない情報は、上位と下位が相互に一致する情報である請求項１乃至３のいずれか１項記載の半導体装置。
  5. 前記選択情報と制御データとのパラレルインタフェースに用いる複数の外部端子を有する請求項４記載の半導体装置。
  6. 外部とのパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを制御するための制御データを保持する第１レジスタと、
    前記制御レジスタを選択するための選択情報を保持する第２レジスタと、
    前記第２レジスタに上位と下位が相互に一致する所定の選択情報が供給されたとき前記第１レジスタを選択する選択回路と、
    前記選択回路で選択された前記第１レジスタに上位と下位が相互に一致する所定の第１の制御情報が供給されたとき前記パラレルインタフェースを前記リトルエンディアンとし、前記選択回路で選択された前記第１レジスタに上位と下位が相互に一致する所定の第２の制御情報が供給されたとき前記パラレルインタフェースを前記ビッグエンディアンとする切換え回路と、を有する半導体装置。
  7. 前記選択情報と制御データとのパラレルインタフェースに用いる複数の外部端子を有する請求項６記載の半導体装置。
  8. 前記選択情報は外部から与えられる第１のコマンドアドレス情報であり、
    前記第１の制御情報は前記第１のコマンドアドレス情報に付随して外部から与えられる第１のコマンドであり、
    前記第２の制御情報は前記第１のコマンドアドレス情報に付随して外部から与えられる第２のコマンドである請求項６又は７記載の半導体装置。
  9. 第２のコマンドアドレス情報に付随して外部から与えられる第３のコマンドに従ってデータ処理を行なうデータ処理部を有する請求項８記載の半導体装置。
  10. 前記データ処理部は、表示メモリと、表示メモリに格納された表示データに基づいてディスプレイの表示電極を駆動する駆動回路とを有する請求項９記載の半導体装置。
  11. 液晶ディスプレイの表示駆動制御を行う液晶駆動制御装置として１個の半導体基板に形成された請求項１０記載の半導体装置。
  12. ホスト装置と、前記ホスト装置に複数の信号線を介して接続された周辺装置とを有するデータ処理システムであって、
    前記周辺装置は、前記複数の信号線によるパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを制御するための制御データを保持する第１レジスタと、
    前記制御レジスタを選択するための選択情報を保持する第２レジスタと、を有し、
    前記ホスト装置は、前記第１レジスタを選択するとき、前記第２レジスタに上位と下位が相互に一致する所定の選択情報を出力し、
    前記ホスト装置は、前記周辺装置のパラレルインタフェースを前記リトルエンディアンとするとき、選択した前記第１レジスタに上位と下位が相互に一致する所定の第１の制御情報を出力するデータ処理システム。
  13. ホスト装置と、前記ホスト装置に複数の信号線を介して接続された周辺装置とを有するデータ処理システムであって、
    前記周辺装置は、前記複数の信号線によるパラレルインタフェースをビッグエンディアンとするかリトルエンディアンとするかを制御するための制御データを保持する第１レジスタと、
    前記制御レジスタを選択するための選択情報を保持する第２レジスタと、を有し、
    前記ホスト装置は、前記第１レジスタを選択するとき、前記第２レジスタに上位と下位が相互に一致する所定の選択情報を出力し、
    前記ホスト装置は、前記周辺装置のパラレルインタフェースを前記ビッグエンディアンとするとき、選択した前記第１レジスタに上位と下位が相互に一致する所定の第２の制御情報を出力するデータ処理システム。
  14. 前記選択情報はホスト装置が出力する第１のコマンドアドレス情報であり、
    前記第１の制御情報は前記第１のコマンドアドレス情報に付随して前記ホスト装置が出力する第１のコマンドであり、
    前記第２の制御情報は前記第１のコマンドアドレス情報に付随して前記ホスト装置が出力する第２のコマンドである請求項１２又は１３記載のデータ処理システム。
  15. 前記周辺装置は、前記第２のコマンドアドレス情報に付随して前記ホスト装置が出力する第３のコマンドに従ってデータ処理を行なうデータ処理部を有する請求項１４記載のデータ処理システム。
  16. 前記周辺装置に接続されたディスプレイを有し、
    前記データ処理部は表示メモリと、表示メモリに格納された表示データに基づいて前記ディスプレイの表示電極を駆動する駆動回路とを有する請求項１５記載のデータ処理システム。
  17. 前記ホスト装置は前記周辺装置の制御を行なうマイクロコンピュータを有する請求項１６記載のデータ処理システム。
  18. 前記ホスト装置に接続された高周波部を有し、
    前記ホスト装置は携帯電話機のベースバンド処理を行なうマイクロコンピュータを有する請求項１６記載のデータ処理システム。
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