KR20060125542A - 반도체 장치 및 데이터 처리 시스템 - Google Patents

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Abstract

패럴렐 인터페이스의 엔디안이 외부에서 인식되지 않아도 외부로부터 바르게 엔디안의 절환을 행할 수 있는 반도체 장치를 제공한다. 반도체 장치는 절환 회로(36)와 제1 레지스터(35)를 갖는다. 절환 회로는, 외부와의 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 절환한다. 제1 레지스터는 절환 회로의 제어 데이터를 보유한다. 절환 회로는 제1 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 제1 제어 정보가 공급되었을 때 패럴렐 인터페이스를 리틀 엔디안으로 하고, 제 1 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 제2 제어 정보가 공급되었을 때 상기 패럴렐 인터페이스를 빅 엔디안으로 한다. 엔디안 설정 상태가 어떠하더라도 제어 정보의 입력에 관해서는 그 영향을 받지 않는다.
패럴렐 인터페이스, 엔디안, 레지스터, 비트, 제어 데이터, 반도체 장치, 마이크로컴퓨터

Description

반도체 장치 및 데이터 처리 시스템{SEMICONDUCTOR DEVICE AND DATA PROCESSING SYSTEM}
도 1은 패럴렐 인터페이스 회로에서의 엔디안 설정 회로의 일례를 도시하는 블록도.
도 2는 반도체 장치의 일례에 따른 액정 구동 제어 장치의 구성을 예시하는 블록도.
도 3은 액정 구동 제어 장치에서의 패럴렐 인터페이스를 위한 신호선을 도시하는 설명도.
도 4는 도 1의 엔디안 설정 회로의 동작 타이밍을 도시하는 타이밍도.
도 5는 엔디안 설정 회로에서의 절환 회로의 동작 형태를 정리하여 도시한 설명도.
도 6은 엔디안 설정 레지스터를 선택하기 위한 커맨드 어드레스 정보 CMDAS, 제1 엔디안 설정 커맨드(CMDDL), 제2 엔디안 설정 커맨드(CMDDB)를 예시하는 설명도.
도 7은 커맨드 데이터 레지스터의 어드레스 맵.
도 8은 액정 구동 제어 장치를 적용한 데이터 처리 시스템의 일례에 따른 휴대 전화기의 블록도.
도 9는 MCU에 의한 엔디안 설정 동작의 일례를 도시하는 동작 설명도.
도 10은 호스트 장치로서 베이스 밴드 프로세서와 어플리케이션 프로세서의 쌍방이 액정 구동 제어 장치를 제어하는 경우에 엔디안 설정을 다이나믹하게 절환하도록 했을 때의 동작 설명도.
<도면의 주요부분에 대한 부호의 설명>
1 : 액정 구동 제어 장치(LCDCNT)
2 : 호스트 인터페이스 회로(HIF)
3 : 패럴렐 인터페이스 회로(PIF)
4 : 고속 시리얼 인터페이스 회로(HSSIO)
5 : 저속 시리얼 인터페이스 회로(LSSIO)
6 : 출력 포트(OPRT)
DB7-0 : 병렬 버스
10 : 커맨드 어드레스 레지스터
12 : 커맨드 어드레스 디코더
14 : 표시 메모리(GRAM)
20 : 소스 드라이버(SOCDRV)
25 : 게이트 드라이버(GTDRV)
32, 33 : 데이터 래치
35 : 엔디안 설정 레지스터(ESREG)
TCREV : 제어 신호
36 : 절환 회로(CHG)
CMDAS : 커맨드 어드레스 정보
CMDDL : 제1 엔디안 설정 커맨드
CMDDB : 제2 엔디안 설정 커맨드
41 : 휴대 전화기(CPHN)
45 : 마이크로컴퓨터(MCU)
45A : 베이스 밴드 프로세서(BBP)
45B : 어플리케이션 프로세서(APP)
[특허 문헌1] 특개평8-305628호 공보
본 발명은, 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 절환하는 기술에 관한 것으로, 전송 슬레이브와 같은 주변 장치로 되는 반도체 장치, 또한 전송 마스터와 같은 호스트 장치와 전송 슬레이브와 같은 주변 장치를 구비한 데이터 처리 시스템에 관한 것이다.
호스트 장치와 주변 장치의 사이(즉 전송 마스터와 전송 슬레이브 사이, 혹은 버스 마스터와 버스 슬레이브 사이)에서 패럴렐 인터페이스를 행하는 경우에, 전송하여야 할 데이터의 전송 단위가 데이터 버스의 병렬 비트 수(버스 폭)를 초과 할 때에는, 복수회로 나눠 전송을 행하여야 한다. 이 때의 전송 형태로서 빅 엔디안과 리틀 엔디안이 있다. 빅 엔디안은 데이터의 상위 바이트, 하위 바이트의 순으로 전송하는 형태이다. 리틀 엔디안은 데이터의 하위 바이트, 상위 바이트의 순으로 전송하는 형태이다. 따라서, 호스트 장치와 주변 장치의 전송 형태는 일치해야 한다. 호스트 장치가 빅 엔디안에서 데이터를 전송하여, 주변 장치가 이것을 리틀 엔디안으로서 수령하면, 주변 장치가 수령한 데이터의 상위 바이트와 하위 바이트는 호스트 장치가 송신한 데이터와 교체된다.
종래는 주변 장치와 같은 반도체 장치는, 외부 단자의 풀 업 또는 풀 다운에 의해 빅 엔디안과 리틀 엔디안의 절환이 가능하게 되어 있다. 그러나, 그 경우에는 엔디안 절환을 위한 모드 단자가 더욱 필요하다.
특허 문헌 1에는 엔디안의 자동 절환을 행하는 기술이 기재되어 있다. 이것에 의하면, 엔디안 절환을 행해야 하는 어드레스값을 보유하는 엔디안 변환 정보부와, 어드레스값을 비교하여 엔디안 절환의 필요 여부를 자동 판정하는 판정부를 설치하고, 엔디안 절환을 자동적으로 실행 가능하게 하는 것이다.
그러나, 엔디안 자동 절환을 행하는 기술에서도, 그 전제로서 전송 마스터나 버스 마스터 등의 호스트 장치는 미리 전송 슬레이브나 버스 슬레이브와 같은 주변 장치의 엔디안을 알고 있어야 한다. 알고 있지 않으면, 엔디안 절환을 위한 정보 그 자체를 주변 장치에 정확하게 수신시킬 수 없다. 따라서, 호스트 장치는 주변 장치의 엔디안에 맞게 전송 동작해야만 하는 경우가 생긴다. 이것은 주변 장치가 호 스트 장치의 동작을 규정하게 되어, 시스템 설계의 부담으로 된다.
본 발명의 목적은, 병렬 인터페이스의 엔디안이 외부에서 인식되지 않더라도 외부로부터 정확하게 엔디안의 절환을 행할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은, 호스트 장치가 주변 장치의 엔디안을 인식하지 못하더라도, 주변 장치의 엔디안을 호스트 장치 스스로 엔디안에 맞출 수 있는 데이터 처리 시스템을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면에서 밝혀질 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기 대로이다.
[1] 본 발명에 따른 반도체 장치(1)는, 절환 회로(36)와 제1 레지스터(10)를 갖는다. 절환 회로는, 외부와의 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 절환한다. 제1 레지스터는, 상기 절환 회로의 제어 데이터(CMDDL, CMDDB)를 보유한다. 상기 절환 회로는, 상기 제1 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 제1 제어 정보(CMDDL)가 공급되었을 때 상기 패럴렐 인터페이스를 리틀 엔디안으로 하고, 상기 제1 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 제2 제어 정보(CMDDB)가 공급되었을 때 상기 패럴렐 인터페이스를 빅 엔디 안으로 한다. 상기로부터, 반도체 장치의 엔디안 설정 상태가 어떠하더라도 제어 정보의 입력에 관해서는 엔디안의 설정 상태의 영향을 받지 않고, 정확하게 제어 정보를 수신할 수 있다. 따라서, 패럴렐 인터페이스의 엔디안이 외부에서 인식되지 않더라도 외부로부터 정확하게 엔디안의 절환을 행할 수 있게 된다.
본 발명의 구체적인 하나의 형태로서, 상기 제1 레지스터를 선택하는 선택 회로(12)를 갖는다. 상기 선택 회로는 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 선택 정보(CMDAS)가 공급되었을 때 상기 제1 레지스터를 선택하여 상기 제어 데이터의 입력을 가능하게 한다. 선택 정보의 입력이라는 점에 대해서도 제어 정보와 마찬가지로 엔디안의 설정 상태에 영향을 받지 않고, 정확하게 선택 정보를 수신할 수 있다.
본 발명의 더욱 구체적인 하나의 형태로서, 상기 선택 정보를 보유하는 제2 레지스터(35)를 갖는다. 상기 선택 회로는 상기 제2 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 선택 정보가 공급되었을 때 상기 제1 레지스터를 선택한다.
본 발명의 더욱 구체적인 하나의 형태로서, 상기 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 정보는, 상위와 하위가 서로 일치하는 정보이다. 16 비트의 데이터를 생각하면, 예를 들면 선택 정보는 h0606, 제1 제어 정보는 h0101, 제2 제어 정보는 h0000으로 된다. 기호 h는 후속의 수치가 16 진수인 것을 의미한다.
본 발명의 더욱 구체적인 하나의 형태로서, 상기 선택 정보와 제어 데이터와 의 패럴렐 인터페이스에 이용하는 복수의 외부 단자(DB7-0)를 갖는다. 상기 선택 정보와 제어 데이터는 예를 들면 상기 외부 단자로부터 소정 포맷의 패킷을 이용하여 직렬적으로 입력된다.
〔2〕다른 관점에 의한 반도체 장치는, 제1 레지스터(10), 제2 레지스터(35), 선택 회로(12) 및 절환 회로(36)를 갖는다. 제1 레지스터는, 외부와의 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 제어하기 위한 제어 데이터를 보유한다. 제2 레지스터는, 상기 제어 레지스터를 선택하기 위한 선택 정보(CMDAS)를 보유한다. 선택 회로는, 상기 제2 레지스터에 상위와 하위가 서로 일치하는 소정의 선택 정보가 공급되었을 때 상기 제1 레지스터를 선택한다. 절환 회로는, 상기 선택 회로에서 선택된 상기 제1 레지스터에 상위와 하위가 서로 일치하는 소정의 제1 제어 정보(CMDDL)가 공급되었을 때 상기 패럴렐 인터페이스를 상기 리틀 엔디안으로 하고, 상기 선택 회로에서 선택된 상기 제1 레지스터에 상위와 하위가 서로 일치하는 소정의 제2 제어 정보(CMDDB)가 공급되었을 때 상기 패럴렐 인터페이스를 상기 빅 엔디안으로 한다.
상기로부터, 반도체 장치의 엔디안 설정 상태가 어떠하더라도 제어 정보와 선택 정보의 입력에 관해서는 엔디안의 설정 상태의 영향을 받지 않고, 정확하게 ㅈ제어 정보와 선택 정보를 수신할 수 있다. 따라서, 패럴렐 인터페이스의 엔디안이 외부에서 인식되지 않더라도 외부로부터 정확하게 엔디안의 절환을 행할 수 있다.
본 발명의 구체적인 하나의 형태로서, 상기 선택 정보와 제어 데이터의 패럴 렐 인터페이스에 이용하는 복수의 외부 단자(DB7-O)를 갖는다. 상기 선택 정보와 제어 데이터는 예를 들면 상기 외부 단자로부터 소정 포맷의 패킷을 이용하여 직렬적으로 입력된다.
본 발명의 더욱 구체적인 하나의 형태로서, 상기 선택 정보는 외부로부터 공급되는 제1 커맨드 어드레스 정보이다. 상기 제1 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 외부로부터 공급되는 제1 커맨드이다. 상기 제2 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 외부로부터 공급되는 제2 커맨드이다.
본 발명의 더욱 구체적인 하나의 형태로서, 상기 제2 커맨드 어드레스 정보에 부수하여 외부로부터 공급되는 제3 커맨드에 따라서 데이터 처리를 행하는 데이터 처리부를 갖는다.
이 때, 상기 데이터 처리부는, 예를 들면 표시 메모리(14)와, 표시 메모리에 저장된 표시 데이터에 기초하여 디스플레이의 표시 전극을 구동하는 구동 회로(20, 25)를 갖는다. 이러한 반도체 장치는, 예를 들면 1개의 반도체 기판에 형성되고, 액정 디스플레이의 표시 구동 제어를 행하는 액정 구동 제어 장치로 된다.
〔3〕본 발명에 따른 데이터 처리 시스템은, 호스트 장치(30, 45)와, 상기 호스트 장치에 복수의 신호선을 통하여 접속된 주변 장치(1)를 갖는다. 상기 주변 장치는, 상기 복수의 신호선에 의한 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 제어하기 위한 제어 데이터를 보유하는 제1 레지스터와, 상기 제어 레지스터를 선택하기 위한 선택 정보를 보유하는 제2 레지스터를 갖는다. 상 기 호스트 장치는, 상기 제1 레지스터를 선택할 때, 상기 제2 레지스터에 상위와 하위가 서로 일치하는 소정의 선택 정보를 출력한다. 또한 상기 호스트 장치는, 상기 주변 장치의 패럴렐 인터페이스를 상기 리틀 엔디안으로 할 때, 선택한 상기 제1 레지스터에 상위와 하위가 서로 일치하는 소정의 제1 제어 정보를 출력한다. 상기로부터, 호스트 장치는 주변 장치의 엔디안을 인식하지 못하더라도, 주변 장치의 엔디안을 스스로 엔디안에 맞출 수 있다.
본 발명에 따른 별도의 데이터 처리 시스템에서는, 상기 호스트 장치는, 상기 주변 장치의 패럴렐 인터페이스를 상기 빅 엔디안으로 할 때는, 선택한 상기 제1 레지스터에 상위와 하위가 서로 일치하는 소정의 제2 제어 정보를 출력한다. 이 경우에도 호스트 장치는 주변 장치의 엔디안을 인식하지 못하더라도, 주변 장치의 엔디안을 스스로 엔디안에 맞출 수 있다.
상기 데이터 처리 시스템의 구체적인 하나의 형태로서, 상기 선택 정보는 호스트 장치가 출력하는 제1 커맨드 어드레스 정보이다. 상기 제1 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 상기 호스트 장치가 출력하는 제1 커맨드이다. 상기 제2 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 상기 호스트 장치가 출력하는 제2 커맨드이다.
더욱 구체적인 하나의 형태로서, 상기 주변 장치는, 상기 제2 커맨드 어드레스 정보에 부수하여 상기 호스트 장치가 출력하는 제3 커맨드에 따라 데이터 처리를 행하는 데이터 처리부를 갖는다.
더욱 구체적인 하나의 형태로서, 상기 주변 장치에 접속된 디스플레이를 가 질 때, 상기 데이터 처리부는 표시 메모리와, 표시 메모리에 저장된 표시 데이터에 기초하여 상기 디스플레이의 표시 전극을 구동하는 구동 회로를 갖는다.
더욱 구체적인 하나의 형태로서, 상기 호스트 장치는 상기 주변 장치의 제어를 행하는 마이크로컴퓨터(45B)를 갖는다.
더욱 구체적인 하나의 형태로서, 상기 호스트 장치에 접속된 고주파부를 가질 때, 상기 호스트 장치는 휴대 전화기의 베이스 밴드 처리를 행하는 마이크로컴퓨터(45A)를 갖는다.
[발명을 실시하기 위한 최량의 형태]
[액정 구동 제어 장치]
도 2에는 반도체 장치의 일례에 따른 액정 구동 제어 장치(LCDCNT)(1)의 구성이 예시된다. 호스트 인터페이스 회로(HIF)(2)는, 패럴렐 인터페이스 회로(PIF)(3), 고속 시리얼 인터페이스 회로(HSSIO)(4), 저속 시리얼 인터페이스 회로(LSSIO)(5), 출력 포트(OPRT)(6) 등을 구비한다. 패럴렐 인터페이스 회로(3)는 병렬 버스(DB0-7)를 통하여 예를 들면 8 비트 병렬로 정보의 입출력을 행한다. 저속 시리얼 인터페이스 회로(5)는 시리얼 입력 단자(SDI)와 시리얼 출력 단자(SDO)를 이용하여 데이터를 시리얼 입출력한다. 고속 시리얼 인터페이스 회로(4)는 차동 데이터 단자 data±, 차동 스트로보 단자 stb±를 이용하여 저진폭 차동으로 고속의 시리얼 데이터의 입출력을 행한다. 출력 포트(6)는 포트 단자(OPORT8-0)의 출력 신호의 논리 레벨을 제어할 수 있다. 칩 셀렉트 신호(CS), 라이트 신호(WR)는 패럴렐 인터페이스용의 대표적인 스트로브 신호이다. 호스트 인터페이스 회 로(2)는 이것에 접속되는 도시를 생략하는 호스트 장치 사이에서 커맨드 및 표시 데이터의 입출력을 행하기 위해서, 패럴렐 인터페이스 회로(3), 고속 시리얼 인터페이스 회로(4), 또는 저속 시리얼 인터페이스 회로(5)를 사용할 수 있다. 어느것을 사용할지는 모드 단자(IM3-0)의 풀 업 또는 풀 다운 상태에 의해 결정된다.
호스트 장치는 소정 포맷의 패킷을 이용하여 호스트 인터페이스 회로(2)에 커맨드나 데이터를 전달한다. 도시는 하지 않았지만, 상기 패킷은 헤더부와 보디부로 이루어진다. 헤더부는 패킷의 데이터의 말의 길이나 패킷의 종류별 정보를 가짐과 함께, 어드레스 영역을 갖고 있다. 어드레스 영역에는 예를 들면 액정 구동 제어 장치(1) 내의 레지스터나 메모리의 어드레스 정보를 보유한다. 이 때, 보디부의 데이터 영역에는 그 어드레스 정보에 대응하는 데이터나 커맨드가 보유되어 있다.
호스트 장치와의 인터페이스에 패럴렐 인터페이스(3)를 채용하는 경우에는, 상기 패킷을 통하여 어드레스 정보, 커맨드 및 데이터를 데이터 입출력 단자(DB0-7)로부터 수취한다.
호스트 인터페이스 회로(2)는 호스트 장치로부터 커맨드 패킷을 수취하면, 그 어드레스 정보를 커맨드 어드레스 레지스터(CAREG)(10)에 저장한다. 커맨드 어드레스 디코더(CADEC)(12)는 커맨드 어드레스 레지스터(10)에 저장된 커맨드 어드레스를 디코드하여 레지스터 선택 신호 등을 생성한다. 패킷에 의해서 수취한 커맨드 데이터는 커맨드 데이터 레지스터 어레이(CDREG)(11)에 공급된다. 커맨드 데이터 레지스터 어레이(11)는 각각 소정의 어드레스에 맵핑된 다수의 커맨드 데이터 레지스터를 갖는다. 수취한 커맨드를 저장할 커맨드 데이터 레지스터는 상기 커맨드 어드레스 디코더(12)로부터 출력되는 레지스터 선택 신호에 의해서 선택된다. 커맨드 데이터 레지스터에 래치된 커맨드 데이터는 인스트럭션 혹은 제어 데이터로서 대응하는 회로 부분에 공급되어, 내부의 동작을 제어한다. 또한, 레지스터 셀렉트 신호(RS)에 의해서 직접 커맨드 데이터 레지스터 어레이(11)를 선택하여 커맨드 데이터 레지스터에 커맨드 데이터를 설정하는 것도 가능하게 된다.
호스트 인터페이스 회로(2)는 호스트 장치로부터 데이터 패킷을 수취하면, 그 어드레스 정보를 어드레스 카운터(13)에 공급한다. 어드레스 카운터(13)는 대응하는 커맨드 데이터 레지스터의 내용에 따라 인크리먼트 동작 등을 행하여 표시 메모리(GRAM)(14)에 대한 어드레싱을 행한다. 이 때, 커맨드 데이터에 의한 액세스 지시가 표시 메모리(l4)에 대한 기입 동작이면, 데이터 패킷의 데이터가 버스(15)를 통하여 라이트 데이터 레지스터(WDR)(9)에 공급되어, 타이밍을 맞추어 표시 메모리(GRAM)(14)에 저장된다. 표시 데이터의 저장은 예를 들면 표시 프레임 단위 등으로 행해진다. 커맨드 데이터에 의한 액세스 지시가 표시 메모리(14)에 대한 판독 동작이면, 표시 메모리(14)에 저장되어 있는 데이터는 리드 데이터 레지스터(RDR)(16)에 판독되어, 호스트 장치에 공급 가능하게 된다. 커맨드 데이터 레지스터가 표시 커맨드를 수취했을 때 표시 메모리(14)는 표시 타이밍에 동기한 판독 동작이 행해진다. 판독이나 표시의 타이밍 제어는 타이밍 제너레이터(TGNR)(17)가 행한다. 표시 타이밍에 동기하여 표시 메모리(14)로부터 판독된 표시 데이터는 래치 회로(LAT)(18)에 래치된다. 래치된 데이터는 소스 드라이 버(SOCDRV)(20)에 공급된다. 액정 구동 제어 장치(1)가 구동 제어 대상으로 삼는 액정 디스플레이는 도트 매트릭스형의 TFT(박막 트랜지스터) 액정 패널에 의해 구성되고, 신호 전극으로서의 다수의 소스 전극과, 주사 전극으로서의 다수의 게이트 전극을 구동 단자로서 갖는다. 소스 드라이버(SOCDRV)(20)는 구동 단자 S1-720에 의해서 액정 디스플레이의 소스 전극을 구동한다. 구동 단자 S1-720의 구동 레벨은 계조 전압 생성 회로(TWVG)(21)에서 생성된 계조 전압을 이용하여 행해진다. 계조 전압은 감마 보정 회로(γMD)(22)에서 감마 보정 가능하게 된다. 스캔 데이터 생성 회로(SCNDG)(24)는 타이밍 제너레이터(17)로부터의 주사 타이밍에 동기하여 주사용 데이터를 생성한다. 주사용 데이터는 게이트 드라이버(GTDRV)(25)에 공급된다. 게이트 드라이버(25)는 구동 단자 Q1-320에 의해서 액정 디스플레이의 게이트 전극을 구동한다. 구동 단자 G1-320의 구동 레벨은 액정 구동 레벨 발생 회로(DRLG)(26)에서 생성되는 구동 전압을 이용하여 행해진다.
클럭 펄스 제너레이터(CPG)(28)는 단자 OSC1, OSC2로부터의 원발진 클럭을 입력하여 내부 클럭을 생성하고, 타이밍 제너레이터(17)에 동작 타이밍 기준 클럭으로서 공급한다. 내부 기준 전압 발생 회로(IVREFG)(29)는 기준 전압을 생성하여 내부 로직 전원 레귤레이터(ILOGVG)(30)에 공급한다. 내부 로직 전원 레귤레이터(30)는 그 기준 전압에 기초하여 내부 로직용 전원을 생성한다.
<엔디안 설정 회로>
도 3에는 상기 액정 구동 제어 장치에서의 패럴렐 인터페이스를 위한 신호선이 예시된다. 액정 구동 제어 장치(1)와 호스트 장치(30)를 접속하는 패럴렐 인터 페이스를 위한 신호선(31)은, 칩 셀렉트 신호(CS), 라이트 신호(WR), 레지스터 셀렉트 신호(RS), 및 데이터 단자(DB7-0)의 각 신호선으로 된다. 액정 구동 제어 장치(1)는 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 선택 가능하게 되어 있다. 도 3에 예시되는 바와 같이 빅 엔디안이란, 데이터의 상위 바이트(Hbyt), 하위 바이트(Lbyt)의 순으로 전송하는 형태이다. 리틀 엔디안은 데이터의 하위 바이트, 상위 바이트의 순으로 전송하는 형태이다. 엔디안은 전송 마스터와 전송 슬레이브의 사이에서 일치해야한다.
도 1에는 패럴렐 인터페이스 회로에서의 엔디안 설정 회로의 일례가 도시된다. 예를 들면 커맨드 패킷의 어드레스 영역을 16 비트, 어드레스 영역에 이은 데이터 영역을 16 비트한다. 병렬 데이터 입력 단자(DB7-0)는, 8 비트이므로 상기 어드레스 영역의 16 비트의 커맨드 어드레스를 8 비트씩 2회에 나눠 입력하고, 이것에 이어지는 데이터 영역의 16 비트의 커맨드 데이터를 8 비트씩 2회에 나눠 입력한다. 데이터 래치(DLH)(32)는 상위 8 비트(IB15-8)를 입력한다. 데이터 래치(DLL)(33)는 하위 8 비트(IB7-0)를 입력한다. 데이터 래치(32, 33)의 출력 (IB15-0)은 16 비트 병렬되어 커맨드 어드레스 레지스터(10)의 입력 단자와 커맨드 데이터 레지스터 어레이(11)의 입력에 접속된다.
상기 커맨드 데이터 레지스터 어레이(11)는, 외부와의 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 제어하기 위한 제어 데이터로서의 엔디안 설정 커맨드를 보유하는 엔디안 설정 레지스터(ESREG)(35)를 갖는다. 상기 커맨드 어드레스 레지스터(10)가 상기 엔디안 설정 레지스터(35)를 선택하기 위한 커맨드 어드레스 정보를 보유하면, 커맨드 어드레스 디코더(12)는 상기 엔디안 설정 레지스터(ESREG)(35)를 선택한다. 선택된 엔디안 설정 레지스터(35)에 제1 엔디안 설정 커맨드가 로드되면, 제어 신호(TCREV)를 논리값 1로 한다. 선택된 엔디안 설정 레지스터(35)에 제2 엔디안 설정 커맨드가 로드되면, 제어 신호(TCREV)를 논리값 0으로 한다. 제어 신호(TCREV)는 절환 회로(CHG)(36)에 공급된다. 절환 회로는 데이터 래치(32, 33)의 데이터 취득 펄스(래치 펄스를)(ΦLPH, ΦLPL)를 생성한다. 데이터 래치(32)는 상위 래치 펄스(ΦLPH)의 펄스 변화에 동기하여 입력 데이터를 래치한다. 데이터 래치(33)는 하위 래치 펄스(ΦLPL)의 펄스 변화에 동기하여 입력 데이터를 래치한다. 제어 신호(TCREV)가 논리값 1일 때, 절환 회로(36)는, 16 비트 데이터의 하위 바이트 데이터의 전송에 동기하여 변화되는 제1 전송 펄스(ΦTPF)의 펄스 변화에 동기하여 하위 래치 펄스(ΦLPL)를 펄스 변화시킨다. 마찬가지로, 16 비트 데이터의 상위 바이트 데이터의 전송에 동기하여 변화되는 제2 전송 펄스(ΦTPS)의 펄스 변화에 동기하여 상위 래치 펄스(ΦLPH)를 펄스 변화시킨다. 한편, 제어 신호(TCREV)가 논리값 0일 때, 절환 회로(36)는, 16 비트 데이터의 하위 바이트 데이터의 전송에 동기하여 변화되는 제1 전송 펄스(ΦTPF)의 펄스 변화에 동기하여 상위 래치 펄스(ΦLPH)를 펄스 변화시킨다. 마찬가지로, 16 비트 데이터의 상위 바이트 데이터의 전송에 동기하여 변화되는 제2 전송 펄스(ΦTPS)의 펄스 변화에 동기하여 하위 래치 펄스(ΦLPL)를 펄스 변화시킨다. 전송 카운터(TCUNT)(37)는 신호(CS)에 의해서 칩 선택된 상태에서 기입 신호에 의한 라이트 사이클마다 0, 1을 사이클릭하게 계수한다. 홀수번째의 라이트 사이클에서 계 수값 0, 짝수번째의 라이트 사이클에서 계수값 1을 출력한다. 디코더(DEC)(38)는 그 계수값을 디코드하고, 홀수번째의 라이트 사이클에서 제1 전송 펄스(ΦTPF)를 펄스 변화시키고, 짝수번째의 라이트 사이클에서 제1 전송 펄스(ΦTPF)를 펄스 변화시킨다.
도 4에는 도 1의 엔디안 설정 회로의 동작 타이밍이 도시된다. 상기 절환 회로(36)는, 제어 신호(TCREV)가 논리값 1일 때 상기 패럴렐 인터페이스를 상기 리틀 엔디안으로 하고, 제어 신호(TCREV)가 논리값 0 일 때 상기 패럴렐 인터페이스를 상기 빅 엔디안으로 한다. 도 5에는 절환 회로(36)의 동작 형태를 정리하여 도시한다.
도 6에는 엔디안 설정 레지스터(35)를 선택하기 위한 커맨드 어드레스 정보 (CMDAS), 제1 엔디안 설정 커맨드(CMDDL), 제2 엔디안 설정 커맨드(CMDDB)가 예시된다. 상기 커맨드 어드레스 정보는 h0606으로 된다. 결국, 커맨드 데이터 레지스터의 어드레스 맵을 도시하는 도 7과 같이, 엔디안 설정 레지스터(ESREG)(35)는 어드레스 h0606에 맵핑되어 있다. 도 6과 같이 제1 엔디안 설정 커맨드(CMDDL)는 h0101로 된다. 제2 엔디안 설정 커맨드(CMDDB)는 h0000으로 된다. 도 6에서 비트0(IB0)와 비트 8(IB8)의 위치의 값 TV가 제1 엔디안 설정 커맨드(CMDDL)에서는 1로 되며, 제2 엔디안 설정 커맨드(CMDDB)에서는 0으로 된다. 그 밖의 비트 IB1∼IB7, IB9∼IB15의 값은 0이다. 상기 값 h0606, h0101, h0000은 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 정보의 일례이다. 따라서, 호스트 장치(30)가 리세트 해제의 직후에 엔디안 설정을 행하는 경우, 호스트 장치(30)가 리 틀 엔디안이면 액정 구동 제어 장치(1)에 커맨드 어드레스 정보(CMDAS)에 부수하여 제1 엔디안 설정 커맨드(CMDDL)를 발행하면 된다. 호스트 장치(30)가 빅 엔디안이면 액정 구동 제어 장치(1)에 커맨드 어드레스 정보(CMDAS)에 부수하여 제2 엔디안 설정 커맨드(CMDDB)를 발행하면 된다. 액정 구동 제어 장치에서의 엔디안 설정의 초기 상태가 어떠하더라도, 액정 구동 제어 장치의 엔디안을 전혀 인식하지 못하더라도 된다. 이들의 값 h0606, h0101, h0000은 상위와 하위가 교체되더라도 동일하게 되기 때문이다.
여기서는, 상기 신호 TCREV를, 상기 비트 IB0의 값(TV)과 IB1의 값(TV)과의 논리곱 신호로 한다. 이것은, 상기 엔디안 설정 커맨드(CMDDL)에 대하여 비트 IB0과 IB1의 값이 1인 것을 검증한다는 것이다. 엔디안 설정 커맨드의 각 비트의 값이 옳은지를 검증하는 논리를 채용하여 신호 TCREV를 생성해도 되지만, 여기서는 그렇게 하지 않는다. 그 이유는 이하와 같다. 즉, 엔디안 설정 레지스터(ESREG)(35)가 지정되기 위해서는 올바른 어드레스 h0606이 공급되어야 한다. 파워 온 리세트에 의한 초기 상태는 빅 엔디안 설정(TCREV= 0)이며, 리틀 엔디안에의 설정 변경 커맨드에 대해서는 그 값 h0101의 IB0, IB8을 정확하게 검증할 수 있다. 도 6의 커맨드 사양에 따른 조작이 행해지는 한 정상적인 엔디안 제어가 보장된다. 이들에 의해, 신호 TCREV의 생성 논리에 대해서는, 비트 IB1∼IB7, IB9∼IB15의 값을 상관하지 않아도, 리틀 엔디안으로부터 빅 엔디안에의 재설정에서는 IB0, IB8 중 어느 하나가 1 이더라도, 실질적인 지장은 없다고 생각하기 때문이다. 이것에 따라 엔디안 설정 커맨드의 판정 논리를 현저하게 간소화할 수 있다.
<휴대 전화기>
도 8에는 상기 액정 구동 제어 장치(1)를 적용한 데이터 처리 시스템의 일례에 따른 휴대 전화기(CPHN)(41)가 도시된다. 안테나(42)로 수신된 무선 대역의 수신 신호는 고주파 인터페이스부(RFIF)(43)에 보내진다. 수신 신호는 고주파 인터페이스부(43)에서 보다 저주파수의 신호로 변환되어, 복조되고, 디지털 신호로 변환되어, 베이스 밴드부(BBP)(44)에 공급된다. 베이스 밴드부(44)에서는 마이크로컴퓨터(MCU)(45) 등을 이용하여 채널 코덱 처리를 행하고, 수신한 디지털 신호의 은닉을 해제하여, 오류 정정을 행한다. 그리고, 특정 용도 반도체 디바이스(ASIC)(46)를 이용하여 통신용의 필요한 제어 데이터와 압축 음성 데이터 등의 통신 데이터로 나눈다. 제어 데이터는 MCU(45)에 보내지고, MCU(45)는 통신 프로토콜 처리 등을 행한다. 채널 코덱 처리에서 취출된 음성 데이터는 MCU(45)를 이용하여 신장되고, 음성 데이터로서 음성 인터페이스 회로(VCIF)(49)에 공급되어 아날로그 신호로 변환되어, 스피커(47)로부터 음성으로서 재생된다. 송신 동작에서는, 마이크(48)로부터 입력된 음성 신호는 음성 인터페이스 회로(49)에서 디지털 신호로 변환되어, MCU(45) 등을 이용하여 필터 처리되어, 압축 음성 데이터로 변환된다. ASIC(46)는 압축 음성 데이터와, MCU(45)로부터의 제어 데이터를 합성하여 송신 데이터 열을 생성하고, MCU(45)를 이용하여 그것에 오류 정정·검출 부호, 은닉 코드를 부가하여 송신 데이터를 생성한다. 송신 데이터는 고주파 인터페이스부(43)에서 변복되며, 변복된 송신 데이터는 고주파수의 신호로 변환되고, 증폭되어, 안테나(42)로부터 무선 신호로서 송출된다.
MCU(45)는 액정 구동 제어 장치(LCDCNT)(1)에 표시 커맨드 및 표시 데이터 등을 발행한다. 이것에 의해서 액정 구동 제어 장치(1)는 액정 디스플레이(50)에 화상을 표시시키는 제어를 행한다. MCU(5)는 중앙 처리 장치(CPU), 디지털 신호 처리 프로세서(DSP) 등의 회로 유닛을 구비한다. MCU(5)는 오로지 통신용의 베이스 밴드 처리를 담당하는 베이스 밴드 프로세서(BBP)와, 표시 제어나 시큐러티 제어 등의 부가 기능 제어를 오로지 담당하는 어플리케이션 프로세서(APP)로 나누어 구성하는 것도 가능하다. LCDCNT(10), ASIC(6), MCU(5)는, 특별히 제한되지 않지만, 각각 개별 반도체 디바이스에 의해서 구성된다. 여기서는 MCU(45)를 액정 구동 제어 장치(1)의 호스트 장치로 한다. MCU(45)와 액정 구동 제어 장치(1)와의 인터페이스에는 상기 신호선(321)에 의한 패럴렐 인터페이스가 선택되어 있다.
도 9에는 MCU(45)에 의한 엔디안 설정 동작의 일례가 도시된다. MCU(45)는 페럴렐 인터페이스를 리틀 엔디안 형태로 행하는 전송 마스터로서 기능한다. 액정 구동 제어 장치는 파워 온 리세트에 의해 패럴렐 인터페이스를 빅 엔디안 형태로 행하도록 초기화되는 것으로 한다.
MCU(45)는 파워 온 리세트 해제의 직후에 처리 S1, S2를 행한다. 처리 S1에서는, MCU(45)는 커맨드 어드레스 h0606을 발행한다. MCU(45)와 LCDCNT1의 엔디안이 서로 다르지만, 커맨드 어드레스 h0606은 상위와 하위가 교체되더라도 값은 동일하므로, 정상적으로 엔디안 설정 커맨드 레지스터(35)가 선택된다. S2의 처리에서는, MCU(5)는 LCDCNT1의 엔디안을 스스로 엔디안에 맞추기 위하여 리틀 엔디안을 지정하기 위한 값 hO101의 제1 엔디안 설정 커맨드(CMDDL)를 발행한다. 이 때도 MCU(45)와 LCDCNT1의 엔디안은 서로 다르지만, 커맨드 데이터 hO101은 상위와 하위가 교체되더라도 값은 동일하므로, 정상적으로 엔디안 설정 커맨드 레지스터(35)에 커맨드 데이터 H0101이 세트된다. 이것에 의해서 LCDCNT1의 엔디안은 빅 엔디안으로부터 리틀 엔디안으로 변경된다. 이 후의 처리 3에서는 MCU(45)와 LCDCNT1의 쌍방이 리틀 엔디안에서 동작하기 때문에, 어떠한 커맨드 어드레스라도, 어떠한 커맨드 데이터라도 정상적으로 처리할 수 있다.
특별히 도시는 하지 않지만, MCU(45)의 엔디안이 빅 엔디안인 경우에는, 파워 온 리세트 해제 직후에 MCU(45)는 커맨드 어드레스 h0606과, 값 h0000의 제2 엔디안 설정 커맨드(CMDDB)를 발행하면 된다.
도 10에는 호스트 장치로서 베이스 밴드 프로세서(BBP)(45A)와 어플리케이션 프로세서(APP)(45B)의 쌍방이 액정 구동 제어 장치(1)를 제어하는 경우에 엔디안 설정을 다이나믹하게 절환하도록 한 동작을 설명한다. BBP(45A)는 패럴렐 인터페이스를 리틀 엔디안 형태로 행하는 전송 마스터로서 기능한다. APP(45B)는 패럴렐 인터페이스를 빅 엔디안 형태로 행하는 전송 마스터로서 기능한다. 액정 구동 제어 장치는 파워 온 리세트에 의해 패럴렐 인터페이스를 빅엔디안 형태로 행하도록 초기화되는 것으로 한다. 도 10에 도시하는 바와 같이 BBP(45A)가 LCDCNT1을 제어할 때는 우선 엔디안 설정 커맨드를 이용하여 LCDCNT1을 리틀 엔디안 동작 가능하게 한다. 예를 들면 휴대 전화기의 대기 상태에서 BBP(45AQ)의 리얼 타임 클럭을 이용하여 액정 디스플레이에 시계 표시를 행하도록 하는 경우를 생각할 수 있다. APP(45B)가 LCDCNT1을 제어할 때는 우선 엔디안 설정 커맨드를 이용하여 LCDCNT1을 빅 엔디안 동작 가능하게 한다. 상기 LCDCNT1의 엔디안 절환 기능에 의해서 엔디안을 다이나믹하게 절환하는 것도 가능하다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 본 명세서에서 커맨드란, 커맨드 레지스터에 세트하는 인스트럭션만을 의미하는 것이 아니라, 포트 제어 레지스터 등의 제어 레지스터에 세트할 제어 데이터도 의미한다. 요컨대, 액정 구동 제어 장치인 경우에는 표시 데이터 이외의 데이터가 커맨드이며, 어떠한 의미에서는 동작을 지시하는 인스트럭션 데이터를 의미한다. 또한, 하나의 액정 구동 제어 장치에서 호스트 인터페이스로서 시리얼 인터페이스를 선택 가능하게 하는 구성은 본 발명에 있어서 필수가 아니다. 호스트 장치는 베이스 밴드 처리 및 어플리케이션 처리에 사용되는 하나의 MCU(5)에 한정되지 않는다. 베이스 밴드 프로세서, 어플리케이션 프로세서의 쌍방이어도, 또한 별도의 회로이어도 된다.
엔디안 설정용의 커맨드 어드레스 정보는 h0606에 한정되지 않는다. 마찬가지로 엔디안 설정 커맨드도 h0000, h0101에 한정되지 않는다. 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없으면 된다. 반드시 상위의 값과 하위의 값이 일치할 필요는 없다. 데이터의 상위 하위는 바이트 단위로 한정되지 않는다. 예를 들면 워드 단위이어도 되고, 롱 워드 단위이어도 된다.
본 발명은 휴대 전화기에 한정되지 않고, PDA(퍼스널 디지털 어시스턴트)와 같은 휴대 데이터 처리 단말기, 스토리지 단말기 등의 각종 데이터 처리 시스템에 널리 적용 가능하다. 또한, 반도체 장치 혹은 주변 장치는 액정 구동 제어 장치에 한정되지 않는다. 본 발명은 그래픽 컨트롤러, 메모리 컨트롤러, 버스 컨트롤러, 다이렉트 메모리 액세스 컨트롤러, 메모리 등 다양한 회로나 디바이스에 적용할 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 반도체 장치에 따르면, 패럴렐 인터페이스의 엔디안이 외부에서 인식하지 못하더라도 외부로부터 정확하게 엔디안 절환을 행할 수 있다.
데이터 처리 시스템에 따르면, 호스트 장치가 주변 장치의 엔디안을 인식하지 못하더라도, 주변 장치의 엔디안을 호스트 장치 스스로 엔디안에 맞출 수 있다.

Claims (18)

  1. 외부와의 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 절환하는 절환 회로와,
    상기 절환 회로의 제어 데이터를 보유하는 제1 레지스터
    를 포함하며,
    상기 절환 회로는, 상기 제1 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 제1 제어 정보가 공급되었을 때 상기 패럴렐 인터페이스를 리틀 엔디안으로 하고, 상기 제1 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 제2 제어 정보가 공급되었을 때 상기 패럴렐 인터페이스를 빅 엔디안으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 레지스터를 선택하는 선택 회로를 포함하며,
    상기 선택 회로는 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 선택 정보가 공급되었을 때 상기 제1 레지스터를 선택하여 상기 제어 데이터의 입력을 가능하게 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 선택 정보를 보유하는 제2 레지스터를 포함하며,
    상기 선택 회로는 상기 제2 레지스터에 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 소정의 선택 정보가 공급되었을 때 상기 제1 레지스터를 선택하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 상위와 하위가 교체되더라도 특정 비트 위치의 값에 변화가 없는 정보는, 상위와 하위가 서로 일치하는 정보인 반도체 장치.
  5. 제4항에 있어서,
    상기 선택 정보와 제어 데이터와의 패럴렐 인터페이스에 사용하는 복수의 외부 단자를 갖는 반도체 장치.
  6. 외부와의 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 제어하기 위한 제어 데이터를 보유하는 제1 레지스터와,
    상기 제어 레지스터를 선택하기 위한 선택 정보를 보유하는 제2 레지스터와,
    상기 제2 레지스터에 상위와 하위가 서로 일치하는 소정의 선택 정보가 공급되었을 때 상기 제1 레지스터를 선택하는 선택 회로와,
    상기 선택 회로에서 선택된 상기 제1 레지스터에 상위와 하위가 서로 일치하는 소정의 제1 제어 정보가 공급되었을 때 상기 패럴렐 인터페이스를 상기 리틀 엔디안으로 하고, 상기 선택 회로에서 선택된 상기 제1 레지스터에 상위와 하위가 서 로 일치하는 소정의 제2 제어 정보가 공급되었을 때 상기 패럴렐 인터페이스를 상기 빅 엔디안으로 하는 절환 회로
    를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 선택 정보와 제어 데이터의 패럴렐 인터페이스에 사용하는 복수의 외부 단자를 포함하는 반도체 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 선택 정보는 외부로부터 공급되는 제1 커맨드 어드레스 정보이며,
    상기 제1 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 외부로부터 공급되는 제1 커맨드이며,
    상기 제2 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 외부로부터 공급되는 제2 커맨드인 반도체 장치.
  9. 제8항에 있어서,
    제2 커맨드 어드레스 정보에 부수하여 외부로부터 공급되는 제3 커맨드에 따라 데이터 처리를 행하는 데이터 처리부를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 데이터 처리부는, 표시 메모리와, 표시 메모리에 저장된 표시 데이터에 기초하여 디스플레이의 표시 전극을 구동하는 구동 회로를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    액정 디스플레이의 표시 구동 제어를 행하는 액정 구동 제어 장치로서 1개의 반도체 기판에 형성된 반도체 장치.
  12. 호스트 장치와, 상기 호스트 장치에 복수의 신호선을 통하여 접속된 주변 장치를 갖는 데이터 처리 시스템으로서,
    상기 주변 장치는, 상기 복수의 신호선에 의한 패럴렐 인터페이스를 빅 엔디안으로 할지 리틀 엔디안으로 할지를 제어하기 위한 제어 데이터를 보유하는 제1 레지스터와,
    상기 제어 레지스터를 선택하기 위한 선택 정보를 보유하는 제2 레지스터
    를 포함하며,
    상기 호스트 장치는, 상기 제1 레지스터를 선택할 때, 상기 제2 레지스터에 상위와 하위가 서로 일치하는 소정의 선택 정보를 출력하고,
    상기 호스트 장치는, 상기 주변 장치의 패럴렐 인터페이스를 상기 리틀 엔디안으로 할 때, 선택한 상기 제1 레지스터에 상위와 하위가 서로 일치하는 소정의 제1 제어 정보를 출력하는 데이터 처리 시스템.
  13. 호스트 장치와, 상기 호스트 장치에 복수의 신호선을 통하여 접속된 주변 장치를 갖는 데이터 처리 시스템으로서,
    상기 주변 장치는, 상기 복수의 신호선에 의한 패럴렐 인터페이스를 빅엔디안으로 할지 리틀 엔디안으로 할지를 제어하기 위한 제어 데이터를 보유하는 제1 레지스터와,
    상기 제어 레지스터를 선택하기 위한 선택 정보를 보유하는 제2 레지스터
    를 포함하며,
    상기 호스트 장치는, 상기 제1 레지스터를 선택할 때, 상기 제2 레지스터에 상위와 하위가 서로 일치하는 소정의 선택 정보를 출력하고,
    상기 호스트 장치는, 상기 주변 장치의 패럴렐 인터페이스를 상기 빅 엔디안으로 할 때, 선택한 상기 제1 레지스터에 상위와 하위가 서로 일치하는 소정의 제2 제어 정보를 출력하는 데이터 처리 시스템.
  14. 제12항 또는 제13항에 있어서,
    상기 선택 정보는 호스트 장치가 출력하는 제1 커맨드 어드레스 정보이며,
    상기 제1 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 상기 호스트 장치가 출력하는 제1 커맨드이며,
    상기 제2 제어 정보는 상기 제1 커맨드 어드레스 정보에 부수하여 상기 호스트 장치가 출력하는 제2 커맨드인 데이터 처리 시스템.
  15. 제14항에 있어서,
    상기 주변 장치는, 상기 제2 커맨드 어드레스 정보에 부수하여 상기 호스트 장치가 출력하는 제3 커맨드에 따라서 데이터 처리를 행하는 데이터 처리부를 포함하는 데이터 처리 시스템.
  16. 제15항에 있어서,
    상기 주변 장치에 접속된 디스플레이를 포함하고,
    상기 데이터 처리부는 표시 메모리와, 표시 메모리에 저장된 표시 데이터에 기초하여 상기 디스플레이의 표시 전극을 구동하는 구동 회로를 포함하는 데이터 처리 시스템.
  17. 제16항에 있어서,
    상기 호스트 장치는 상기 주변 장치의 제어를 행하는 마이크로컴퓨터를 포함하는 데이터 처리 시스템.
  18. 제16항에 있어서,
    상기 호스트 장치에 접속된 고주파부를 포함하고,
    상기 호스트 장치는 휴대 전화기의 베이스 밴드 처리를 행하는 마이크로컴퓨터를 포함하는 데이터 처리 시스템.
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