JPH08305628A - 自動判定機能付きエンディアン変換装置および方法 - Google Patents

Abstract

(57)【要約】 【目的】 事前にエンディアン変換すべきアドレス値を
設定するのみで、あとはプロセッサのデータアクセス時
のアクセスアドレスからエンディアン変換の要否を一括
して自動的に判定し、実行できるエンディアン変換技術
を提供する。 【構成】 ビッグエンディアンであるプロセッサ、主メ
モリ、Ｉ／ＯアダプタＡと、リトルエンディアンである
Ｉ／ＯアダプタＢがプロセッサバス１３、エンディアン
変換制御部１４およびＩ／Ｏバス１５を介して接続され
ている情報処理システムであって、プロセッサからＩ／
ＯアダプタＡまたはＩ／ＯアダプタＢに対するデータア
クセス時に、エンディアン変換情報部２１にはエンディ
アン変換のためのアドレス値をあらかじめ設定し、エン
ディアン変換判定部２２が前記アドレス値を用いてエン
ディアン変換の要否を判定し、その判定結果からエンデ
ィアン変換実行部２３がエンディアン変換を実行するか
否かが制御できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサ、主メモ
リ、Ｉ／Ｏアダプタ群などからなる情報処理システムの
エンディアン変換技術に関し、特にエンディアン方式が
異なるプロセッサと主メモリまたはＩ／Ｏアダプタ群
間、主メモリとＩ／Ｏアダプタ群間のエンディアン変換
において、エンディアン変換の要否を自動的に判定して
実行する場合に好適な自動判定機能付きエンディアン変
換装置および方法に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討したところによ
れば、エンディアン変換方式に関する従来技術として、
特開平３−１６０５５０号公報に記載される技術が考え
られる。この従来技術は、エンディアン変換、すなわち
バイトデータの重み付け（順序）を逆転するか、しない
かを、ソフトウェアからハードウェアである情報レジス
タに対してデータアクセス前に設定し、ハードウェアは
情報レジスタに設定された値をもとにデータスワップ制
御部にて、エンディアン変換要否の判定および実行を行
うものである。

【０００３】

【発明が解決しようとする課題】ところが、前記のよう
な従来技術においては、エンディアン変換するか、しな
いかをデータアクセス前に、毎回ソフトウェアからハー
ドウェアに対して設定しなければならないため、ソフト
ウェアからみて、制御が煩雑であり、プログラムのステ
ップ数も多くなることから性能も劣化することが考えら
れる。

【０００４】また、前記従来技術における、エンディア
ン変換するかしないかを設定するための情報レジスタは
Ｉ／Ｏアダプタ側で用意しなければならないため、Ｉ／
Ｏアダプタを複数必要とするような情報処理システムに
おいては、前記情報レジスタも複数用意しなければなら
ず、ハードウェアの物量が大きくなり、コストが上がっ
てしまうことが考えられる。

【０００５】そこで、本発明の目的は、事前にエンディ
アン変換すべきアドレス値を設定するのみで、あとはプ
ロセッサの内部もしくは外付けの１つのハードウェアに
て、プロセッサのデータアクセス時のアクセスアドレス
からエンディアン変換の要否を一括して自動的に判定
し、エンディアン変換を実行するか否かを制御すること
ができる自動判定機能付きエンディアン変換技術を提供
することにある。

【０００６】また、他の目的は、主メモリとＩ／Ｏアダ
プタ群間のエンディアン変換においても、エンディアン
変換すべき情報によりエンディアン変換の要否を自動的
に判定して、エンディアン変換を実行するか否かを制御
することができる自動判定機能付きエンディアン変換技
術を提供することにある。

【０００７】

【課題を解決するための手段】本発明の自動判定機能付
きエンディアン変換装置は、物理的にはプロセッサに直
接もしくは間接的に接続される主メモリとＩ／Ｏアダプ
タ群とからなる情報処理システムに適用されるものであ
り、プロセッサと主メモリまたはＩ／Ｏアダプタ群との
間のエンディアン変換において、エンディアン変換すべ
きアドレス値を保持するエンディアン変換情報部と、あ
らかじめ設定されたアドレス値とプロセッサがデータア
クセスの際に発行するアドレス値とを比較してエンディ
アン変換が必要か否かを判定するエンディアン変換判定
部と、判定結果によりバイトデータの重み付けを逆転さ
せるか、またはそのままとするエンディアン変換実行部
とを備えるものである。

【０００８】また、本発明の他の自動判定機能付きエン
ディアン変換装置は、物理的には直接もしくは間接的に
接続される主メモリとＩ／Ｏアダプタ群とからなる情報
処理システムに適用されるものであり、主メモリとＩ／
Ｏアダプタ群との間のエンディアン変換において、エン
ディアン変換すべき情報を保持するエンディアン変換情
報部と、あらかじめ設定されたエンディアン変換すべき
情報からエンディアン変換が必要か否かを判定するエン
ディアン変換判定部と、この判定結果によりバイトデー
タの重み付けを逆転させるか、またはそのままとするエ
ンディアン変換実行部とを備えるものである。

【０００９】さらに、本発明の自動判定機能付きエンデ
ィアン変換方法は、あらかじめエンディアン変換すべき
アドレス値を設定するステップと、この設定されたアド
レス値とプロセッサがデータアクセスの際に発行するア
ドレス値とを比較するステップと、この比較結果により
エンディアン変換が必要か否かを判定するステップと、
この判定結果によりバイトデータの重み付けを逆転させ
るか、またはそのままとするステップとを有するもので
ある。

【００１０】

【作用】前記した自動判定機能付きエンディアン変換装
置および方法によれば、エンディアン変換情報部とエン
ディアン変換判定部とエンディアン変換実行部とが備え
られることにより、エンディアン変換情報部にはエンデ
ィアン変換のためのアドレス値をあらかじめ設定してお
き、エンディアン変換判定部が前記アドレス値を用いて
エンディアン変換の要否を判定し、その判定結果から、
エンディアン変換実行部がエンディアン変換を実行する
か否かを制御することができる。

【００１１】すなわち、前記エンディアン変換判定部
は、プロセッサがデータアクセス時に発行するアドレス
と、たとえばフリップフロップ、ＲＯＭなどの記憶手段
からなるエンディアン変換情報部にあらかじめ設定され
たアドレス値とを比較する。そして、前記エンディアン
変換実行部は、前記エンディアン変換判定部の判定結果
を用いて、プロセッサと、メモリまたはＩ／Ｏ間で、エ
ンディアン方式が異なってエンディアン変換を必要とす
る場合はバイトデータの順序を逆転し、またエンディア
ン方式が同じでエンディアン変換が不要の場合はバイト
データの順序をそのままとすることができる。

【００１２】この場合、エンディアン変換要否の判定方
法は、プロセッサの発行するアドレスが、エンディアン
変換情報部にあらかじめ設定されたアドレス値以上の場
合にエンディアン変換を必要とし、該アドレス値より小
さい場合にエンディアン変換を不要とするなどの手法を
採ることにより実現できる。むろんエンディアン変換情
報部にアドレス値を複数設定できるようにして、前記よ
りもさらにきめ細かく判定する手法を採ることも可能で
ある。

【００１３】これにより、プロセッサのメモリまたはＩ
／Ｏに対するデータアクセス時（ＰＩＯ、ＰＭＡ時）
に、ハードウェアによりエンディアン変換の要否を自動
的に判定してエンディアン変換を実行するか、またはし
ないかを制御することができ、エンディアン方式が異な
るプロセッサ、メモリ、Ｉ／Ｏなどが混在される情報処
理システムにおいても、プロセッサとメモリまたはＩ／
Ｏとの間でデータ転送を可能とすることができる。

【００１４】また、Ｉ／Ｏからメモリに対するアクセス
時（ＤＭＡ時）にも、エンディアン変換情報部にはエン
ディアン変換のための情報をあらかじめ設定しておき、
エンディアン変換判定部が前記情報からエンディアン変
換の要否を判定し、その判定結果からエンディアン変換
実行部がエンディアン変換を実行するか、またはしない
かを制御することができる。

【００１５】これにより、前述のプロセッサとメモリま
たはＩ／Ｏ間の場合と同様に、エンディアン変換の要否
を自動的に判定してＩ／Ｏとメモリの間におけるエンデ
ィアン変換を制御することができ、エンディアン方式が
異なるメモリ、Ｉ／Ｏなどが混在される情報処理システ
ムにおいても、メモリとＩ／Ｏとの間でデータ転送を可
能とすることができる。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１７】図１は本発明の一実施例である自動判定機
能付きエンディアン変換装置を含む情報処理システムを
示すブロック図、図２は本実施例におけるエンディアン
変換制御部の詳細を示す構成図、図３はエンディアン変
換しないときのデータバスの接続の一例を示す説明図、
図４はエンディアン変換するときのデータバスの接続の
一例を示す説明図である。

【００１８】まず、図１により本実施例の情報処理シス
テムの構成を説明する。

【００１９】本実施例の情報処理システムは、たとえば
エンディアン方式が異なる、ビッグエンディアン方式に
よる構成要素と、リトルエンディアン方式による構成要
素とが混在される情報処理システムとされ、プロセッサ
１１、主メモリ１２、プロセッサバス１３、エンディア
ン変換制御部１４、Ｉ／Ｏバス１５、Ｉ／ＯアダプタＡ
１６、Ｉ／ＯアダプタＢ１７から構成されている。

【００２０】この実施例において、プロセッサ１１と主
メモリ１２はともにビッグエンディアン、Ｉ／Ｏアダプ
タＡ１６はビッグエンディアン、Ｉ／ＯアダプタＢ１７
はリトルエンディアンであり、プロセッサ１１と主メモ
リ１２はプロセッサバス１３を介して互いに接続され、
Ｉ／ＯアダプタＡ１６およびＩ／ＯアダプタＢ１７は、
エンディアン変換制御部１４およびＩ／Ｏバス１５を介
してプロセッサバス１３に接続されている。

【００２１】エンディアン変換制御部１４は、後述する
ようにエンディアン変換情報部、エンディアン変換判定
部、エンディアン変換実行部からなっており、プロセッ
サバス１３とＩ／Ｏバス１５の間に位置し、必要に応じ
て、プロセッサ１１とＩ／ＯアダプタＡ１６およびＩ／
ＯアダプタＢ１７のデータやりとりの際、エンディアン
変換制御を行う。また、Ｉ／ＯアダプタＡ１６とＩ／Ｏ
アダプタＢ１７には、それぞれＸ’Ｆ１００００００、
Ｘ’Ｆ２００００００からなる３２ビットアドレス値が
割り付けられている。

【００２２】続いて、図２により、図１におけるエンデ
ィアン変換制御部１４の詳細な構成を説明する。

【００２３】図２において、エンディアン変換制御部１
４には、たとえばプロセッサバス１３の３２ビットのア
ドレスバス１３ａ、および３２ビットのデータバス１３
ｂ、Ｉ／Ｏバス１５の３２ビットのデータバス１５ａが
それぞれ接続されている。

【００２４】また、エンディアン変換制御部１４は、エ
ンディアン変換情報部２１、エンディアン変換判定部２
２、エンディアン変換実行部２３からなり、エンディア
ン変換情報部２１にはアドレスデコーダ２１ａ、レジス
タラッチ信号２１ｂ、レジスタ２１ｃ、およびレジスタ
ラッチデータ２１ｄ、エンディアン変換判定部２２には
コンパレータ２２ａ、およびコンパレータ判定信号２２
ｂ、エンディアン変換実行部２３にはマルチプレクサ２
３ａ、などのように構成要素が備えられ、また信号が入
出力される。以下に、これらの個々の動作について詳細
に説明する。

【００２５】図２に示すエンディアン変換制御部１４に
おいて、エンディアン変換情報部２１は、アドレスデコ
ーダ２１ａ、レジスタ２１ｃから構成されており、プロ
セッサ１１のプロセッサバス１３のアドレスバス１３ａ
（Ａ３１−Ａ００、ＭＳＢはＡ３１）、およびデータバ
ス１３ｂ（Ｄ３１−Ｄ００、ＭＳＢはＤ３１）に接続さ
れ、レジスタラッチデータ２１ｄを出力する。レジスタ
２１ｃにはプロセッサ１１からのライトアクセスが可能
となるように、あるアドレス値が割り付けられている。

【００２６】アドレスデコーダ２１ａは前記アドレス値
がアドレスバス１３ａ上に発生すると、自らの出力信号
であるレジスタラッチ信号２１ｂを真とするデコーダ回
路である。レジスタ２１ｃは、レジスタラッチ信号２１
ｂが真であるときにデータバス１３ｂの上位１６ビット
（Ｄ３１−Ｄ１６）データをエンディアン変換判定に用
いるアドレスの上位１６ビット値としてラッチするレジ
スタである。

【００２７】エンディアン変換判定部２２は、コンパレ
ータ２２ａから構成されており、プロセッサバス１３の
アドレスバス１３ａの上位１６ビット（Ａ３１−Ａ１
６）、およびレジスタ２１ｃの出力、レジスタラッチデ
ータ２１ｄに接続され、コンパレータ判定信号２２ｂを
出力する。

【００２８】コンパレータ２２ａは、前記アドレスバス
１３ａの上位１６ビットとレジスタラッチデータ２１ｄ
を比較し、アドレスバス１３ａの上位１６ビット値がレ
ジスタラッチデータ２１ｄの値以上の場合、自らの出力
信号、コンパレータ判定信号２２ｂを真とするコンパレ
ータである。

【００２９】エンディアン変換実行部２３は、マルチプ
レクサ２３ａから構成されており、プロセッサバス１３
のデータバス１３ｂ、Ｉ／Ｏバス１５のデータバス１５
ａ、およびコンパレータ判定信号２２ｂに接続されてい
る。マルチプレクサ２３ａの動作については、図３およ
び図４に示す通りである。

【００３０】たとえば、コンパレータ判定信号２２ｂが
偽であるときに、マルチプレクサ２３ａは、図３に示す
ように、プロセッサバス１３のデータバス１３ｂとＩ／
Ｏバス１５のデータバス１５ａのバイトデータの重み付
けが一致するように互いを接続する。これはプロセッサ
バス１３とＩ／Ｏバス１５間でエンディアン変換しない
ことを意味する。

【００３１】また、コンパレータ判定信号２２ｂが真で
あるときに、マルチプレクサ２３ａは、図４に示すよう
に、プロセッサバス１３のデータバス１３ｂとＩ／Ｏバ
ス１５のデータバス１５ａのバイトデータの重み付けを
逆転させるように互いを接続する。これはプロセッサバ
ス１３とＩ／Ｏバス１５間でエンディアン変換を行うこ
とを意味する。

【００３２】次に、本実施例の作用について、前述のよ
うに構成される情報処理システムにおける動作を説明す
る。

【００３３】プロセッサ１１は、Ｉ／ＯアダプタＡ１６
またはＩ／ＯアダプタＢ１７へのデータアクセスに先立
って、まず、エンディアン変換のために必要なアドレス
値をエンディアン変換情報部２１内のレジスタ２１ｃに
設定するため、情報処理システムにおいて決められる前
記レジスタ２１ｃのアドレスに対して前記アドレス値の
ライトを行う。本実施例における前記アドレス値はＸ’
Ｆ２００とする。

【００３４】前記ライトの実行により、プロセッサバス
１３のアドレスバス１３ａにはレジスタ２１ｃのアドレ
スが、データバス１３ｂにはエンディアン変換に用いる
アドレス値、Ｘ’Ｆ２００がそれぞれ送出され、前述の
ような動作を経てエンディアン変換情報部２１にエンデ
ィアン変換アドレス値が設定される。

【００３５】このとき、本実施例では設定できるアドレ
ス値が上位１６ビットであるため、設定できるアドレス
バウンダリは６４ＫＢとなるが、さらに細かいアドレス
バウンダリで設定するためには、レジスタ２１ｃでラッ
チするデータビットを増やすことで対応可能である。

【００３６】前記エンディアン変換アドレス値Ｘ’Ｆ２
００の設定後に、プロセッサ１１は、Ｉ／ＯアダプタＡ
１６またはＩ／ＯアダプタＢ１７へのデータアクセスを
行うことができる。ここでは、Ｉ／ＯアダプタＡ１６、
Ｉ／ＯアダプタＢ１７への４バイトライトアクセスを例
にとって説明することとする。

【００３７】プロセッサ１１と同じくビッグエンディア
ンであるＩ／ＯアダプタＡ１６へのライトアクセスにお
いて、プロセッサバス１３のアドレスバス１３ａに送出
されるアドレス値はＸ’Ｆ１００００００であるが、こ
のアドレスの上位１６ビットＸ’Ｆ１００は、エンディ
アン変換判定部２２内のコンパレータ２２ａにおいて、
エンディアン変換情報部２１内のレジスタ２１ｃに先に
設定されたレジスタラッチデータ２１ｄのＸ’Ｆ２００
と比較される。比較の結果、コンパレータ２２ａの出力
信号であるコンパレータ判定信号２２ｂは、前述の動作
のため、偽となる。

【００３８】コンパレータ判定信号２２ｂが偽となるた
め、Ｉ／ＯアダプタＡ１６へのライトアクセスにおい
て、プロセッサバス１３のデータバス１３ｂに送出され
た４バイトデータは、エンディアン変換実行部２３内の
マルチプレクサ２３ａにおいて、図３のように、Ｉ／Ｏ
バス１５のデータバス１５ａとバイトデータの重み付け
が一致するように接続される。これは、プロセッサ１１
とＩ／ＯアダプタＡ１６は同じビッグエンディアンであ
り、エンディアン変換の必要がないため、所望の動作で
ある。

【００３９】すなわち、図３に示すように、プロセッサ
バス１３の（Ｄ３１−Ｄ２４）のデータバス１３ｂはＩ
／Ｏバス１５の（Ｄ３１−Ｄ２４）のデータバス１５
ａ、同様に（Ｄ２３−Ｄ１６）のデータバス１３ｂは
（Ｄ２３−Ｄ１６）のデータバス１５ａ、（Ｄ１５−Ｄ
０８）のデータバス１３ｂは（Ｄ１５−Ｄ０８）のデー
タバス１５ａ、（Ｄ０７−Ｄ００）のデータバス１３ｂ
は（Ｄ０７−Ｄ００）のデータバス１５ａにそれぞれ接
続される。

【００４０】また、プロセッサ１１とは異なるリトルエ
ンディアンであるＩ／ＯアダプタＢ１７へのライトアク
セスにおいて、プロセッサバス１３のアドレスバス１３
ａに送出されるアドレス値はＸ’Ｆ２００００００であ
るが、このアドレスの上位１６ビットＸ’Ｆ２００は、
エンディアン変換判定部２２内のコンパレータ２２ａに
おいて、エンディアン変換情報部２１内のレジスタ２１
ｃに先に設定されたレジスタラッチデータ２１ｄのＸ’
Ｆ２００と比較される。比較の結果、コンパレータ２２
ａの出力信号であるコンパレータ判定信号２２ｂは、前
述の動作のため、真となる。

【００４１】コンパレータ判定信号２２ｂが真となるた
め、Ｉ／ＯアダプタＢ１７へのライトアクセスにおい
て、プロセッサバス１３のデータバス１３ｂに送出され
た４バイトデータは、エンディアン変換実行部２３内の
マルチプレクサ２３ａにおいて、図４のように、Ｉ／Ｏ
バス１５のデータバス１５ａとバイトデータの重み付け
が逆転するように接続される。これは、プロセッサ１１
とＩ／ＯアダプタＢ１７は異なるエンディアンであり、
エンディアン変換する必要があるため、所望の動作であ
る。

【００４２】すなわち、図４に示すように、プロセッサ
バス１３の（Ｄ３１−Ｄ２４）のデータバス１３ｂはＩ
／Ｏバス１５の（Ｄ０７−Ｄ００）のデータバス１５
ａ、同様に（Ｄ２３−Ｄ１６）のデータバス１３ｂは
（Ｄ１５−Ｄ０８）のデータバス１５ａ、（Ｄ１５−Ｄ
０８）のデータバス１３ｂは（Ｄ２３−Ｄ１６）のデー
タバス１５ａ、（Ｄ０７−Ｄ００）のデータバス１３ｂ
は（Ｄ３１−Ｄ２４）のデータバス１５ａにそれぞれ接
続される。

【００４３】以上のようにして、プロセッサ１１からＩ
／ＯアダプタＡ１６へのライトアクセスにおいては、プ
ロセッサバス１３のデータバス１３ｂとＩ／Ｏバス１５
のデータバス１５ａとをバイトデータの重み付けが一致
するように接続し、またプロセッサ１１からＩ／Ｏアダ
プタＢ１７へのライトアクセスにおいては、プロセッサ
バス１３のデータバス１３ｂとＩ／Ｏバス１５のデータ
バス１５ａとをバイトデータの重み付けが逆転するよう
に接続することができる。

【００４４】従って、本実施例の情報処理システムによ
れば、プロセッサ１１と同じエンディアン方式のＩ／Ｏ
アダプタＡ１６、または異なるエンディアン方式のＩ／
ＯアダプタＢ１７に対するデータアクセス時に、エンデ
ィアン変換の要否を自動的に判定し、バイトデータの重
み付けを逆転させるか、またはそのままとしてエンディ
アン変換を制御して、エンディアン方式が異なるＩ／Ｏ
アダプタなどが混在される情報処理システムにおけるデ
ータ転送を可能とすることができる。

【００４５】本発明は前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことはいうまでもない。

【００４６】たとえば、本実施例の情報処理システムに
ついては、プロセッサからＩ／Ｏアダプタに対してデー
タアクセスを行う場合について説明したが、本発明は前
記実施例に限定されるものではなく、プロセッサから主
メモリに対してアクセスする場合についても適用可能で
あり、この場合にもプロセッサと主メモリのエンディア
ン方式に対応して、異なるときにはバイトデータの重み
付けを逆転させ、また同じときにはそのままとしてエン
ディアン変換を実行するか、しないかを制御することが
できる。

【００４７】さらに、エンディアン変換の要否判定につ
いては、エンディアン変換を決定するためのアドレス値
を複数設定できるように、たとえば複数組のエンディア
ン変換情報部とエンディアン変換判定部を設け、前記実
施例よりもさらにきめ細かく判定してエンディアン変換
を制御することができる。

【００４８】具体的には、たとえば第１のエンディアン
変換情報部にＸ’Ｆ０００のアドレス値を設定し、第２
のエンディアン変換情報部にＸ’Ｆ２００のアドレス値
を設定し、アドレスバスに送出されるアドレス値がＸ’
Ｆ１００の場合に、Ｘ’Ｆ１００とＸ’Ｆ０００、Ｘ’
Ｆ１００とＸ’Ｆ２００をそれぞれ第１または第２のエ
ンディアン変換判定部で比較することにより、Ｘ’Ｆ０
００〜Ｘ’Ｆ１００の間とＸ’Ｆ２００以上のアドレス
についてはエンディアン変換を実行しないようにし、ま
たＸ’Ｆ１００〜Ｘ’Ｆ２００の間のアドレスについて
のみエンディアン変換を実行するように制御することが
できる。

【００４９】また、前述のようにプロセッサを主導とし
たデータアクセスに限られるものではなく、たとえばＩ
／Ｏアダプタを主導として主メモリに対してアクセスす
る場合についても適用可能であり、この場合にもエンデ
ィアン変換のための情報からエンディアン変換の要否を
判定し、その判定結果からＩ／Ｏアダプタと主メモリの
間において、エンディアン変換を実行するか、しないか
を制御することができる。

【００５０】さらに、情報システムの構成要素を接続す
る、アドレスバスおよびデータバスによるプロセッサバ
ス、Ｉ／Ｏバスなどのビット数についても、３２ビット
に限定されるものでないことはいうまでもない。

【００５１】

【発明の効果】本発明のエンディアン変換技術によれ
ば、プロセッサの主メモリまたはＩ／Ｏアダプタ群に対
するデータアクセス時に、事前にエンディアン変換すべ
きアドレス値を設定するのみで、あとはプロセッサの内
部もしくは外付けの１つのハードウェアにて、プロセッ
サのデータアクセス時のアクセスアドレスからエンディ
アン変換の要否を一括して自動的に判定し、プロセッサ
と主メモリまたはＩ／Ｏアダプタ群との間で、エンディ
アン方式が異なる場合にはエンディアン変換を実行し、
また同じ場合にはエンディアン変換を実行しないように
制御することが可能となる。

【００５２】また、本発明の他のエンディアン変換技術
によれば、Ｉ／Ｏアダプタ群から主メモリに対するアク
セス時にも、エンディアン変換のための情報からエンデ
ィアン変換の要否を自動的に判定し、主メモリとＩ／Ｏ
アダプタ群との間で、エンディアン方式が異なる場合に
はエンディアン変換を実行し、また同じ場合にはエンデ
ィアン変換を実行しないように制御することが可能とな
る。

【００５３】この結果、エンディアン方式が異なるプロ
セッサ、主メモリ、Ｉ／Ｏアダプタ群などが混在される
情報処理システムにおいて、プロセッサから主メモリま
たはＩ／Ｏアダプタ群に対するデータアクセス、Ｉ／Ｏ
アダプタ群から主メモリに対するデータアクセス時に、
エンディアン変換を実行するか否かを制御して相互間の
データ転送を可能とすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である自動判定機能付きエン
ディアン変換装置を含む情報処理システムを示すブロッ
ク図である。

【図２】本実施例におけるエンディアン変換制御部の詳
細を示す構成図である。

【図３】本実施例において、エンディアン変換しないと
きのデータバスの接続の一例を示す説明図である。

【図４】本実施例において、エンディアン変換するとき
のデータバスの接続の一例を示す説明図である。

【符号の説明】

１１…プロセッサ、１２…主メモリ、１３…プロセッサ
バス、１４…エンディアン変換制御部、１５…Ｉ／Ｏバ
ス、１６…Ｉ／ＯアダプタＡ、１７…Ｉ／Ｏアダプタ
Ｂ、２１…エンディアン変換情報部、２２…エンディア
ン変換判定部、２３…エンディアン変換実行部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも、ビッグエンディアンもしく
   はリトルエンディアンのどちらかのエンディアン方式で
   データのアクセスを行うプロセッサと、該プロセッサの
   アドレス空間の一部からアクセスされ、物理的には該プ
   ロセッサに直接もしくは間接的に接続され、該プロセッ
   サと同じまたは異なるエンディアン方式による主メモリ
   とＩ／Ｏアダプタ群とからなる情報処理システムであっ
   て、エンディアン変換すべきアドレス値を保持するエン
   ディアン変換情報部と、あらかじめ前記エンディアン変
   換情報部に設定されたアドレス値と前記プロセッサがデ
   ータアクセスの際に発行するアドレス値とを比較してエ
   ンディアン変換が必要か否かを判定するエンディアン変
   換判定部と、該エンディアン変換判定部からの判定結果
   により前記プロセッサと前記主メモリまたは前記Ｉ／Ｏ
   アダプタ群との間でバイトデータの重み付けを逆転させ
   るか、またはそのままとするエンディアン変換実行部と
   を備え、前記プロセッサがデータアクセス時に発行する
   アクセスアドレスによりエンディアン変換の要否を自動
   的に判定し、前記プロセッサと前記主メモリまたは前記
   Ｉ／Ｏアダプタ群との間で、エンディアン方式が異なる
   場合にはエンディアン変換を実行し、またエンディアン
   方式が同じ場合にはエンディアン変換を実行しないよう
   に制御することを特徴とする自動判定機能付きエンディ
   アン変換装置。
2. 【請求項２】 少なくとも、物理的には直接もしくは間
   接的に接続され、エンディアン方式が同じまたは異なる
   主メモリとＩ／Ｏアダプタ群とからなる情報処理システ
   ムであって、エンディアン変換すべき情報を保持するエ
   ンディアン変換情報部と、あらかじめ前記エンディアン
   変換情報部に設定された情報からエンディアン変換が必
   要か否かを判定するエンディアン変換判定部と、該エン
   ディアン変換判定部からの判定結果により前記主メモリ
   と前記Ｉ／Ｏアダプタ群との間でバイトデータの重み付
   けを逆転させるか、またはそのままとするエンディアン
   変換実行部とを備え、前記エンディアン変換すべき情報
   によりエンディアン変換の要否を自動的に判定し、前記
   主メモリと前記Ｉ／Ｏアダプタ群との間で、エンディア
   ン方式が異なる場合にはエンディアン変換を実行し、ま
   たエンディアン方式が同じ場合にはエンディアン変換を
   実行しないように制御することを特徴とする自動判定機
   能付きエンディアン変換装置。
3. 【請求項３】 少なくとも、ビッグエンディアンもしく
   はリトルエンディアンのどちらかのエンディアン方式で
   データのアクセスを行うプロセッサと、該プロセッサの
   アドレス空間の一部からアクセスされ、物理的には該プ
   ロセッサに直接もしくは間接的に接続され、該プロセッ
   サと同じまたは異なるエンディアン方式による主メモリ
   とＩ／Ｏアダプタ群とからなる情報処理システムであっ
   て、あらかじめエンディアン変換すべきアドレス値を設
   定するステップと、この設定されたアドレス値と前記プ
   ロセッサがデータアクセスの際に発行するアドレス値と
   を比較するステップと、この比較結果によりエンディア
   ン変換が必要か否かを判定するステップと、この判定結
   果によりバイトデータの重み付けを逆転させるか、また
   はそのままとするステップとを有し、前記プロセッサが
   データアクセス時に発行するアクセスアドレスによりエ
   ンディアン変換の要否を自動的に判定し、前記プロセッ
   サと前記主メモリまたは前記Ｉ／Ｏアダプタ群との間
   で、エンディアン方式が異なる場合にはエンディアン変
   換を実行し、またエンディアン方式が同じ場合にはエン
   ディアン変換を実行しないように制御することを特徴と
   する自動判定機能付きエンディアン変換方法。