JP2006332161A - 半導体装置および半導体装置の製造方法 - Google Patents
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- H01L2924/301—Electrical effects
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Abstract
【課題】 積層された半導体チップの上面または下面のみならず側面からの電磁波ノイズの漏洩を低減させる。
【解決手段】 キャリア基板1上にフェースアップ実装された半導体チップ7全体を、ボンディングワイヤ8を覆うようにキャリア基板1上に配置された電磁波遮蔽樹脂9にて封止してから、半導体チップ11を半導体チップ7上にフェースアップ実装し、ボンディングワイヤ12を覆うようにしてキャリア基板1上に配置された封止樹脂13にて半導体チップ11を封止する。
【選択図】 図1
【解決手段】 キャリア基板1上にフェースアップ実装された半導体チップ7全体を、ボンディングワイヤ8を覆うようにキャリア基板1上に配置された電磁波遮蔽樹脂9にて封止してから、半導体チップ11を半導体チップ7上にフェースアップ実装し、ボンディングワイヤ12を覆うようにしてキャリア基板1上に配置された封止樹脂13にて半導体チップ11を封止する。
【選択図】 図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、スタックパッケージ構造に適用して好適なものである。
従来の半導体装置では、電子機器の小型化に伴って実装面積を低減させる必要があるため、半導体チップを高さ方向に積層させたスタックパッケージを用いることが行われている。
また、例えば、特許文献1、2には、複数の半導体チップが積層されたスタックパッケージにおいて、アナログ素子とデジタル素子との間での電磁波ノイズの干渉を抑制するため、半導体チップ間に電磁波遮断シートを挿入する方法が開示されている。
特開2003−124236号公報
特開2005−32970号公報
また、例えば、特許文献1、2には、複数の半導体チップが積層されたスタックパッケージにおいて、アナログ素子とデジタル素子との間での電磁波ノイズの干渉を抑制するため、半導体チップ間に電磁波遮断シートを挿入する方法が開示されている。
しかしながら、半導体チップ間に電磁波遮断シートを挿入する方法では、半導体チップの側面およびボンディングワイヤ等の接続手段を電磁波遮断シートにて完全に覆うことができないため、半導体チップの側面およびボンディングワイヤ等の接続手段を介して電磁波ノイズが漏洩し、半導体チップ間の電磁波ノイズの干渉に起因する誤動作を引き起こすという問題があった。
そこで、本発明の目的は、積層された半導体チップの上面のみならず側面からの電磁波ノイズの漏洩を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースアップ実装された第1半導体チップと、前記第1半導体チップを前記キャリア基板に接続する第1ボンディングワイヤと、前記第1ボンディングワイヤを覆うようにして前記第1半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂と、前記電磁波遮蔽樹脂を介して前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、前記第2半導体チップを前記キャリア基板に接続する第2ボンディングワイヤと、前記第2ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする。
これにより、第1半導体チップがフェースアップ実装された場合においても、第1半導体チップの上面のみならず側面およびボンディングワイヤからの電磁波ノイズの漏洩を低減させることが可能となる。このため、第1半導体チップ上に第2半導体チップが積層配置された場合においても、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第1および第2半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることができる。
また、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースダウン実装された第1半導体チップと、前記第1半導体チップの露出面全体を前記キャリア基板上で封止する電磁波遮蔽樹脂と、前記電磁波遮蔽樹脂を介して前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、前記第2半導体チップを前記キャリア基板に接続するボンディングワイヤと、前記ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする。
これにより、第1半導体チップがフェースダウン実装された場合においても、第1半導体チップの上面のみならず側面および接続端子部からの電磁波ノイズの漏洩を低減させることが可能となる。このため、第1半導体チップ上に第2半導体チップが積層配置された場合においても、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第1および第2半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることが可能となるとともに、半導体装置全体の高さを低くすることができる。
また、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースアップ実装された第1半導体チップと、前記第1半導体チップを前記キャリア基板に接続する第1ボンディングワイヤと、前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、前記第1ボンディングワイヤを避けるようにして第1半導体チップと前記第2半導体チップとの間に配置された電磁波遮蔽層と、前記第2半導体チップを前記キャリア基板に接続する第2ボンディングワイヤと、前記第1ボンディングワイヤおよび前記第2ボンディングワイヤを覆うようにして前記第1半導体チップおよび前記第2半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする。
これにより、第1半導体チップがフェースアップ実装された場合においても、第1半導体チップと第2半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第1半導体チップ上に第2半導体チップを積層させることが可能となるとともに、第1半導体チップおよび第2半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第1および第2半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、EMI(不要輻射)対策を有効に施すことができる。
また、本発明の一態様に係る半導体装置によれば、キャリア基板と、前記キャリア基板上にフェースダウン実装された第1半導体チップと、前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、第1半導体チップと前記第2半導体チップとの間に配置された電磁波遮蔽層と、前記第2半導体チップを前記キャリア基板に接続するボンディングワイヤと、前記ボンディングワイヤを覆うようにして前記第1半導体チップおよび前記第2半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする。
これにより、第1半導体チップがフェースダウン実装された場合においても、第1半導体チップと第2半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第1半導体チップ上に第2半導体チップを積層させることが可能となるとともに、第1半導体チップおよび第2半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第1および第2半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、EMI(不要輻射)対策を有効に施すことができる。
また、本発明の一態様に係る半導体装置によれば、前記第1半導体チップまたは前記第2半導体チップのいずれか一方にはデジタル素子が搭載され、前記第1半導体チップまたは前記第2半導体チップの他方にはアナログ素子が搭載されていることを特徴とする。
これにより、デジタル素子からの電磁波ノイズの漏洩を低減させることが可能となり、デジタル素子とアナログ素子とを積層した場合においても、デジタル素子とアナログ素子との間の電磁波ノイズの干渉に起因する誤動作を抑制することができる。
これにより、デジタル素子からの電磁波ノイズの漏洩を低減させることが可能となり、デジタル素子とアナログ素子とを積層した場合においても、デジタル素子とアナログ素子との間の電磁波ノイズの干渉に起因する誤動作を抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第1半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第1半導体チップを第1ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第1ボンディングワイヤを覆うようにして前記第1半導体チップを電磁波遮蔽樹脂にて封止する工程と、前記電磁波遮蔽樹脂を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第2半導体チップを第2ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第2ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする。
これにより、第1半導体チップがフェースアップ実装された場合においても、第1半導体チップの上面のみならず側面およびボンディングワイヤからの電磁波ノイズの漏洩を低減させつつ、第1半導体チップ上に第2半導体チップを積層配置することができる。このため、製造工程の煩雑化を抑制しつつ、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第1および第2半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第1半導体チップをフェースダウン実装する工程と、前記フェースダウン実装された第1半導体チップの露出面全体を覆うようにして前記第1半導体チップを電磁波遮蔽樹脂にて封止する工程と、前記電磁波遮蔽樹脂を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第2半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、前記ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする。
これにより、第1半導体チップがフェースダウン実装された場合においても、第1半導体チップの上面のみならず側面および接続端子部からの電磁波ノイズの漏洩を低減させつつ、第1半導体チップ上に第2半導体チップを積層配置することができる。このため、製造工程の煩雑化を抑制しつつ、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、第1および第2半導体チップを含む半導体装置を安定して動作させつつ、半導体装置の実装面積を低減させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第1半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第1半導体チップを第1ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第1ボンディングワイヤを避けるように前記第1半導体チップ上に配置された電磁波遮蔽層を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第2半導体チップを第2ボンディングワイヤにて前記キャリア基板に接続する工程と、前記第1ボンディングワイヤおよび前記第2ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第1半導体チップおよび前記第2半導体チップを封止する工程とを備えることを特徴とする。
これにより、第1半導体チップがフェースアップ実装された場合においても、第1半導体チップと第2半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第1半導体チップ上に第2半導体チップを積層させることが可能となるとともに、第1半導体チップおよび第2半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、製造工程の煩雑化を抑制しつつ、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となるとともに、EMI(不要輻射)対策を有効に施すことができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、キャリア基板上に第1半導体チップをフェースダウン実装する工程と、前記第1半導体チップ上に配置された電磁波遮蔽層を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、前記フェースアップ実装された第2半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、前記ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第1半導体チップおよび前記第2半導体チップを封止する工程とを備えることを特徴とする。
これにより、第1半導体チップがフェースダウン実装された場合においても、第1半導体チップと第2半導体チップとの間を電磁波遮蔽層にて遮蔽しつつ、第1半導体チップ上に第2半導体チップを積層させることが可能となるとともに、第1半導体チップおよび第2半導体チップの露出面全体を電磁波遮蔽樹脂にて覆うことが可能となる。このため、製造工程の煩雑化を抑制しつつ、第1および第2半導体チップ間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となるとともに、EMI(不要輻射)対策を有効に施すことができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1において、半導体パッケージにはキャリア基板1が設けられ、キャリア基板1の裏面にはランド2が形成されるとともに、キャリア基板1の表面にはランド4、5が形成され、キャリア基板1内には内部配線3が形成されている。そして、キャリア基板1上には、接着層6を介し半導体チップ7がフェースアップ実装され、半導体チップ7は、ボンディングワイヤ8を介してランド5にワイヤボンド接続されている。そして、キャリア基板1上にフェースアップ実装された半導体チップ7全体は、ボンディングワイヤ8を覆うようにキャリア基板1上に配置された電磁波遮蔽樹脂9にて封止されている。なお、電磁波遮蔽樹脂9としては、例えば、フェライト系の磁性材料などが混合された熱硬化性樹脂を用いることができ、フェライト系の磁性材料などが混合された熱硬化性樹脂のモールド成形などに方法によって半導体チップ7全体を電磁波遮蔽樹脂9にて覆うことができる。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1において、半導体パッケージにはキャリア基板1が設けられ、キャリア基板1の裏面にはランド2が形成されるとともに、キャリア基板1の表面にはランド4、5が形成され、キャリア基板1内には内部配線3が形成されている。そして、キャリア基板1上には、接着層6を介し半導体チップ7がフェースアップ実装され、半導体チップ7は、ボンディングワイヤ8を介してランド5にワイヤボンド接続されている。そして、キャリア基板1上にフェースアップ実装された半導体チップ7全体は、ボンディングワイヤ8を覆うようにキャリア基板1上に配置された電磁波遮蔽樹脂9にて封止されている。なお、電磁波遮蔽樹脂9としては、例えば、フェライト系の磁性材料などが混合された熱硬化性樹脂を用いることができ、フェライト系の磁性材料などが混合された熱硬化性樹脂のモールド成形などに方法によって半導体チップ7全体を電磁波遮蔽樹脂9にて覆うことができる。
さらに、電磁波遮蔽樹脂9にて覆われた半導体チップ7上には、半導体チップ11がフェースアップ実装され、半導体チップ11は、接着層10を介して電磁波遮蔽樹脂9上に固定されるとともに、ボンディングワイヤ12を介してランド4にワイヤボンド接続されている。そして、半導体チップ11は、ボンディングワイヤ12を覆うようにしてキャリア基板1上に配置された封止樹脂13にて封止されている。なお、封止樹脂13は、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより形成することができる。また、キャリア基板1の裏面に設けられたランド2上には、キャリア基板1をマザーボード上に実装するための突出電極14が設けられている。
これにより、半導体チップ7がフェースアップ実装された場合においても、半導体チップ7の上面のみならず側面およびボンディングワイヤからの電磁波ノイズの漏洩を低減させることが可能となる。このため、半導体チップ7上に半導体チップ11が積層配置された場合においても、半導体チップ7と半導体チップ11との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ7および半導体チップ11を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることができる。
なお、半導体チップ7、11のいずれか一方にはデジタル素子を搭載し、半導体チップ7、11の他方にはアナログ素子を搭載することができる。また、キャリア基板1としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板1の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、BTレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極14としては、例えば、Auバンプ、半田材などで被覆されたCuバンプやNiバンプ、あるいは半田ボールなどを用いることができる。また、ボンディングワイヤ8、12としては、例えば、AuワイヤやAlワイヤなどを用いることができる。さらに、上述した実施形態では、キャリア基板1上に半導体チップ7を1個だけ実装するとともに、半導体チップ7上に半導体チップ11を1個だけ実装する方法を例にとって説明したが、キャリア基板1上に複数の半導体チップを実装するようにしてもよく、さらに半導体チップ7上に複数の半導体チップを実装するようにしてもよい。
図2は、本発明の第2実施形態に係る半導体装置の概略構成を示す断面図である。
図2において、半導体パッケージにはキャリア基板21が設けられ、キャリア基板21の裏面にはランド22が形成されるとともに、キャリア基板21の表面にはランド24、25が形成され、キャリア基板21内には内部配線23が形成されている。そして、キャリア基板21上には半導体チップ27がフリップチップ実装され、半導体チップ27には、フリップチップ実装するための突出電極28が設けられている。そして、半導体チップ27に設けられた突出電極28は、異方性導電フィルム26を介してランド25上にACF(Anisotropic Conductive Film)接合されている。
図2において、半導体パッケージにはキャリア基板21が設けられ、キャリア基板21の裏面にはランド22が形成されるとともに、キャリア基板21の表面にはランド24、25が形成され、キャリア基板21内には内部配線23が形成されている。そして、キャリア基板21上には半導体チップ27がフリップチップ実装され、半導体チップ27には、フリップチップ実装するための突出電極28が設けられている。そして、半導体チップ27に設けられた突出電極28は、異方性導電フィルム26を介してランド25上にACF(Anisotropic Conductive Film)接合されている。
そして、キャリア基板21上にフェースアップ実装された半導体チップ27全体は、キャリア基板21上に配置された電磁波遮蔽樹脂29にて封止されている。さらに、電磁波遮蔽樹脂29にて覆われた半導体チップ27上には、半導体チップ31がフェースアップ実装され、半導体チップ31は、接着層30を介して電磁波遮蔽樹脂29上に固定されるとともに、ボンディングワイヤ32を介してランド24にワイヤボンド接続されている。そして、半導体チップ31は、ボンディングワイヤ32を覆うようにしてキャリア基板21上に配置された封止樹脂33にて封止されている。また、キャリア基板21の裏面に設けられたランド22上には、キャリア基板21をマザーボード上に実装するための突出電極34が設けられている。
これにより、半導体チップ27がフェースダウン実装された場合においても、半導体チップ27の上面のみならず側面および接続端子部からの電磁波ノイズの漏洩を低減させることが可能となる。このため、半導体チップ27上に半導体チップ31が積層配置された場合においても、半導体チップ27と半導体チップ31との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ27および半導体チップ31を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることが可能となるとともに、半導体パッケージの高さを低くすることができる。
なお、上述した実施形態では、ACF接合により半導体チップ27をキャリア基板21上にフェースダウン実装する方法について説明したが、例えば、NCF(Nonconductive Film)接合、ACP(Anisotropic Conductive Paste)接合、NCP(Nonconductive Paste)接合などのその他の圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。
図3は、本発明の第3実施形態に係る半導体装置の概略構成を示す断面図である。
図3において、半導体パッケージにはキャリア基板41が設けられ、キャリア基板41の裏面にはランド42が形成されるとともに、キャリア基板41の表面にはランド44、45が形成され、キャリア基板41内には内部配線43が形成されている。そして、キャリア基板41上には半導体チップ47がフリップチップ実装され、半導体チップ47には、フリップチップ実装するための突出電極48が設けられている。そして、半導体チップ47に設けられた突出電極48は、異方性導電フィルム46を介してランド45上にACF接合されている。
図3において、半導体パッケージにはキャリア基板41が設けられ、キャリア基板41の裏面にはランド42が形成されるとともに、キャリア基板41の表面にはランド44、45が形成され、キャリア基板41内には内部配線43が形成されている。そして、キャリア基板41上には半導体チップ47がフリップチップ実装され、半導体チップ47には、フリップチップ実装するための突出電極48が設けられている。そして、半導体チップ47に設けられた突出電極48は、異方性導電フィルム46を介してランド45上にACF接合されている。
さらに、半導体チップ47上には半導体チップ51がフェースアップ実装され、半導体チップ51は、電磁波遮蔽層49を介して半導体チップ47上に固定されるとともに、ボンディングワイヤ52を介してランド44にワイヤボンド接続されている。なお、電磁波遮蔽層49としては、フェライト系の磁性材料などが絶縁性フィルムに混合された電磁波遮蔽フィルムやフェライト系の磁性材料などが絶縁性ペーストに混合された電磁波遮蔽ペーストなどを用いることができる。そして、半導体チップ47および半導体チップ51は、ボンディングワイヤ52を覆うようにしてキャリア基板41上に配置された電磁波遮蔽樹脂53にて封止されている。また、キャリア基板41の裏面に設けられたランド42上には、キャリア基板41をマザーボード上に実装するための突出電極44が設けられている。
これにより、半導体チップ47がフェースダウン実装された場合においても、半導体チップ47と半導体チップ51との間を電磁波遮蔽層49にて遮蔽しつつ、半導体チップ47上に半導体チップ51を積層させることが可能となるとともに、半導体チップ47および半導体チップ51の露出面全体を電磁波遮蔽樹脂53にて覆うことが可能となる。このため、半導体チップ47と半導体チップ51との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ47および半導体チップ51を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、EMI(不要輻射)対策を有効に施すことができる。
図4は、本発明の第4実施形態に係る半導体装置の概略構成を示す断面図である。
図4において、半導体パッケージにはキャリア基板61が設けられ、キャリア基板61の裏面にはランド62が形成されるとともに、キャリア基板61の表面にはランド64、65が形成され、キャリア基板61内には内部配線63が形成されている。そして、キャリア基板61上には、接着層66を介し半導体チップ67がフェースアップ実装され、半導体チップ67は、ボンディングワイヤ68を介してランド65にワイヤボンド接続されている。
図4において、半導体パッケージにはキャリア基板61が設けられ、キャリア基板61の裏面にはランド62が形成されるとともに、キャリア基板61の表面にはランド64、65が形成され、キャリア基板61内には内部配線63が形成されている。そして、キャリア基板61上には、接着層66を介し半導体チップ67がフェースアップ実装され、半導体チップ67は、ボンディングワイヤ68を介してランド65にワイヤボンド接続されている。
さらに、半導体チップ67上には、ボンディングワイヤ68を避けるようにして半導体チップ71がフェースアップ実装され、半導体チップ71は、電磁波遮蔽層69を介して半導体チップ67上に固定されるとともに、ボンディングワイヤ72を介してランド64にワイヤボンド接続されている。そして、半導体チップ67および半導体チップ71は、ボンディングワイヤ68、72を覆うようにしてキャリア基板61上に配置された電磁波遮蔽樹脂73にて封止されている。また、キャリア基板61の裏面に設けられたランド62上には、キャリア基板61をマザーボード上に実装するための突出電極74が設けられている。
これにより、半導体チップ67がフェースアップ実装された場合においても、半導体チップ67と半導体チップ71との間を電磁波遮蔽層69にて遮蔽しつつ、半導体チップ67上に半導体チップ71を積層させることが可能となるとともに、半導体チップ67および半導体チップ71の露出面全体を電磁波遮蔽樹脂73にて覆うことが可能となる。このため、半導体チップ67と半導体チップ71との間の電磁波ノイズの干渉に起因する誤動作を抑制することが可能となり、半導体チップ67および半導体チップ71を含む半導体装置を安定して動作させつつ、半導体パッケージの実装面積を低減させることが可能となるとともに、外部への電磁波ノイズを抑制することが可能となり、EMI(不要輻射)対策を有効に施すことができる。
1、21、41、61 キャリア基板、2、4、5、22、24、25、42、44、45、62、64、65 ランド、3、13、43、33 内部配線、6、10、30、66 接着層、26、46 異方性導電フィルム、7、11、27、31、47、51、67、71 半導体チップ、8、12、32、52、68、72 ボンディングワイヤ、9、29、53、73 電磁波遮蔽樹脂、13、33 封止樹脂、14、28、34、48、54、74 突出電極、49、69 電磁波遮蔽層
Claims (9)
- キャリア基板と、
前記キャリア基板上にフェースアップ実装された第1半導体チップと、
前記第1半導体チップを前記キャリア基板に接続する第1ボンディングワイヤと、
前記第1ボンディングワイヤを覆うようにして前記第1半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂と、
前記電磁波遮蔽樹脂を介して前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、
前記第2半導体チップを前記キャリア基板に接続する第2ボンディングワイヤと、
前記第2ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする半導体装置。 - キャリア基板と、
前記キャリア基板上にフェースダウン実装された第1半導体チップと、
前記第1半導体チップの露出面全体を前記キャリア基板上で封止する電磁波遮蔽樹脂と、
前記電磁波遮蔽樹脂を介して前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、
前記第2半導体チップを前記キャリア基板に接続するボンディングワイヤと、
前記ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する封止材とを備えることを特徴とする半導体装置。 - キャリア基板と、
前記キャリア基板上にフェースアップ実装された第1半導体チップと、
前記第1半導体チップを前記キャリア基板に接続する第1ボンディングワイヤと、
前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、
前記第1ボンディングワイヤを避けるようにして第1半導体チップと前記第2半導体チップとの間に配置された電磁波遮蔽層と、
前記第2半導体チップを前記キャリア基板に接続する第2ボンディングワイヤと、
前記第1ボンディングワイヤおよび前記第2ボンディングワイヤを覆うようにして前記第1半導体チップおよび前記第2半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする半導体装置。 - キャリア基板と、
前記キャリア基板上にフェースダウン実装された第1半導体チップと、
前記第1半導体チップ上にフェースアップ実装された第2半導体チップと、
第1半導体チップと前記第2半導体チップとの間に配置された電磁波遮蔽層と、
前記第2半導体チップを前記キャリア基板に接続するボンディングワイヤと、
前記ボンディングワイヤを覆うようにして前記第1半導体チップおよび前記第2半導体チップを前記キャリア基板上で封止する電磁波遮蔽樹脂とを備えることを特徴とする半導体装置。 - 前記第1半導体チップまたは前記第2半導体チップのいずれか一方にはデジタル素子が搭載され、前記第1半導体チップまたは前記第2半導体チップの他方にはアナログ素子が搭載されていることを特徴とする請求項1から4のいずれか1項記載の半導体装置。
- キャリア基板上に第1半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第1半導体チップを第1ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第1ボンディングワイヤを覆うようにして前記第1半導体チップを電磁波遮蔽樹脂にて封止する工程と、
前記電磁波遮蔽樹脂を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第2半導体チップを第2ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第2ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする半導体装置の製造方法。 - キャリア基板上に第1半導体チップをフェースダウン実装する工程と、
前記フェースダウン実装された第1半導体チップの露出面全体を覆うようにして前記第1半導体チップを電磁波遮蔽樹脂にて封止する工程と、
前記電磁波遮蔽樹脂を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第2半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、
前記ボンディングワイヤを覆うようにして前記第2半導体チップを前記キャリア基板上で封止する工程とを備えることを特徴とする半導体装置の製造方法。 - キャリア基板上に第1半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第1半導体チップを第1ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第1ボンディングワイヤを避けるように前記第1半導体チップ上に配置された電磁波遮蔽層を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第2半導体チップを第2ボンディングワイヤにて前記キャリア基板に接続する工程と、
前記第1ボンディングワイヤおよび前記第2ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第1半導体チップおよび前記第2半導体チップを封止する工程とを備えることを特徴とする半導体装置の製造方法。 - キャリア基板上に第1半導体チップをフェースダウン実装する工程と、
前記第1半導体チップ上に配置された電磁波遮蔽層を介して前記第1半導体チップ上に第2半導体チップをフェースアップ実装する工程と、
前記フェースアップ実装された第2半導体チップをボンディングワイヤにて前記キャリア基板に接続する工程と、
前記ボンディングワイヤを覆うように前記キャリア基板上に配置された電磁波遮蔽樹脂にて前記第1半導体チップおよび前記第2半導体チップを封止する工程とを備えることを特徴とする半導体装置の製造方法。
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ID=37553569
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JP2005150591A Withdrawn JP2006332161A (ja) | 2005-05-24 | 2005-05-24 | 半導体装置および半導体装置の製造方法 |
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-
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- 2005-05-24 JP JP2005150591A patent/JP2006332161A/ja not_active Withdrawn
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