JP2006319208A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 高周波における導電部の電気的抵抗が低く、かつ高密度実装が可能となる半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１と、その上に設けられた絶縁層２と、絶縁層２上にあって回路を構成する導電部３とを備え、導電部３には、上面４ａおよび下面４ｂにのみ凸部５、６が形成され、凸部５、６は、電流が流れる方向に延在する。
【選択図】 図１

Description

本発明は、例えばシリコンウエハ等の半導体基板上に絶縁層を介して導電部を備えた半導体装置およびその製造方法に関する。

近年では、コスト削減やチップ部品数の低減を目的として、インダクタ（誘導素子）等の受動素子を半導体基板上に集積化することが行われている。
一般に、高周波における導体の抵抗（交流抵抗）は直流抵抗より大きくなる。これは、電流が導体の表面に集中して流れる、いわゆる表皮効果のためである。電磁場の強さが表面の１／ｅになる深さである表皮深さδは、次式で表される。

ωは角振動数、μは透磁率、σは導電率をそれぞれ示す。
表１は、銅についての表皮深さと周波数との関係を示すものである。

導体の厚みが表皮深さδの３倍以上である場合には、それ以上厚くしても交流抵抗はほとんど低減しない。このため、周波数の上昇とともに導体損失が増え、インダクタのＱ値は低下する。

図２１は、従来の半導体装置の一例を示すもので、ここに示す集積回路５０は、半導体基板５１上に、絶縁層５２およびシード層５３が形成され、その上に導電部５４が形成されている。導電部５４の側面には凸部５５が形成されている（特許文献１を参照）。
導電部５４は、次のようにして作製することができる。
図２２および図２３に示すように、シード層５３上にレジスト５７を形成し、レジスト５７を露光させる。この際、入射波と、シード層５３表面からの反射波との干渉によって生じた定在波によって、レジスト５７の側面に凹凸５８が形成される。このため、メッキ法により形成された導電部５４は、側面に凸部５５が形成される。
この集積回路５０では、導電部５４の表面積を大きくし、抵抗を低減できる。
図２４に示す回路配線６０は、基板６１上に設けられた配線導体６２の表面に凹凸６３を有する。配線導体６２は、アディティブ法やセミアディティブ法により形成することができる。この回路配線６０では、配線導体６２の表面積が大きいため、高周波信号に対する配線導体の抵抗を小さくすることが可能となる（特許文献２を参照）。
特開平０８−２８８４６３号公報 特開２００１−３５２１３５号公報

しかしながら、上記従来技術では、導電部に形成された凹凸が、隣接する導電部に電気的に悪影響を及ぼすことが懸念されることから、導電部間の間隔を狭くするのが難しい。また、凹凸により導電部が幅広となるため、導電部の高密度化が難しくなる。
本発明は、上記事情に鑑みてなされたものであり、高周波における導電部の電気的抵抗が低く、かつ高密度実装が可能となる半導体装置を得ることを目的とする。

本発明の請求項１に係る半導体装置は、半導体基板と、該半導体基板上に設けられた絶縁層と、該絶縁層上にあって回路を構成する導電部とを備え、前記導電部には、上面および/または下面にのみ凹凸が形成され、該凹凸は、電流が流れる方向に延在することを特徴とする。
本発明の請求項２に係る半導体装置は、請求項１において、前記導電部が、インダクタを含むことを特徴とする。

本発明の請求項３に係る半導体装置の製造方法は、半導体基板と、該半導体基板上に設けられた絶縁層と、該絶縁層上にあって回路を構成する導電部とを備え、前記導電部には、少なくとも下面に凹凸が形成され、該凹凸が、電流が流れる方向に延在する半導体装置を製造する方法であって、前記半導体基板上に前記絶縁層を形成する工程と、前記絶縁層に、導電部に電流が流れる方向に延在する溝部または突条を形成する工程と、前記溝部または突条の上に金属層を形成し、前記導電部とする工程を含むことを特徴とする。
本発明の請求項４に係る半導体装置の製造方法は、請求項３において、前記導電部が、インダクタと、これに接続された配線部を含み、前記溝部または突条が、インダクタが形成される位置と、配線部が形成される位置の両方に形成されることを特徴とする。

本発明によれば、導電部の上面および/または下面に、凹凸が形成されているので、導電部の表面積が大きく、表面電流が増大する。
また、前記凹凸は電流が流れる方向に延在するので、表面電流の導電経路が長くなることがない。従って、高周波における抵抗を低減できる。
さらには、前記凹凸が、導電部の上面および/または下面にのみ形成されているため、側部に凹凸が形成された導電部を有する従来装置に比べ、隣り合う導電部間の電気的な相互作用が小さい。このため、導電部間の間隔を小さくすることができる。
また、側部に凹凸が形成された導電部を有する従来装置に比べ、導電部の幅を狭くすることができる。従って、高密度実装が可能となる。

図１および図２は、本発明の半導体装置の第１の例を示すもので、図１は導電部の構造を示す部分拡大斜視図、図２（ａ）はインダクタを示す平面図、図２（ｂ）は、図２（ａ）におけるＡ−Ａ線に沿う断面図である。

図１に示すように、この半導体装置は、半導体基板１と、その上に設けられた絶縁層２と、絶縁層２の上に設けられた導電部３とを備えている。
半導体基板１としては、シリコンウエハを例示できる。半導体基板１の表面には集積回路（図示略）を形成してもよい。
絶縁層２は、例えばポリイミド樹脂、エポキシ樹脂、シリコン樹脂、ＳｉＮ、ＳｉＯ_２等からなり、その厚さは例えば１〜３０μｍとすると良い。
図１および図２（ｂ）に示すように、絶縁層２の上面２ａには、導電部３の長手方向に沿って延在する溝部２ｂが形成されている。絶縁層２と導電部３との間には、後述するシード層（図示略）を形成することができる。

図１に示すように、導電部３は、回路を構成しており、矢印で示す長手方向に電流が流れるようになっている。導電部３の材料としては、Ｃｕ、Ａｕ等の金属を用いることができる。
図２（ａ）に示すように、導電部３は、平面視螺旋状のスパイラルコイルであるインダクタ９（誘導素子）と、インダクタ９の両端部９ａ、９ｂから延びる配線部１０を備えている。なお、インダクタ９の形状は図示例に限定されない。

図１および図２（ｂ）に示すように、導電部３は、平板状の基部４と、その上面４ａに形成された複数の凸部５と、基部４の下面４ｂに形成された複数の凸部６とを備えている。
基部４の厚さは、例えば１〜３０μｍとすると良い。基部４の厚さは表皮深さδの２倍以下とするのが好ましい。基部４の側面４ｃは、凹凸がなく略平坦に形成されている。

凸部５は、基部４の長手方向に沿って延在しており、隣り合う凸部５の間は溝状の凹部７となっている。
同様に、凸部６は、基部４の長手方向に沿って延在しており、隣り合う凸部６の間は溝状の凹部８となっている。
凸部６は、絶縁層２に形成された溝部２ｂ内に設けられており、これによって、基部４の下面４ｂが絶縁層２の上面２ａに接している。
凸部５、６の断面形状は、特に限定されないが、矩形状、三角形状、半円状、円弧状などとすることができる。図示例では断面矩形状とされている。
なお、本発明において、「凹凸」は、凸部または凹部を意味する。

凸部５、６の高さは、０．１〜３０μｍ、好ましくは１〜５μｍが好適である。図示例では、凸部５、６の高さは凹部７、８の深さとほぼ等しくなる。
凸部５、６の幅は、０．１〜３０μｍ、好ましくは１〜５μｍが好適である。凸部５、６の幅は表皮深さδの２倍以下とするのが好ましい。
隣り合う凸部５、６の間隔は、０．１〜３０μｍ、好ましくは１〜５μｍが好適である。
凸部５、６は、インダクタ９と配線部１０のいずれか一方に形成してもよいが、両方に形成するのが好ましい。

凸部５、６の形成によって、導電部３の表面積が大きくなるため、表面電流を増大させることができる。また、凸部５、６は電流が流れる方向に延在するので、表面電流の導電経路が長くなることがない。
従って、高周波における抵抗を低減できる。このため、インダクタ９の損失を低減し、Ｑ値を向上させることができる。
また、インダクタ９の損失を低減できるため、インダクタ９を小型化し、半導体装置を小型化することができる。

上記半導体装置では、凸部５、６は、基部４の上面４ａおよび下面４ｂにのみ形成されているため、側部に凹凸が形成された導電部を有する従来装置に比べ、隣り合う導電部３間の電気的な相互作用が小さい。このため、導電部３間の間隔を小さくすることができる。
また、側部に凹凸が形成された導電部を有する従来装置に比べ、導電部３の幅を狭くすることができる。従って、高密度実装が可能となる。

なお、導電部３の上には、必要に応じてポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなる封止層（図示略）を設けることができる。また、本発明では、導電部の上面および/または下面に凹部のみを設けた構成も可能である。

導電部３に流す高周波電流の周波数は、例えば０．１〜１００ＧＨｚ、好ましくは１〜１０ＧＨｚが好適である。

次に、本発明の半導体装置の第２の例を、その製造方法とともに説明する。
図３に示すように、半導体基板１の上面に、ポリイミド樹脂などからなる絶縁層２を回転塗布法、印刷法、ラミネート法、ＬＰ−ＣＶＤ法などによって形成する。
次いで、図４に示すように、絶縁層２の上に、スパッタ法、蒸着法などによりシード層１１を形成する。シード層１１は、例えばＣｕ層とＣｒ層からなる積層体、またはＣｕ層とＴｉ層からなる積層体とすることができる。
次いで、図５に示すように、シード層１１の上に、第１レジスト１２を形成する。第１レジスト１２には、フォトリソグラフィ技術等により、導電部を形成すべき位置に開口部１５を形成する。開口部１５の内壁面１５ａは略平坦に形成されている。
次いで、図６に示すように、開口部１５内に、メッキ法等によりＣｕ等からなる基部１４を形成する。基部１４の側面１４ｃは略平坦となる。

次いで、図７に示すように、第１レジスト１２および基部１４の上に第２レジスト１６を形成する。第２レジスト１６には、フォトリソグラフィ技術等により、基部１４に形成される凸部に応じた開口部１７が形成される。開口部１７は、基部１４の長手方向に延びるように形成される。開口部１７では、基部１４の上面１４ａが露出する。

次いで、図８に示すように、開口部１７内に、メッキ法等によりＣｕ等からなる凸部２１を形成する。
次いで、図９に示すように、レジスト１２、１６を除去するとともに、シード層１１の不要部分をエッチングなどにより除去する。
これによって、基部１４の上面１４ａに凸部２１を有する導電部１３が得られる。

次に、本発明の半導体装置の第３の例を、その製造方法とともに説明する。
図１０に示すように、半導体基板１の上面に、絶縁層２２を形成する。
次いで、図１１に示すように、絶縁層２２の上面に、所定方向に沿って延びる開口部２５を有するレジスト２３を形成する。
次いで、図１２に示すように、開口部２５の形成により露出した絶縁層２２に、エッチングなどにより溝部２７を形成する。隣り合う溝部２７の間は、突条２８となる。

次いで、図１３に示すように、レジスト２３を除去した後、絶縁層２２上にシード層３０を形成する。シード層３０には、溝部２７に沿う溝部２９が形成される。
次いで、図１４に示すように、シード層３０上にレジスト３２を形成する。レジスト３２には、溝部２７を含む領域に開口部３１を形成する。開口部３１の内壁面３１ａは略平坦に形成されている。
次いで、図１５に示すように、開口部３１内に、メッキ法等によりＣｕ等からなる金属層２６を形成し、これを導電部３３とする。
シード層３０には溝部２９が形成されているため、導電部３３は、基部３４と、その下面３４ｂに形成された凸部３５とを備えた形状となる。基部３４の側面３４ｃは略平坦となる。
この製造方法では、絶縁層２２に溝部２７を形成するので、下面側に凸部３５を有する導電部３３を容易に形成することができる。

導電部３３がインダクタと配線部とを有する場合には（図２を参照）、絶縁層２２に形成する溝部２７は、インダクタが形成される位置と、配線部が形成される位置の両方に形成するのが好ましい。
これによって、インダクタと配線部の両方を同時に形成することができるため、製造工程を簡略化することができる。

次いで、図１６に示すように、レジスト３２を除去し、シード層３０の不要部分を除去する。

なお、上記製造方法では、絶縁層２２に溝部２７を形成したが、これに限らず、溝部に代えて突条を形成することもできる。この方法を採用する場合も、導電部の下面に凸部または凹部を形成することができる。

次に、上述の第１の例の半導体装置を製造する方法を説明する。
図１７に示すように、第３の例の半導体装置の製造方法と同様にして、絶縁層２に溝部２７を形成し、その上にシード層３０を形成する。次いで、開口部３１を有する第１レジスト３２を形成し、メッキ法等により開口部３１に金属層４３を形成する。金属層４３は、基部４と、その下面４ｂに形成された凸部６とを備えた形状となる。

次いで、図１８に示すように、第１レジスト３２および基部４の上に第２レジスト３６を形成する。第２レジスト３６には、凸部５に応じた形状の開口部３７を形成する。開口部３７では、基部４の上面４ａが露出する。
次いで、図１９に示すように、メッキ法等により開口部３７に凸部５を形成する。
次いで、図２０に示すように、レジスト３２、３６を除去するとともに、シード層３０の不要部分をエッチングなどにより除去する。
これによって、基部４の上面４ａに凸部５を有し、下面４ｂに凸部６を有する導電部３が得られる。

本発明は、例えばインダクタがアンテナコイルとして機能する非接触ＩＣタグ用半導体装置など、インダクタを有する各種半導体装置に適用できる。

本発明の半導体装置の第１の例を示す部分拡大斜視図である。 （ａ）は図１に示す半導体装置の導電部を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線に沿う断面図である。 本発明の半導体装置の第２の例の製造工程を示す工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 本発明の半導体装置の第３の例の製造工程を示す工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 図１に示す半導体装置の製造工程を示す工程図である。 前図に続く工程図である。 前図に続く工程図である。 前図に続く工程図である。 従来の半導体装置の一例を示す断面図である。 図２１に示す半導体装置の製造工程を示す工程図である。 前図に続く工程図である。 従来の装置の他の例を示す断面図である。

符号の説明

１…半導体基板、２、２２…絶縁層、３、１３、３３…導電部、４ａ、１４ａ…上面、４ｂ、３４ｂ…下面、５、６、２１、３５…凸部、７、８…凹部、９…インダクタ、１０…配線部、２６、４３…金属層、２７、２９…溝部、２８…突条

Claims (4)

1. 半導体基板と、該半導体基板上に設けられた絶縁層と、該絶縁層上にあって回路を構成する導電部とを備えた半導体装置であって、
   前記導電部には、上面および/または下面にのみ凹凸が形成され、該凹凸は、電流が流れる方向に延在することを特徴とする半導体装置。
2. 前記導電部は、インダクタを含むことを特徴とする請求項１記載の半導体装置。
3. 半導体基板と、該半導体基板上に設けられた絶縁層と、該絶縁層上にあって回路を構成する導電部とを備え、前記導電部には、少なくとも下面に凹凸が形成され、該凹凸が、電流が流れる方向に延在する半導体装置を製造する方法であって、
   前記半導体基板上に前記絶縁層を形成する工程と、
   前記絶縁層に、導電部に電流が流れる方向に延在する溝部または突条を形成する工程と、
   前記溝部または突条の上に金属層を形成し、前記導電部とする工程を含む半導体装置の製造方法。
4. 前記導電部は、インダクタと、これに接続された配線部を含み、
   前記溝部または突条は、インダクタが形成される位置と、配線部が形成される位置の両方に形成されることを特徴とする請求項３に記載の半導体装置の製造方法。

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