JP2006295843A

JP2006295843A - コンパレータ回路および赤外線リモコン受信機

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Publication number: JP2006295843A
Application number: JP2005117470A
Authority: JP
Inventors: Noboru Takeuchi; 昇竹内; Takahiro Inoue; 高広井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-04-14
Filing date: 2005-04-14
Publication date: 2006-10-26
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Abstract

【課題】待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響の低減が可能なコンパレータ回路を実現する。
【解決手段】本発明のコンパレータ回路は、通常モード時には、コンパレータ部１１から出力される待機電流を所定倍増幅して出力する電流バッファ回路１２を備えている。待機モード時には、待機電流を十分小さな値とすることで低消費電流化が可能となり、一方、通常モード時には、待機電流が所定倍増幅されて出力される。その結果、待機電流が小さくてもドライブ能力があまり低下しないようにすることが可能になる。
【選択図】図１

Description

本発明は、例えばＩＣに内蔵された、赤外線リモコン受信機やキャリアを含む信号の復調器等におけるヒステリシスコンパレータ回路等のコンパレータ回路および赤外線リモコン受信機に関するものである。

赤外線リモコン受信機等の出力回路部には一般的にヒステリシスコンパレータ回路が用いられている。ヒステリシスコンパレータは、チャタリング等の回路的な誤動作を防止する役割がある。

近年、省エネの要望は強く、赤外線リモコン受信機では、待機時（無信号時）の消費電流を低減することが必要である。しかし、低バイアス電流では、負荷をドライブすることが難しく、出力回路における低電流でのドライブ能力の向上が要望されている。

また、赤外線リモコン受信機用ＩＣ等のように光電変換素子に近接して配置されたＩＣでは、信号光による回折光、散乱光や蛍光灯、白熱灯等のノイズ光により、寄生フォトダイオード（以下ＰＤ）に光リーク電流が発生し、回路誤動作の原因となる。特に、低電流回路では、リーク電流の影響が顕著になるため、問題である。

また、低価格の要望も強く、簡単な回路構成でチップ面積を増大させない回路が要望される。

ここでは、低動作電流下でも出力回路のドライブ電流能力を維持し、光リーク電流の影響が少なく、回路規模の小さいコンパレータ回路について述べる。

図１４に赤外線リモコン受信機のブロック図を示す。ｆｏトリミング回路１０１、検波回路１０２、積分回路１０３、ヒステリシスコンパレータ１０４等で構成されている。一般的に、フォトダイオード（ＰＤ）チップから入力される光電流信号（入力電流信号）Ｉ＿ｉｎを、集積化された受信チップで復調して出力し、その出力は電子機器を制御するマイコン等に接続される。光電流信号Ｉ＿ｉｎは３０ｋＨｚ〜６０ｋＨｚ程度の決められたキャリアで変調されたＡＳＫ信号である。受信チップでは、入力された光電流信号をアンプで増幅し、キャリアの周波数にあわせたバンドパスフィルタ（ＢＰＦ）でキャリア成分を取り出し、検波回路でキャリアを検出し、積分回路でキャリアのある時間を積分し、ヒステリシスコンパレータでキャリアの有無を判別してディジタル出力する。各部の波形を図１５に示す。

図１６に従来例１として、実開平１−１３２１２７号公報記載のヒステリシスコンパレータ回路の１例を示す。このヒステリシスコンパレータ回路は、ヒステリシス電圧発生回路１１１、電流電圧変換用抵抗１１２（Ｒ１）、出力段回路１１３、コンパレータ回路１１４から構成される。コンパレータ回路部の入力段をＮＰＮＴｒ（Ｔｒ：トランジスタ、以下同じ）とＰＮＰＴｒのダーリントン接続をもつ差動ペアで構成している（ＱＮ１、ＱＮ２、ＱＰ１、ＱＰ２）。従来例１の構成により、高入力インピーダンスを実現することができ、また出力回路の誤動作を防止することが可能なヒステリシスコンパレータ回路を提供している。

ここで、従来例１のコンパレータ回路のブロック図を図１７に示す。

従来のヒステリシスコンパレータ回路の動作を説明する。

（i）待機時Ｖｉｎ＜Ｖｔｈ＿Ｈの時
差動ペアのＱＮ２、ＱＰ２が動作するため、コンパレータ部の出力電流Ｉｏｕｔ１は
Ｉｏｕｔ１＝０
となり、出力段回路は動作しない。よって、出力段回路の出力電流Ｉｏｕｔは
Ｉｏｕｔ＝０
すなわち、
Ｖｏ＝Ｈｉ
となる。

ヒステリシス電圧発生回路では、
Ｖｔｈ＿Ｈ＝Ｖｂｅ（Ｄ１）＋Ｉ２・Ｒ３＋Ｉ１・（Ｒ２＋Ｒ３）・・（１）
となる。この場合、待機時消費電流は、Ｉ１となる。

（ii）信号入力時Ｖｉｎ＞Ｖｔｈ＿Ｈの時（簡単のため、各トランジスタのベース電流は無視した）
差動ペアのＱＮ１、ＱＰ１が動作するため、
Ｉｏｕｔ１＝Ｉ１
出力段回路では、Ｒ１・Ｉ１＞Ｖｂｅ（ＱＰ５）の時、ＱＰ５がＯＮし、
Ｉｏｕｔ２＝Ｉｓ・ｅｘｐ（Ｒ１・Ｉ１／Ｖｔ）
となり、よって、
Ｉｏｕｔ＝ｍ・Ｉｓ・ｅｘｐ（Ｒ１・Ｉ１／Ｖｔ）・・・・・・・・・（２）
（Ｉｓ：トランジスタの飽和電流
Ｖｔ＝ｋＴ／ｑ
ｋ：ボルツマン定数
ｑ：電子の素電荷
Ｔ：絶対温度
ｍ：カレントミラーＱＮ５、ＱＮ６の電流比）
すなわち、Ｖｏ＝Ｌｏとなる。

ヒステリシス電圧発生回路では、
Ｖｔｈ＿Ｌ＝Ｖｂｅ（Ｄ１）＋Ｉ２・Ｒ３・・・・・・・・・・・・・（３）
となる。Ｉ１・（Ｒ２＋Ｒ３）がヒステリシス電圧となる。この時、ドライブ電流は、式（２）で決定される。
実開平１−１３２１２７号公報（公開日平成元年９月７日）

従来例１では、コンパレータ回路の待機時消費電流はＩ１、ドライブ電流は式（２）となり、低消費電流化とドライブ電流はトレードオフの関係にある。すなわち、低消費電流化させるとドライブ電流も小さくなってしまう。

式（２）より、ｍを大きくすることでドライブ電流を大きくできるが、出力段のトランジスタは一般的に大きいため、チップサイズの増大となり、コストアップにつながる。

また、式（２）よりＲ１を大きくすることでドライブ電流を大きくできる。この場合の課題を述べる。

リモコン受信機用ＩＣなど光電変換素子に近接して設置されるＩＣでは、信号光による回折光、散乱光や蛍光灯、白熱灯等のノイズ光により、寄生ＰＤに光リーク電流が発生し回路誤動作の原因となることが多い。図１８にＬ（ラテラル、横型）ＰＮＰＴｒの構造、図１９にＬＰＮＰＴｒの等価回路を示す。ＢＳ、ＥＭ、ＣＬはそれぞれベース、エミッタ、コレクタである。Ｓ１は、Ｎ型エピタキシャル層の面積である。Ｓ２はエミッタ面積である。集積回路の構造上、Ｎ型エピタキシャル層とＰ型サブストレート層との間に寄生ＰＤであるＰＤａが存在するため、ＰＮＰＴｒのベース端子−接地間に寄生ＰＤが接続されることとなる。この寄生ＰＤに光リーク電流が発生することにより、ＬＰＮＰＴｒのベース電流が増加することとなり、回路の特性に多大な影響を与える。

図２０にＮＰＮＴｒの構造、図２１にＮＰＮＴｒの等価回路を示す。同様に、Ｎ型エピタキシャル層とＰ型サブストレート層との間に寄生ＰＤが存在するため、ＮＰＮＴｒのコレクタ端子−接地間に寄生ＰＤが接続されることとなる。ＮＰＮＴｒのコレクタ電流が増加することとなり、回路の特性に影響を与える。

従来例１の回路構成では、ヒステリシスコンパレータ回路内の差動増幅器入力部のＮＰＮＴｒのコレクタ拡散とＰＮＰＴｒのベース拡散の寄生ＰＤで発生する光リーク電流は、ＱＰ１でｈｆｅ（ｐｎｐ）倍に増幅されるため、
Ｉleak＝hfe(pnp)・｛Ｉpd(npn)＋Ｉpd(pnp）｝・・・・・・・・（４）
hfe(pnp)：ＰＮＰＴｒのトランジスタの電流増幅率
Ｉpd(npn)：ＮＰＮＴｒコレクタ拡散で発生する光リーク電流
Ｉpd(pnp)：ＰＮＰＴｒベース拡散で発生する光リーク電流
となる。Ｉｌｅａｋにより、Ｒ１に電圧降下が発生し、
Ｒ１・hfe(pnp)・｛Ｉpd(npn）＋Ｉpd(pnp）｝＞Ｖｂｅ(QP5)・・・・（５）
となると、ＱＰ５がＯＮし、Ｖｏが誤動作する。

式（５）から明らかなように、Ｒ１を大きくすると、光リーク電流の影響が増大する。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、（１）コンパレータ回路の低消費電流化とドライブ能力のトレードオフを緩和でき、コンパレータ回路の低消費電流化させてもドライブ能力の低下を効果的に抑えることができ、（２）チップ面積増大およびコストアップを抑制でき、（３）光リーク電流の影響を抑制できるコンパレータ回路および赤外線リモコン受信機を実現することにある。

上記の課題を解決するため、本発明に係るコンパレータ回路は、入力電圧と閾値との比較結果に応じて通常モードおよび待機モードのいずれかをとり、各モードに応じた出力電流値を有するコンパレータ回路において、待機モード時にコンパレータ回路内部を流れる電流を待機電流と称するとき、上記入力電圧と閾値とを比較し、その結果通常モードであるときには上記待機電流を出力するコンパレータ部と、通常モード時には、上記コンパレータ部から出力される上記待機電流を増幅して出力する増幅回路を備えたことを特徴としている。

上記の構成により、通常モード時には、コンパレータ部から出力される待機電流が増幅されて出力される。したがって、まず、待機モード時には、待機電流を十分小さな値とすることで、低消費電流化が可能となり、一方、通常モード時には、その待機電流が増幅されて出力されるので、待機電流を小さくしてもドライブ能力があまり低下しないようにすることができる。そして、出力段回路の出力電流の式（２）のｍを大きくさせずに済むので、チップ面積増大およびコストアップを抑制できる。また、上記式（２）のＲ１を大きくさせずに済むので、光リーク電流の影響を抑制できる。

それゆえ、（１）コンパレータ回路の低消費電流化とドライブ能力のトレードオフを緩和でき、コンパレータ回路の低消費電流化させてもドライブ能力の低下を効果的に抑えることができ、（２）チップ面積増大およびコストアップを抑制でき、（３）光リーク電流の影響を抑制できるという効果を奏する。

また、本発明に係るコンパレータ回路は、上記の構成に加えて、上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈ以下の入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌ以下の入力電圧が入力されるときが待機モードであり、上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈより大きい入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌより大きい入力電圧が入力されるときが通常モードであることを特徴としている。

上記の構成により、上記の構成による効果に加えて、簡単な構成で、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響の低減が可能となるという効果を奏する。

また、本発明に係るコンパレータ回路は、上記の構成に加えて、上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈ以上の入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌ以上の入力電圧が入力されるときが待機モードであり、上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈより小さい入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌより小さい入力電圧が入力されるときが通常モードであることを特徴としている。

また、本発明に係るコンパレータ回路は、上記の構成に加えて、上記増幅回路が、上記入力電圧が入力される、第１のＮＰＮトランジスタと第１のＰＮＰトランジスタとのダーリントン接続をもつ第１の差動ペアと、コンパレータ回路の閾値が入力される、第２のＮＰＮトランジスタと第２のＰＮＰトランジスタとのダーリントン接続をもつ第２の差動ペアと、上記第１のＰＮＰトランジスタにカレントミラー接続された第３のＰＮＰトランジスタとを備えたことを特徴としている。

また、本発明に係るコンパレータ回路は、上記の構成に加えて、上記増幅回路が、上記第２の差動ペアの第２のＰＮＰトランジスタにカレントミラー接続された第４のＰＮＰトランジスタを備え、上記第１・第２の差動ペアのカレントミラー電流比を等しくするように構成したことを特徴としている。

上記の構成により、上記の構成による効果に加えて、差動ペアのオフセット電圧を低減できるという効果を奏する。

また、本発明に係るコンパレータ回路は、上記の構成に加えて、上記増幅回路が、入力電圧が入力される、第１のＰＮＰトランジスタと第１のＮＰＮトランジスタとのダーリントン接続をもつ第１の差動ペアと、コンパレータ回路の閾値が入力される、第２のＰＮＰトランジスタと第２のＮＰＮトランジスタとのダーリントン接続をもつ第２の差動ペアと、上記第１のＮＰＮトランジスタにカレントミラー接続された第３のＮＰＮトランジスタとを備えたことを特徴としている。

また、本発明に係るコンパレータ回路は、上記の構成に加えて、上記増幅回路が、上記第２の差動ペアの第２のＮＰＮトランジスタにカレントミラー接続された第４のＮＰＮトランジスタを備え、上記第１・第２の差動ペアのカレントミラー電流比を等しくするように構成したことを特徴としている。

また、本発明に係るコンパレータ回路は、上記の構成に加えて、上記ＰＮＰトランジスタが縦型ＰＮＰ構造となっていることを特徴としている。

上記の構成により、上記ＰＮＰトランジスタが縦型ＰＮＰ構造となっている。したがって、上記の構成による効果に加えて、光リーク電流の影響を低減できるという効果を奏する。

また、本発明に係る赤外線リモコン受信機は、入力電圧と閾値との比較結果に応じて通常モードおよび待機モードのいずれかをとり、各モードに応じた出力電流値を有するコンパレータ回路を備えた赤外線リモコン受信機において、上記いずれかのコンパレータ回路を備えたことを特徴としている。

上記の構成により、赤外線リモコン受信機は、上記いずれかのコンパレータ回路を備えている。したがって、まず、待機モード時には、待機電流を十分小さな値とすることで、低消費電流化が可能となり、一方、通常モード時には、その待機電流が増幅されて出力されるので、待機電流を小さくしてもドライブ能力があまり低下しないようにすることができる。そして、出力段回路の出力電流の式（２）のｍを大きくさせずに済むので、チップ面積増大およびコストアップを抑制できる。また、上記式（２）のＲ１を大きくさせずに済むので、光リーク電流の影響を抑制できる。

それゆえ、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響を低減が可能となる赤外線リモコン受信機を提供することができるという効果を奏する。

以上のように、本発明に係るコンパレータ回路は、待機モード時にコンパレータ回路内部を流れる電流を待機電流と称するとき、上記入力電圧と閾値とを比較し、その結果通常モードであるときには上記待機電流を出力するコンパレータ部と、通常モード時には、上記コンパレータ部から出力される上記待機電流を増幅して出力する増幅回路を備えた構成である。

また、本発明に係る赤外線リモコン受信機は、上記いずれかのコンパレータ回路を備えた構成である。

それゆえ、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響を低減が可能となるコンパレータ回路および赤外線リモコン受信機を提供することができるという効果を奏する。

ここでは、本発明のコンパレータ回路を赤外線リモコン受信機に適用した例について述べる。しかしながら、本発明のコンパレータ回路は、赤外線リモコン受信機以外の種々の装置に対しても適用可能である。赤外線リモコン受信機は、前述の図１４に示した通りの構成であり、その中のヒステリシスコンパレータ１０４が、本発明のコンパレータ回路を用いたヒステリシスコンパレータ回路に置き換えられたものとなっている。

図１に本形態のコンパレータ回路のブロック図を示す。コンパレータ回路は、コンパレータ部１１の電流出力段に電流バッファ回路１２（増幅回路）を設けており、コンパレータ部１１の出力電流Ｉｏｕｔ１を（Ｎ＋１）倍増幅する。

図２に本形態のコンパレータ回路の具体的な回路図を示す。図３に、上記コンパレータ回路を用いたヒステリシスコンパレータ回路を示す。ヒステリシスコンパレータ回路は、ヒステリシス電圧発生回路２１、電流電圧変換用抵抗２２、出力段回路２３、コンパレータ回路２４を備えている。ヒステリシス電圧発生回路２１、電流電圧変換用抵抗２２、出力段回路２３は、上記従来例１と同じである。コンパレータ回路２４は、電流バッファ回路（増幅回路）を設けていること以外は上記従来例１と同じである。図４に本形態を用いたヒステリシスコンパレータ回路の動作波形を示す。

Ｖｔｈ＿Ｈは電圧Ｖｉｎが上昇するときのコンパレータの閾値、Ｖｔｈ＿Ｌは電圧が降下するときのコンパレータの閾値である。

本形態では、信号が入力されていないとき（待機モード）は、回路に流れる電流（待機電流）を増幅せず、信号が入力されているとき（通常モード）は、待機電流Ｉ１を増幅するようになっている。

本形態は、入力電圧Ｖｉｎが（上昇時に）閾値（Ｖｔｈ＿Ｈ）以上であるときが通常モードである例である。

本形態は、前述の従来例同様、
待機時（無信号時）とは：Ｖｉｎ＜Ｖｔｈ＿Ｈ（Ｖｉｎ上昇時）（時刻ｔａ、ｔｃまで）、またはＶｉｎ＜Ｖｔｈ＿Ｌ（Ｖｉｎ下降時）（時刻ｔｂ、ｔｄ以降）、つまり図４においてＶｉｎ＜Ｖｔｈとなっている期間のことであり、
信号入力時とは：Ｖｉｎ＞Ｖｔｈ＿Ｈ（Ｖｉｎ上昇時）（時刻ｔａ、ｔｃ以降）、またはＶｉｎ＞Ｖｔｈ＿Ｌ(Ｖｉｎ下降時)（時刻ｔｂ、ｔｄまで）、つまり図４においてＶｉｎ＞Ｖｔｈとなっている期間のことを表している。

本形態のヒステリシスコンパレータ回路においては、信号入力時のＶｔｈはＶｔｈ＿Ｌになり、待機時（無信号時）のＶｔｈはＶｔｈ＿Ｈになる。

コンパレータ回路の入力段を、第１のＮＰＮＴｒ（ＱＮ１）と第１のＰＮＰＴｒ（ＱＰ１）のダーリントン接続をもつ差動ペアとし、第１のＰＮＰＴｒ（ＱＰ１）にカレントミラー接続された第３のＰＮＰＴｒ（ＱＰ３）を設けることで電流バッファ回路（増幅回路）としている。

本形態のヒステリシスコンパレータ回路の動作を説明すると、
（i）待機時Ｖｉｎ＜Ｖｔｈ＿Ｈの時
差動ペアのＱＮ２、ＱＰ２が動作するため、
Ｉｏｕｔ１＝０
となり、出力段回路は動作しない。よって、
Ｉｏｕｔ＝０
すなわち、
Ｖｏ＝Ｈｉ
となる。

ヒステリシス電圧発生回路では、
Ｖｔｈ＿Ｈ＝Ｖｂｅ（Ｄ１）＋Ｉ２・Ｒ３＋Ｉ１・（Ｒ２＋Ｒ３）・・・・（６）
となる。

この場合、待機時消費電流は、Ｉ１となる。

（ii）信号入力時Ｖｉｎ＞Ｖｔｈ＿Ｈの時（簡単のため、各トランジスタのベース電流は無視した）
差動ペアのＱＮ１、ＱＰ１が動作するため、
Ｉｏｕｔ１＝Ｉ１
である。ＱＰ１とＱＰ３のカレントミラーにより、コンパレータ回路の出力電流はＮ＋１倍に増幅され、
コンパレータ回路の出力電流
＝（Ｎ＋１）Ｉｏｕｔ１
＝（Ｎ＋１）Ｉ１
（ＮはＱＰ１、ＱＰ３のカレントミラー電流比）
である。

出力段回路２３では、Ｒ１・（Ｎ＋１）・Ｉ１＞Ｖｂｅ（ＱＰ５）の時、ＱＰ５がＯＮし、
Ｉｏｕｔ２＝Ｉｓ・ｅｘｐ｛Ｒ１・（Ｎ＋１）・Ｉ１／Ｖｔ｝
よって、
Ｉｏｕｔ＝ｍ・Ｉｓ・ｅｘｐ｛Ｒ１・（Ｎ＋１）・Ｉ１／Ｖｔ｝・・・（７）
（Ｉｓ：トランジスタの飽和電流
Ｖｔ＝ｋＴ／ｑ
ｋ：ボルツマン定数
ｑ：電子の素電荷
Ｔ：絶対温度
ｍ：カレントミラーＱＮ５、ＱＮ６の電流比）
すなわち、
Ｖｏ＝Ｌｏ
となる。

ヒステリシス電圧発生回路では、
Ｖｔｈ＿Ｌ＝Ｖｂｅ（Ｄ１）＋Ｉ２・Ｒ３・・・・・・（８）
となる。Ｉ１・（Ｒ２＋Ｒ３）がヒステリシス電圧となる。

この時、ドライブ電流は、式（７）で決定される。

式（７）より、本形態の構成により、ドライブ電流をＮ＋１項の分、増幅できる。すなわち、指数部（ｅｘｐ）内の（Ｎ＋１）項がある分、ドライブ電流がｅｘｐ（Ｒ１・Ｎ・Ｉ１／Ｖｔ）倍される。また、ＱＰ３は信号入力時のみ動作するため、待機時消費電流はＩ１である。よって、ドライブ電流を一定とすると、待機時消費電流はＩ１／（Ｎ＋１）に低減可能である。すなわち、待機電流（定電流Ｉ１）をＩ１からＩ１／（Ｎ＋１）に変更する（つまり待機電流を低減する）と、式（７）は
Ｉｏｕｔ＝ｍ・Ｉｓ・ｅｘｐ｛Ｒ１・（Ｎ＋１）・Ｉ１／（Ｎ＋１）／Ｖｔ｝
＝ｍ・Ｉｓ・ｅｘｐ（Ｒ１・Ｉ１／Ｖｔ）
となって式（２）と同じになり、従来例と同じドライブ電流を供給できることになる。したがって、従来例と同じドライブ電流を維持しつつ（Ｉｏｕｔ一定）、待機時の消費電流を低減できる。

このとき、光リーク電流は、ＱＮ１コレクタ、ＱＰ１、ＱＰ３ベースで発生し、
Ｉleak＝hfe(pnp)・｛Ｉpd(npn)＋(N+1)・Ｉpd(pnp)｝・・・・・・・（９）
ｈｆｅ（ｐｎｐ）：ＰＮＰＴｒのトランジスタの電流増幅率
Ｉｐｄ（ｎｐｎ）：ＮＰＮＴｒコレクタ拡散で発生する光リーク電流
Ｉｐｄ（ｐｎｐ）：ＰＮＰＴｒベース拡散で発生する光リーク電流
となる。Ｉｌｅａｋにより、Ｒ１に電圧降下Ｒ１・Ｉleakが発生する。すなわち、
Ｒ１・Ｉleak
＝Ｒ１・hfe(pnp)・｛Ｉpd(npn)＋(N+1)・Ｉpd(pnp)｝
である。

この電圧降下がＶbe(QP5)を超える、すなわち
Ｒ１・Ｉleak＞Ｖbe(QP5)
言い換えれば
R1・hfe(pnp)・｛Ｉpd(npn)＋(N+1)・Ｉpd(pnp)｝＞Ｖbe(QP5)・・（１０）
となると、ＱＰ５がＯＮし、Ｖｏが誤動作する。

したがって、定電流Ｉ１はそのままＩ１とし、抵抗Ｒ１の値をＲ１／（Ｎ＋１）に設定（つまり抵抗値を低減する）すると、式（７）は
Ｉｏｕｔ＝ｍ・Ｉｓ・ｅｘｐ｛Ｒ１／（Ｎ＋１）・（Ｎ＋１）・Ｉ１／Ｖｔ｝
＝ｍ・Ｉｓ・ｅｘｐ（Ｒ１・Ｉ１／Ｖｔ）
となり、ドライブ電流値を従来例のドライブ電流値（式（２））と同じ値に設定することができる。

抵抗Ｒ１をＲ１／（Ｎ＋１）に低減すると、光リーク電流により抵抗で発生する電圧降下は、前述のＲ１・Ｉleakを表す式でＲ１をＲ１／（Ｎ＋１）に置き換えることにより
Ｒ１／（Ｎ＋１）・Ｉleak
＝R1・hfe(pnp)・｛Ｉpd(npn)/(N+1)＋Ｉpd(pnp)｝
となり、従来例において光リーク電流により抵抗で発生する電圧降下の式（５）（リーク電流をＩleak０とする）と比較すると、
Ｒ１・Ｉleak０−Ｒ１／（Ｎ＋１）・Ｉleak
＝R1・hfe(pnp)・Ｉpd(npn)・N/(N+1)
となり、この分だけ電圧降下が低減していることがわかる。したがって、ある照度の外乱光により、光リーク電流Ｉpd（npn）、Ｉpd(pnp)が発生している場合、従来例に比べて、ＱＰ５がＯＮして誤動作を始める電圧に達しにくくなるため、光リーク電流の影響を低減できる。

実際の回路設計では、待機時消費電流、ドライブ電流、光リーク電流の影響を考慮してＩ１、Ｉｏｕｔ、Ｒ１を任意の値に設定する。

別の構成例について述べる。図５に本形態のコンパレータ回路の具体的な回路図を示す。図６に、上記コンパレータ回路を用いたヒステリシスコンパレータ回路を示す。ヒステリシスコンパレータ回路は、ヒステリシス電圧発生回路３１、電流電圧変換用抵抗３２、出力段回路３３、コンパレータ回路３４を備えている。図７に本形態を用いたヒステリシスコンパレータ回路の動作波形を示す。

本形態は、入力電圧Ｖｉｎが（下降時に）閾値（Ｖｔｈ＿Ｌ）以下であるときが通常モードである例である。

本形態は、図２の構成とは逆に、
待機時（無信号時）とは：Ｖｉｎ＞Ｖｔｈ＿Ｌ（Ｖｉｎ下降時）（時刻ｔｅ、ｔｇまで）、またはＶｉｎ＞Ｖｔｈ＿Ｈ（Ｖｉｎ上昇時）（時刻ｔｆ、ｔｈ以降）、つまり図７においてＶｉｎ＞Ｖｔｈとなっている期間のことであり、
信号入力時とは：Ｖｉｎ＜Ｖｔｈ＿Ｌ（Ｖｉｎ下降時）（時刻ｔｅ、ｔｇ以降）、またはＶｉｎ＜Ｖｔｈ＿Ｈ（Ｖｉｎ上昇時）（時刻ｔｆ、ｔｈまで）、つまり図７においてＶｉｎ＜Ｖｔｈとなっている期間のことを表している。

本形態のヒステリシスコンパレータ回路においては、信号入力時のＶｔｈはＶｔｈ＿Ｈになり、待機時（無信号時）のＶｔｈはＶｔｈ＿Ｌになる。

コンパレータ回路の入力段を、ＰＮＰＴｒとＮＰＮＴｒのダーリントン接続をもつ差動ペアとし、第１のＮＰＮＴｒにカレントミラー接続された第３のＮＰＮＴｒを設けることで電流バッファ回路（増幅回路）としている。

図６の構成は図２の上下対称の構造となっている。

本形態のヒステリシスコンパレータ回路の動作を説明すると、
（i）待機時Ｖｉｎ＞Ｖｔｈ＿Ｈの時
差動ペアのＱＰ１２、ＱＮ１２が動作するため、
Ｉｏｕｔ１＝０
となり、出力段回路は動作しない。よって、
Ｉｏｕｔ＝０
すなわち、
Ｖｏ＝Ｌｏ
となる。

ヒステリシス電圧発生回路では、
Ｖｔｈ＿Ｌ＝Ｖｃｃ−｛Ｖｂｅ（Ｄ１）＋Ｉ２・Ｒ３＋Ｉ１・（Ｒ２＋Ｒ３）｝・・・・・・・・・（１１）
となる。

この場合、待機時消費電流は、Ｉ１となる。

（ii）信号入力時Ｖｉｎ＜Ｖｔｈ＿Ｈの時（簡単のため、各トランジスタのベース電流は無視した）
差動ペアのＱＰ１１、ＱＮ１１、ＱＮ１３が動作するため、
Ｉｏｕｔ１＝Ｉ１
である。ＱＮ１１とＱＮ１３のカレントミラーにより、コンパレータ回路の出力電流はＮ＋１倍に増幅され、
コンパレータ回路の出力電流
＝（Ｎ＋１）Ｉｏｕｔ１
＝（Ｎ＋１）Ｉ１
（ＮはＱＮ１１、ＱＮ１３のカレントミラー電流比）
である。

出力段回路３３では、
Ｒ１・（Ｎ＋１）・Ｉ１＞Ｖｂｅ（ＱＮ１５）
の時、ＱＮ１５がＯＮし、
Ｉｏｕｔ２＝Ｉｓ・ｅｘｐ｛Ｒ１・（Ｎ＋１）・Ｉ１／Ｖｔ｝
よって、
Ｉｏｕｔ＝ｍ・Ｉｓ・ｅｘｐ｛Ｒ１・（Ｎ＋１）・Ｉ１／Ｖｔ｝・・（１２）
（Ｉｓ：トランジスタの飽和電流
Ｖｔ＝ｋＴ／ｑ
ｋ：ボルツマン定数
ｑ：電子の素電荷
Ｔ：絶対温度
ｍ：カレントミラーＱＰ１５、ＱＰ１６の電流比）
すなわち、
Ｖｏ＝Ｈｉ
となる。

ヒステリシス電圧発生回路では、
Ｖｔｈ＿Ｈ＝Ｖｃｃ−｛Ｖｂｅ（Ｄ１）＋Ｉ２・Ｒ３｝・・・・・・（１３）
となる。Ｉ１・（Ｒ２＋Ｒ３）がヒステリシス電圧となる。

この時、ドライブ電流は、式（１２）で決定される。

式（１２）より、本形態の構成により、ドライブ電流をＮ＋１項の分、増幅できる。すなわち、指数部（ｅｘｐ）内の（Ｎ＋１）項がある分、ドライブ電流がｅｘｐ（Ｒ１・Ｎ・Ｉ１／Ｖｔ）倍される。また、ＱＮ１３は信号入力時のみ動作するため、待機時消費電流はＩ１である。よって、ドライブ電流を一定とすると、待機時消費電流はＩ１／（Ｎ＋１）に低減可能である。すなわち、待機電流（定電流Ｉ１）をＩ１からＩ１／（Ｎ＋１）に変更する（つまり待機電流を低減する）と、式（１２）は
Ｉｏｕｔ＝ｍ・Ｉｓ・ｅｘｐ｛Ｒ１・（Ｎ＋１）・Ｉ１／（Ｎ＋１）／Ｖｔ｝
＝ｍ・Ｉｓ・ｅｘｐ（Ｒ１・Ｉ１／Ｖｔ）
となって式（２）と同じになり、従来例と同じドライブ電流を供給できることになる。したがって、従来例と同じドライブ電流を維持しつつ（Ｉｏｕｔ一定）、待機時の消費電流を低減できる。

このとき、光リーク電流は、ＱＰ１１ベースで発生し、hfe(npn)・hfe(pnp)倍される。ＱＮ１１、ＱＮ１３コレクタで発生する分はＲ１には影響しない。すなわち、
Ｉleak＝hfe(npn)・hfe(pnp)・Ｉpd(pnp)・・・・・・・・・・（１４）
ｈｆｅ（ｎｐｎ）：ＮＰＮＴｒのトランジスタの電流増幅率
ｈｆｅ（ｐｎｐ）：ＰＮＰＴｒのトランジスタの電流増幅率
Ｉｐｄ（ｐｎｐ）：ＰＮＰＴｒベース拡散で発生する光リーク電流
となる。Ｉleakにより、Ｒ１に電圧降下Ｒ１・Ｉleakが発生する。すなわち、
Ｒ１・Ｉleak
＝Ｒ１・hfe(npn)・hfe(pnp)・Ｉpd(pnp)
である。

この電圧降下がＶbe(QP5)を超える、すなわち
Ｒ１・Ｉleak＞Ｖbe(QP5)
言い換えれば
Ｒ１・hfe(npn)・hfe(pnp)・Ｉpd(pnp)＞Ｖbe(QP5)・・・・・・・・（１５）
となると、ＱＰ５がＯＮし、Ｖｏが誤動作する。

したがって、定電流Ｉ１はそのままＩ１とし、抵抗Ｒ１の値をＲ１／（Ｎ＋１）に設定（つまり抵抗値を低減する）すると、式（１２）は
Ｉｏｕｔ＝ｍ・Ｉｓ・ｅｘｐ｛Ｒ１／（Ｎ＋１）・（Ｎ＋１）・Ｉ１／Ｖｔ｝
＝ｍ・Ｉｓ・ｅｘｐ（Ｒ１・Ｉ１／Ｖｔ）
となり、
ドライブ電流値を従来例のドライブ電流値（式（２））と同じ値に設定することができる。

抵抗Ｒ１をＲ１／（Ｎ＋１）に低減すると、光リーク電流により抵抗で発生する電圧降下は、前述のＲ１・Ｉleakを表す式でＲ１をＲ１／（Ｎ＋１）に置き換えることにより、
Ｒ１／（Ｎ＋１）・Ｉleak
＝R1・hfe(npn)・hfe(pnp)・Ｉpd(pnp)/(N+1)
となり、従来例において光リーク電流により抵抗で発生する電圧降下と比較すると、
Ｒ１・Ｉleak−Ｒ１／（Ｎ＋１）・Ｉleak
＝Ｒ１・Ｉleak・Ｎ／（Ｎ＋１）
＝R1・hfe(pnp)・Ｉpd(npn)・N/(N+1)
となり、この分だけ電圧降下が低減していることがわかる。したがって、ある照度の外乱光により、光リーク電流Ｉpd（npn）、Ｉpd(pnp)が発生している場合、従来例に比べて、ＱＰ５がＯＮして誤動作を始める電圧に達しにくくなるため、光リーク電流の影響を低減できる。

別の構成例について述べる。図８に本形態のコンパレータ回路を示す。これは、図２の構成において、ＱＰ１、ＱＰ２、ＱＰ３を縦型（バーチカル）ＰＮＰ構造（以下ＶＰＮＰ）としたものである。回路動作については、図２の場合と同様である。

ここで、光リーク電流の影響について述べる。

図９にＶＰＮＰＴｒの構造、図１０にＶＰＮＰＴｒの等価回路を示す。ＢＳ、ＥＭ、ＣＬはそれぞれベース、エミッタ、コレクタである。以下同様である。Ｓ１は、Ｎ型エピタキシャル層の面積である。Ｓ２はエミッタ面積である。Ｎ型エピタキシャル層とＰ型サブストレート層との間に寄生ＰＤであるＰＤａが存在するが、ＶＰＮＰＴｒ構造の場合、Ｎ型エピタキシャル層は電位（一般的にＶｃｃ）を与えるだけであり、光リーク電流はＴｒ動作には影響しない。ベース拡散（Ｎ）とコレクタ拡散（Ｐ）の間にも寄生ＰＤは存在するが、ベース拡散面積が小さいため、その影響はＬＰＮＰＴｒに比べ非常に小さい。よって、本構成の光リーク電流は、
Ｉleak＝hfe(pnp)・Ｉpd(npn)・・・・・・・・・・・・・（１６）
ｈｆｅ（ｐｎｐ）：ＰＮＰＴｒのトランジスタの電流増幅率
Ｉｐｄ（ｎｐｎ）：ＮＰＮＴｒコレクタ拡散で発生する光リーク電流
となり、光リーク電流の発生を低減でき、誤動作を低減できる。

別の構成例について述べる。図１１に本構成のコンパレータ回路を示す。これは、図５の構成において、ＱＰ１１、ＱＰ１２をＶＰＮＰ構造としたものである。回路動作については、図２の場合と同様である。

ＱＰ１１はＶＰＮＰ構造のため光リーク電流を発生しない。ＱＮ１１、ＱＮ１３コレクタで発生する分はＲ１には影響しない。よって、本構成の光リーク電流は、
Ｉｌｅａｋ＝０・・・・・・・・・・・・（１７）
となり、光リーク電流の発生を低減でき、誤動作を低減できる。

別の構成例について述べる。図１２に本構成のコンパレータ回路を示す。これは、図２の構成において、差動ペアの逆側の第２のＰＮＰＴｒであるＱＰ２にカレントミラー接続された第４のＰＮＰＴｒとしてのＱＰ４を設け、それぞれのカレントミラー電流比を等しくしたものである。

図２の場合は、差動ペアの片側のみＰＮＰＴｒがＮ＋１倍されているため、差動ペアＱＮ１、ＱＮ２にオフセット電圧Ｖｏｓが発生する。すなわち、
Ｖｂｅ＝Ｖｔ・ｌｎ（Ｉｃ／Ｉｓ）
（Ｖｂｅ：トランジスタのベース−エミッタ電圧
Ｖｔ＝ｋＴ／ｑ
ｋ：ボルツマン定数
ｑ：電子の素電荷
Ｔ：絶対温度
Ｉｓ：トランジスタの飽和電流
Ｉｃ：トランジスタのコレクタ電流）
であって、各トランジスタのＩｓ、ｈｆｅ（ｐｎｐ）は等しいとすると、オフセット電圧Ｖｏｓは、
Ｖｏｓ＝Ｖｂｅ（ＱＮ１）−Ｖｂｅ（ＱＮ２）
＝Ｖｔ・ｌｎ｛（Ｎ＋１）・Ｉ１／（ｈｆｅ（ｐｎｐ）・Ｉｓ）｝−Ｖｔ・ｌｎ｛Ｉ１／（ｈｆｅ（ｐｎｐ）・Ｉｓ）｝
＝Ｖｔ・ｌｎ（Ｎ＋１）・・・・・・・・・・・・（１８）
となり、オフセット電圧が発生する。

一方、図１２の場合は、
Ｖｏｓ＝Ｖｂｅ（ＱＮ１）−Ｖｂｅ（ＱＮ２）
＝Ｖｔ・ｌｎ｛（Ｎ＋１）・Ｉ１／（ｈｆｅ（ｐｎｐ）・Ｉｓ）｝−Ｖｔ・ｌｎ｛（Ｎ＋１）・Ｉ１／（ｈｆｅ（ｐｎｐ）・Ｉｓ）｝
＝Ｖｔ・ｌｎ１
＝０・・・・・・・・・・・・（１９）
となり、素子の不整合が無い場合、理想的にはオフセット電圧は発生しない。

別の構成例について述べる。図１３に本構成のコンパレータ回路を示す。これは、図５の構成において、差動ペアの逆側の第２のＮＰＮＴｒであるＱＮ１２にカレントミラー接続された第４のＮＰＮＴｒとしてのＱＮ１４を設け、それぞれのカレントミラー電流比を等しくしたものである。

オフセット電圧Ｖｏｓは、
Ｖｏｓ＝Ｖｂｅ（ＱＰ１１）−Ｖｂｅ（ＱＰ１２）
＝Ｖｔ・ｌｎ｛（Ｎ＋１）・Ｉ１／（ｈｆｅ（ｎｐｎ）・Ｉｓ）｝−Ｖｔ・ｌｎ｛（Ｎ＋１）・Ｉ１／（ｈｆｅ（ｎｐｎ）・Ｉｓ）｝
＝Ｖｔ・ｌｎ１
＝０・・・・・・・・・・・・（２０）
となり、素子の不整合が無い場合、理想的にはオフセット電圧は発生しない。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、コンパレータ回路の電流出力段に、電流バッファ回路を設置（接続）するように構成してもよい。これにより、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響の低減が可能となる。

本発明は、上記の構成において、コンパレータ回路の入力段をＮＰＮＴｒとＰＮＰＴｒのダーリントン接続をもつ差動ペアとし、第１のＰＮＰＴｒにカレントミラー接続された第３のＰＮＰＴｒを設けることで電流バッファ回路とするように構成してもよい。これにより、簡単な構成で、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響の低減が可能となる。

本発明は、上記の構成において、コンパレータ回路の入力段をＰＮＰＴｒとＮＰＮＴｒのダーリントン接続をもつ差動ペアとし、第１のＮＰＮＴｒにカレントミラー接続された第３のＮＰＮＴｒを設けることで電流バッファ回路とするように構成してもよい。これにより、簡単な構成で、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響を低減が可能となる。

本発明は、上記の構成において、差動ペアの逆側の第２のＰＮＰＴｒにカレントミラー接続された第４のＰＮＰＴｒを設け、それぞれのカレントミラー電流比を等しくするように構成してもよい。これにより、差動ペアのオフセット電圧を低減できる。

本発明は、上記の構成において、差動ペアの逆側の第２のＮＰＮＴｒにカレントミラー接続された第４のＮＰＮＴｒを設け、それぞれのカレントミラー電流比を等しくするように構成してもよい。これにより、差動ペアのオフセット電圧を低減できる。

本発明は、上記の構成において、カレントミラーの電流比を１：Ｎとするように構成してもよい。これにより、上記の効果をＮ＋１倍にできる。

本発明は、上記の構成において、ＰＮＰＴｒをＶＰＮＰＴｒ構造とするように構成してもよい。これにより、光リーク電流の影響を低減できる。

本発明は、上記の構成において、コンパレータ回路、電流電圧変換用抵抗Ｒ、出力段回路、ヒステリシス電圧発生回路で構成してもよい。これにより、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響の低減が可能となるヒステリシスコンパレータ回路を提供できる。

本発明は、上記のいずれかを含む赤外線リモコン受信機であるように構成してもよい。これにより、待機時消費電流低減、ドライブ電流の増大、光リーク電流の影響を低減が可能となる赤外線リモコン受信機を提供できる。

例えばＩＣに内蔵された、赤外線リモコン受信機やキャリアを含む信号の復調器等におけるヒステリシスコンパレータ回路等のような用途にも適用できる。

ヒステリシスコンパレータ回路の一構成例を示すブロック図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。ヒステリシスコンパレータ回路の動作波形を示す図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。ヒステリシスコンパレータ回路の動作波形を示す図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。ＶＰＮＰトランジスタの構造を示す斜視図である。ＶＰＮＰトランジスタ等価回路を示す回路図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。ヒステリシスコンパレータ回路の一構成例を示す回路図である。従来の赤外線リモコン受信機全体の構成例を示すブロック図である。従来の受信システム信号処理波形を示す図である。従来のヒステリシスコンパレータ回路の構成例を示す回路図である。従来のヒステリシスコンパレータ回路の構成例を示すブロック図である。従来のＬＰＮＰトランジスタの構造を示す斜視図である。従来のＬＰＮＰトランジスタ等価回路を示す回路図である。従来のＮＰＮトランジスタの構造を示す斜視図である。従来のＮＰＮトランジスタ等価回路を示す回路図である。

符号の説明

１１コンパレータ部
１２電流バッファ回路（増幅回路）
２１、３１ヒステリシス電圧発生回路
２２、３２電流電圧変換用抵抗
２３、３３出力段回路
２４、３４コンパレータ回路
Ｉ１待機電流
Ｉｏｕｔ１コンパレータ部の出力電流
Ｉｏｕｔ出力段回路の出力電流

Claims

入力電圧と閾値との比較結果に応じて通常モードおよび待機モードのいずれかをとり、各モードに応じた出力電流値を有するコンパレータ回路において、
待機モード時にコンパレータ回路内部を流れる電流を待機電流と称するとき、
上記入力電圧と閾値とを比較し、その結果通常モードであるときには上記待機電流を出力するコンパレータ部と、
通常モード時には、上記コンパレータ部から出力される上記待機電流を増幅して出力する増幅回路を備えたことを特徴とするコンパレータ回路。
上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈ以下の入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌ以下の入力電圧が入力されるときが待機モードであり、
上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈより大きい入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌより大きい入力電圧が入力されるときが通常モードであることを特徴とする請求項１に記載のコンパレータ回路。
上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈ以上の入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌ以上の入力電圧が入力されるときが待機モードであり、
上記入力電圧上昇時に上昇用の閾値Ｖｔｈ＿Ｈより小さい入力電圧が入力されるとき、および、入力電圧下降時に下降用の閾値Ｖｔｈ＿Ｌより小さい入力電圧が入力されるときが通常モードであることを特徴とする請求項１に記載のコンパレータ回路。
上記増幅回路が、
上記入力電圧が入力される、第１のＮＰＮトランジスタと第１のＰＮＰトランジスタとのダーリントン接続をもつ第１の差動ペアと、
コンパレータ回路の閾値が入力される、第２のＮＰＮトランジスタと第２のＰＮＰトランジスタとのダーリントン接続をもつ第２の差動ペアと、
上記第１のＰＮＰトランジスタにカレントミラー接続された第３のＰＮＰトランジスタとを備えたことを特徴とする請求項１に記載のコンパレータ回路。
上記増幅回路が、
上記第２の差動ペアの第２のＰＮＰトランジスタにカレントミラー接続された第４のＰＮＰトランジスタを備え、上記第１・第２の差動ペアのカレントミラー電流比を等しくするように構成したことを特徴とする請求項４に記載のコンパレータ回路。
上記増幅回路が、
入力電圧が入力される、第１のＰＮＰトランジスタと第１のＮＰＮトランジスタとのダーリントン接続をもつ第１の差動ペアと、
コンパレータ回路の閾値が入力される、第２のＰＮＰトランジスタと第２のＮＰＮトランジスタとのダーリントン接続をもつ第２の差動ペアと、
上記第１のＮＰＮトランジスタにカレントミラー接続された第３のＮＰＮトランジスタとを備えたことを特徴とする請求項１に記載のコンパレータ回路。
上記増幅回路が、
上記第２の差動ペアの第２のＮＰＮトランジスタにカレントミラー接続された第４のＮＰＮトランジスタを備え、上記第１・第２の差動ペアのカレントミラー電流比を等しくするように構成したことを特徴とする請求項６に記載のコンパレータ回路。
上記ＰＮＰトランジスタが縦型ＰＮＰ構造となっていることを特徴とする請求項４ないし７のいずれかに記載のコンパレータ回路。
入力電圧と閾値との比較結果に応じて通常モードおよび待機モードのいずれかをとり、各モードに応じた出力電流値を有するコンパレータ回路を備えた赤外線リモコン受信機において、
請求項１ないし８のいずれかに記載のコンパレータ回路を備えたことを特徴とする赤外線リモコン受信機。