JP2006292448A - 測定システム - Google Patents

Abstract

【課題】マスタ側測定装置の測定時刻とスレーブ側測定装置の測定時刻とを同期させ得る測定システムを提供する。
【解決手段】基本時刻データを含むアナログ信号Ｓ３を生成して送信する基本時刻生成部１２、および日時データＤ６を生成すると共に基本時刻データを含むアナログ信号Ｓ３を受信したときには受信したアナログ信号Ｓ３から抽出した基本時刻データに日時データＤ６を更新する測定時刻生成部１３を有するマスタ側測定装置としての測定装置２と、日時データＤ６を生成すると共に基本時刻データを含むアナログ信号Ｓ３を受信したときには受信したアナログ信号Ｓ３から抽出した基本時刻データに日時データＤ６を更新する測定時刻生成部１３を有するスレーブ側測定装置としての測定装置３，４とを備えている。
【選択図】図２

Description

本発明は、マスタ側測定装置の測定時刻データにスレーブ側測定装置の測定時刻データを同期させる測定システムに関するものである。

この種の測定システムとして、出願人は、特開平１１−２９５１０７号公報において、複数台の記録計（測定装置）を同期させてそれぞれ異なる被測定アナログ入力信号を記録する記録システム（測定システム）を開示している。この測定システムでは、マスタ側測定装置（マスタ側の記録計）がタイミング信号と共にスタート信号をスレーブ側測定装置（スレーブ側の記録計）に送信し、スレーブ側測定装置がスタート信号を復元すると共に、タイミング信号に同期するサンプリング信号を復元して使用する。このため、この測定システムによれば、電源投入後において長時間作動したとしても、スレーブ側測定装置のサンプリングタイミングと、マスタ側測定装置のサンプリングタイミングとの間での時間のずれの発生を回避することが可能となっている。
特開平１１−２９５１０７号公報（第５−７頁、第４，６図）

しかしながら、上記の従来の測定システムでは、上記したように、マスタ側測定装置およびスレーブ側測定装置の各サンプリングタイミングを同期させることは可能ではあるが、次のような解決すべき課題がある。すなわち、この測定システムには、マスタ側測定装置およびスレーブ側測定装置にリアルタイムクロックなどの時計部を設けて測定時刻も併せて記録するようにしたときに、マスタ側測定装置およびスレーブ側測定装置内の各時計部の時刻が同期されていないため、長時間作動させたときに、マスタ側測定装置に記録された測定時刻とスレーブ側測定装置に記録された測定時刻とが同期せずに両者間に時間のずれが発生するという課題が存在しており、これを改善するのが好ましい。

本発明は、かかる解決すべき課題に鑑みてなされたものであり、マスタ側測定装置の測定時刻とスレーブ側測定装置の測定時刻とを同期させ得る測定システムを提供することを主目的とする。

上記目的を達成すべく請求項１記載の測定システムは、基本時刻データを生成して送信する基本時刻生成部、および測定時刻データを生成すると共に前記基本時刻データを受信したときには当該測定時刻データを当該受信した基本時刻データに更新する測定時刻生成部を有するマスタ側測定装置と、測定時刻データを生成すると共に前記基本時刻データを受信したときには当該測定時刻データを当該受信した基本時刻データに更新する測定時刻生成部を有するスレーブ側測定装置とを備えている。

請求項２記載の測定システムは、請求項１記載の測定システムにおいて、前記基本時刻生成部は、前記送信した基本時刻データが前記各測定時刻生成部によって受信されるまでに要する時間分だけ進めた当該基本時刻データを送信する。

請求項３記載の測定システムは、請求項１または２記載の測定システムにおいて、前記基本時刻生成部は、基準クロックを生成する基準クロック生成部を備え、前記基本時刻データと共に前記基準クロックを送信し、前記測定時刻生成部は、前記測定時刻データを生成するための内部クロックを生成するＰＬＬ回路を備えると共に、前記基本時刻データおよび前記基準クロックを受信し、前記ＰＬＬ回路は、前記基準クロックが受信されているときには前記内部クロックの位相を当該基準クロックの位相に同期させる。

請求項１記載の測定システムによれば、マスタ側測定装置の基本時刻生成部から送信された基本時刻データを、マスタ側測定装置およびスレーブ側測定装置の各測定時刻生成部がそれぞれ受信すると共に、生成している測定時刻データを受信した基本時刻データで更新することにより、マスタ側測定装置およびスレーブ側測定装置の各測定時刻生成部によって生成される測定時刻データを同一日時データに同期させることができる。このため、マスタ側測定装置およびスレーブ側測定装置において測定された測定データをその測定時刻を示す日時データと共に記憶（記録）させているときに、マスタ側測定装置およびスレーブ側測定装置に記憶されている日時データを比較することにより、マスタ側測定装置およびスレーブ側測定装置において測定された測定データについての測定時刻の前後関係を正確に判別することができる。

また、請求項２記載の測定システムによれば、送信した基本時刻データが各測定時刻生成部によって受信されるまでに要する時間分だけ進めた基本時刻データを基本時刻生成部が送信することにより、この基本時刻データが例えばリアルタイムクロックなどで構成された時計部によって生成される正確な日時データに基づいて算出されているときには、マスタ側測定装置およびスレーブ側測定装置の測定時刻生成部で生成されている各測定時刻データを正確な日時データに同期させることができる。このため、マスタ側測定装置およびスレーブ側測定装置で測定された測定データを正確な測定時刻を示す日時データと共に記憶することができる。

また、請求項３記載の測定システムによれば、マスタ側測定装置の基本時刻生成部が基本時刻データと共に基準クロックを送信し、マスタ側測定装置およびスレーブ側測定装置の各測定時刻生成部は内部クロックの位相を基準クロックに同期させることにより、マスタ側測定装置から送信されたデータ等にビット欠落やビット誤りが生じたときには、この内部クロックに基づいて各測定時刻生成部で各日時データが生成されるため、各装置間の時間差を最小限に抑えることができる。

以下、添付図面を参照して、本発明に係る測定システムの最良の形態について説明する。

最初に、測定システム１の構成について説明する。この測定システム１は、図１に示すように、複数（本例では一例として３個）の測定装置２，３，４が同期用信号線５を介して互いに接続されて構成されている。また、測定システム１では、各測定装置２，３，４のうちの一つの測定装置（本例では測定装置２）がマスタ側測定装置として機能し、他の測定装置（測定装置３，４）がスレーブ側測定装置として機能する。

次に、各測定装置２，３，４の構成について説明する。なお、本例では、各測定装置２，３，４は、図２に示すように、同一の構成要素を備えて構成されている。このため、測定装置２の構成について説明し、他の測定装置３，４の構成についての説明は省略する。

測定装置２は、図２に示すように、時計部１１、基本時刻生成部１２、測定時刻生成部１３、測定部１４、制御部１５、記憶部１６、時刻出力端子１７および時刻入力端子１８を備えて構成されている。また、測定装置２は、外部記憶装置１９を接続可能に構成されている。この場合、時計部１１は、例えばリアルタイムクロックで構成されて、現在の年月日および時分秒を示す日時データＤ１を制御部１５に出力する。

基本時刻生成部１２は、図３に示すように、水晶発振器（以下、「発振器」ともいう）２１、分周器２２、基本時刻生成用カウンタ２３（以下、「カウンタ２３」ともいう）、第１シフトレジスタ２４、同期パターン記憶レジスタ２５、ＣＲＣ算出部２６、第２シフトレジスタ２７、変調部２８および出力バッファ２９を備えている。この場合、発振器２１は、本発明における基準クロック生成部として機能し、周波数が１００ＨｚのクロックＳ１（基準クロック）を生成する。分周器２２は、クロックＳ１を１００分の１に分周することにより、クロックＳ２を１秒周期で生成する。本例では、クロックＳ２のパルス幅は、一例としてクロックＳ１の１周期分に規定されている。カウンタ２３は、クロックＳ２の周期でカウント動作を実行することにより、日時データ（本発明における基本時刻データ）Ｄ２を生成する。本例では、一例として、日時データＤ２は、現在の年月日および時分秒を示す４８ビットのデータで構成されている。また、カウンタ２３は、測定装置２の起動時に制御部１５から日時データＤ１ａを入力すると共に、この日時データＤ１ａを初期値としてカウント動作を開始する。

第１シフトレジスタ２４は、クロックＳ２の入力タイミングに同期してカウンタ２３から日時データＤ２をパラレルデータとしてロード（入力）すると共に、ロードした日時データＤ２をクロックＳ１の入力タイミングに同期してシリアルデータとして出力する。同期パターン記憶レジスタ２５は、予め設定された所定のビット数（本例では２８ビット）の同期パターンデータＤ３を記憶する。この場合、同期パターンデータＤ３は、これに日時データＤ２および後述するＣＲＣデータＤ４を連結したパターンのいずれの部分を切り出したとしても、同期パターンデータＤ３の部分以外では同一とならないビットパターンとなるように構成されている。ＣＲＣ算出部２６は、第１シフトレジスタ２４から出力されるシリアルデータとしての日時データＤ２を１ビットずつ取り込むと共に、クロックＳ２の１周期毎に日時データＤ２についてのＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）データＤ４を算出して出力する。本例では、ＣＲＣデータＤ４は、一例として２４ビットで構成されている。

第２シフトレジスタ２７は、一例として１００ビットのシフトレジスタで構成されている。また、第２シフトレジスタ２７は、第１シフトレジスタ２４から出力される日時データＤ２、同期パターン記憶レジスタ２５に記憶されている同期パターンデータＤ３、およびＣＲＣ算出部２６から出力されるＣＲＣデータＤ４をクロックＳ２の入力タイミングに同期して（１秒間隔で）取り込み、日時データＤ２については１ビット目から４８ビット目の各レジスタに、またＣＲＣデータＤ４については４９ビット目から７２ビット目の各レジスタに、さらに同期パターンデータＤ３については７３ビット目から１００ビット目の各レジスタにそれぞれ記憶する。また、第２シフトレジスタ２７は、記憶した日時データＤ２、ＣＲＣデータＤ４および同期パターンデータＤ３をこの順に、クロックＳ１に同期してシリアルデータＤ５として出力する。変調部２８は、このクロックＳ１をシリアルデータＤ５で変調して信号Ｓ３として出力する。したがって、信号Ｓ３には、シリアルデータＤ５成分およびクロックＳ１成分が含まれている。出力バッファ２９は、この信号Ｓ３を所定のレベルに増幅して時刻出力端子１７に出力する。この構成により、基本時刻生成部１２は、カウンタ２３で生成された日時データＤ２を含むシリアルデータＤ５を１秒周期で送信（出力）する。

測定時刻生成部１３は、図４に示すように、入力バッファ３１、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路３２、復調部３３、第３シフトレジスタ３４、同期パターン記憶レジスタ３５、第１比較部３６、ＣＲＣ算出部３７、第２比較部３８、ビットカウンタ３９、ＡＮＤ回路４０、タイミングパルス発生部４１および測定時刻生成用カウンタ４２（以下、「カウンタ４２」ともいう）を備えて構成されている。この場合、入力バッファ３１は、時刻入力端子１８を介して受信（入力）した信号Ｓ３を所定のレベル（ＴＴＬレベルやＣＭＯＳレベル）に変換して出力する。ＰＬＬ回路３２は、発振器２１と同一の周波数（１００Ｈｚ）のクロックＳ４（本発明における内部クロック）を生成して出力する。また、ＰＬＬ回路３２は、入力バッファ３１から信号Ｓ３を入力しているときには、この信号Ｓ３に含まれているクロックＳ１を抽出すると共に、抽出したクロックＳ１の位相に内部で生成しているクロックＳ４の位相を同期させる。復調部３３は、クロックＳ４に基づいて、信号Ｓ３に含まれているシリアルデータＤ５を復調する（信号Ｓ３からシリアルデータＤ５を分離する）。第３シフトレジスタ３４は、復調部３３によって復調されたシリアルデータＤ５をクロックＳ４に同期して１ビット目から順次取り込むことにより、シリアルデータＤ５を構成する各ビットのデータ（１００ビット分のデータ）を記憶する。第３シフトレジスタ３４がシリアルデータＤ５を全て記憶したときには、日時データＤ２については１ビット目から４８ビット目までの各レジスタ（以下、「日時データレジスタ群３４ａ」ともいう）に、またＣＲＣデータＤ４については４９ビット目から７２ビット目までの各レジスタ（以下、「ＣＲＣデータレジスタ群３４ｂ」ともいう）に、さらに同期パターンデータＤ３については７３ビット目から１００ビット目までの各レジスタ（以下、「同期パターン用レジスタ群３４ｃ」ともいう）にそれぞれ記憶される。同期パターン記憶レジスタ３５は、同期パターンデータＤ３と同一の同期パターンデータＤ３ｓを記憶する。

第１比較部３６は、第３シフトレジスタ３４の同期パターン用レジスタ群３４ｃに記憶されているデータと、同期パターンデータＤ３ｓとを常時比較して、双方が一致したときに第１トリガ信号Ｓ５を出力する。この構成により、第１比較部３６は、第３シフトレジスタ３４にシリアルデータＤ５が正常に記憶されたときに、例えばクロックＳ４の１周期分のパルス幅の第１トリガ信号Ｓ５を出力する。ＣＲＣ算出部３７は、第１トリガ信号Ｓ５の入力タイミングを起点としてクロックＳ４をカウントしつつシリアルデータＤ５に含まれている日時データＤ２の位置を検出することにより、日時データＤ２についてのＣＲＣデータＤ４ｓを算出して出力する。また、ＣＲＣ算出部３７は、第１トリガ信号Ｓ５を入力した後に、直前に算出しているＣＲＣデータＤ４ｓをリセットする。第２比較部３８は、ＣＲＣ算出部３７によって算出されたＣＲＣデータＤ４ｓと、第３シフトレジスタ３４のＣＲＣデータレジスタ群３４ｂに記憶されているデータとを常時比較して、双方が一致したときに第２トリガ信号Ｓ６を出力する。この構成により、第２比較部３８は、第３シフトレジスタ３４にシリアルデータＤ５が正常に記憶されたときに、例えばクロックＳ４の１周期分のパルス幅で第２トリガ信号Ｓ６を出力する。

ビットカウンタ３９は、クロックＳ４に同期してインクリメント動作を実行すると共に、第１トリガ信号Ｓ５を入力した後に、そのカウント値を０にリセットして、再度インクリメント動作を実行する。また、ビットカウンタ３９は、カウント値が１００（シリアルデータＤ５のビット数と同じ数）になったときに（インクリメント動作を１００回実行したときに）、第３トリガ信号Ｓ７（例えばクロックＳ４の１周期分のパルス幅）を出力する。ＡＮＤ回路４０は、各トリガ信号Ｓ５，Ｓ６，Ｓ７をすべて入力しているときに、第４トリガ信号Ｓ８を出力する。この場合、第１比較部３６、ＣＲＣ算出部３７、第２比較部３８、ビットカウンタ３９およびＡＮＤ回路４０を上記のように構成したことにより、シリアルデータＤ５が正常に（ビットに欠落やエラーが発生しない状態で）第３シフトレジスタ３４に記憶される動作が繰り返されているときには、第１比較部３６、第２比較部３８およびビットカウンタ３９が各トリガ信号Ｓ５，Ｓ６，Ｓ７を１秒周期で、かつ同一のタイミングで出力する。このため、ＡＮＤ回路４０は、各トリガ信号Ｓ５，Ｓ６，Ｓ７に基づいて第４トリガ信号Ｓ８を１秒周期で繰り返し出力する。

タイミングパルス発生部４１は、入力したクロックＳ４および第４トリガ信号Ｓ８に基づいて、第４トリガ信号Ｓ８が発生すべきタイミングで次の第４トリガ信号Ｓ８が発生しないときにカウンタ４２用のクロックＳ９を出力する。具体的には、タイミングパルス発生部４１は、ＡＮＤ回路４０から第４トリガ信号Ｓ８が繰り返し出力されているときには、クロックＳ９を発生させない。一方、タイミングパルス発生部４１は、第４トリガ信号Ｓ８の直前の発生からクロックＳ４を１００カウントした後に（１秒後に）ＡＮＤ回路４０から第４トリガ信号Ｓ８が出力されていないときには、入力したクロックＳ４を１００分周して生成した１秒周期の基本クロック（図示せず）をクロックＳ９として出力する。

カウンタ４２は、第４トリガ信号Ｓ８を入力したときには、第３シフトレジスタ３４の日時データレジスタ群３４ａに記憶されている日時データＤ２をロード（入力）すると共に、ロードした日時データＤ２で日時データＤ６を更新して出力する。また、カウンタ４２は、年月日および時分秒を示す４８ビットの日時データ（本発明における測定時刻データ）Ｄ６を、クロックＳ９が発生したときには１秒ずつ更新しつつ出力する。また、カウンタ４２は、制御部１５から日時データＤ１を入力したときには、この日時データＤ１で日時データＤ６を更新する。

測定部１４は、例えばＡ／Ｄ変換器などを備え、入力した測定対象信号（アナログ信号）をクロックＳ４に同期してディジタルデータＤ７に変換すると共に制御部１５に出力する。制御部１５は、基本時刻生成部１２および測定時刻生成部１３を初期化する初期設定処理と、測定部１４から入力したディジタルデータＤ７の記憶部１６および外部記憶装置１９に記憶させる記憶処理とを実行する。記憶部１６および外部記憶装置１９は、ディジタルデータＤ７およびこのディジタルデータＤ７の測定時刻を示す時刻データＤ８を記憶する。

次に、測定システム１の動作について説明する。なお、マスタ側測定装置として機能する測定装置２では、同期用信号線５は、時刻出力端子１７および時刻入力端子１８に接続されている。一方、スレーブ側測定装置として機能する測定装置３，４では、同期用信号線５は、時刻入力端子１８にのみ接続されている。

まず、測定システム１の起動時において、測定装置２，３，４では、各制御部１５が、それぞれの基本時刻生成部１２および測定時刻生成部１３に対する初期設定処理を実行する。測定装置２を例に挙げて具体的に説明すると、制御部１５は、時計部１１によって計時されている現在の日時データＤ１を時計部１１から取得すると共に、測定時刻生成部１３に出力する。測定時刻生成部１３では、カウンタ４２が、入力した日時データＤ１で日時データＤ６を更新（初期化）すると共に、この日時データＤ１を初期値として、クロックＳ９に同期して１秒ずつ増加する日時データＤ６の生成を開始する。なお、この時点では、基本時刻生成部１２から測定時刻生成部１３に対してシリアルデータＤ５の送信が行われていないため、第４トリガ信号Ｓ８は出力されていない。したがって、タイミングパルス発生部４１は、クロックＳ４を分周して生成した基本クロックをクロックＳ９として出力している。このため、カウンタ４２は、このクロックＳ９に同期して日時データＤ６を生成する。

また、制御部１５は、測定時刻生成部１３への日時データＤ１の出力タイミングとほぼ同じタイミングで、時計部１１から取得した日時データＤ１で示される日時を所定時間（本例では一例として１秒）だけ進めた日時データＤ１ａを算出して基本時刻生成部１２に出力する。これにより、基本時刻生成部１２では、カウンタ２３が、入力した日時データＤ１ａで日時データＤ２を更新（初期化）すると共に、この日時データＤ１ａを初期値として、クロックＳ２に同期して１秒ずつ増加する日時データＤ２の生成を開始する。この場合、この所定時間は、基本時刻生成部１２の第２シフトレジスタ２７から出力されたシリアルデータＤ５が、同期用信号線５を介して測定時刻生成部１３に伝達されると共にその第３シフトレジスタ３４にすべて記憶されるまでに要する時間と同一に設定されている。また、基本時刻生成部１２は、周期１００ＨｚのクロックＳ１に同期して１００ビット長のシリアルデータＤ５を出力し、一方、測定時刻生成部１３は、シリアルデータＤ５を入力しているときには、クロックＳ１と同じ周期で、かつ同じ位相のクロックＳ４に同期して、シリアルデータＤ５を第３シフトレジスタ３４に記憶させる。したがって、基本時刻生成部１２の第２シフトレジスタ２７から出力されたシリアルデータＤ５が、測定時刻生成部１３の第３シフトレジスタ３４にすべて記憶されるまでに要する時間は１秒となる。このため、本測定システム１では、上記の所定時間を１秒に設定している。

また、基本時刻生成部１２では、第１シフトレジスタ２４が、カウンタ２３で生成される日時データＤ２をパラレルデータとしてクロックＳ２に同期してロードすると共に、ロードした日時データＤ２をクロックＳ１に同期してシリアルデータとして出力する。ＣＲＣ算出部２６は、このシリアルデータ化された日時データＤ２を入力してそのＣＲＣデータＤ４を算出する。一方、第２シフトレジスタ２７は、この日時データＤ２、算出されたＣＲＣデータＤ４、および同期パターン記憶レジスタ２５に記憶されている同期パターンデータＤ３をクロックＳ２の周期（１秒周期）で、対応するレジスタにそれぞれ記憶（ロード）すると共に、記憶した各データＤ２，Ｄ４，Ｄ３をクロックＳ１に同期してこの順にシリアルデータＤ５に変換して出力する。変調部２８は、クロックＳ１をシリアルデータＤ５で変調することにより、信号Ｓ３に変換して出力する。また、他の測定装置３，４の基本時刻生成部１２においても、測定装置２と同様にして各構成要素が作動する。したがって、測定装置２，３，４の各時刻出力端子１７には、各測定装置２，３，４の時計部１１から出力される日時データＤ１よりも１秒だけ進められている日時データＤ２、そのＣＲＣデータＤ４、および同期パターンデータＤ３を含み、かつクロックＳ１を変調して信号Ｓ３に変換されたシリアルデータＤ５が１秒周期で繰り返し送信（出力）される。なお、この測定システム１では、測定装置２の時刻出力端子１７から送信されるシリアルデータＤ５は、同期用信号線５を介して測定装置２，３，４の各時刻入力端子１８に供給されて使用されるが、他の測定装置３，４の時刻出力端子１７に出力されるシリアルデータＤ５は使用されない。

一方、測定装置２，３，４の各測定時刻生成部１３では、測定装置２の基本時刻生成部１２から受信（入力）したシリアルデータＤ５に含まれている日時データＤ２でカウンタ４２の日時データＤ６を更新する処理を開始する。測定装置２を例に挙げて具体的に説明すると、入力バッファ３１が、時刻入力端子１８を介して受信した信号Ｓ３をＰＬＬ回路３２および復調部３３に供給する。次いで、ＰＬＬ回路３２は、信号Ｓ３からクロックＳ１を抽出すると共に、抽出したクロックＳ１の位相に、生成しているクロックＳ４の位相を同期させる。また、ＰＬＬ回路３２は、信号Ｓ３が入力されていないときには自らクロックＳ４を生成する。また、復調部３３は、クロックＳ４に基づいて、信号Ｓ３からシリアルデータＤ５を復調（分離）する。続いて、第３シフトレジスタ３４は、復調されたシリアルデータＤ５を１ビット目から、クロックＳ４に同期して内部のレジスタに順次記憶させる。

この場合、シリアルデータＤ５が正常に（ビットに欠落やエラーが発生しない状態で）第３シフトレジスタ３４に記憶される動作が繰り返されている間は、第３シフトレジスタ３４の同期パターン用レジスタ群３４ｃには同期パターン記憶レジスタ３５に記憶されている同期パターンデータＤ３ｓと同一の同期パターンデータＤ３が記憶され、ＣＲＣ算出部３７からはＣＲＣデータＤ４と同じ値のＣＲＣデータＤ４ｓが出力され、かつビットカウンタ３９はカウント動作を１００回（シリアルデータＤ５のビット長分だけ）実行する。このため、第１比較部３６、第２比較部３８およびビットカウンタ３９は、１秒周期で、かつ同一のタイミングで各トリガ信号Ｓ５，Ｓ６，Ｓ７をそれぞれ繰り返し出力する。したがって、ＡＮＤ回路４０も、第４トリガ信号Ｓ８を１秒周期で繰り返し出力する。また、タイミングパルス発生部４１は、第４トリガ信号Ｓ８が正常に出力されるためクロックＳ９を発生させない。また、カウンタ４２は、１秒周期で出力される第４トリガ信号Ｓ８に同期して、１秒周期で更新される第３シフトレジスタ３４の日時データレジスタ群３４ａに記憶されているデータ（つまり日時データＤ２）を取り込み、この日時データＤ２で日時データＤ６を更新する。また、他の測定装置３，４の測定時刻生成部１３においても、測定装置２と同様にして各構成要素が作動する。この結果、測定装置２，３，４の各カウンタ４２によって生成される各日時データＤ６がそれぞれ同期する。この場合、各測定装置３，４の各第３シフトレジスタ３４にシリアルデータＤ５がすべて記憶されるまでに要する時間（１秒）を考慮して、日時データＤ２は、測定装置２の制御部１５によって予め１秒進めて設定されている。したがって、測定装置２の基本時刻生成部１２から各測定装置２，３，４の測定時刻生成部１３にシリアルデータＤ５が伝達されるのに要する時間（１秒）が、この１秒の進みで丁度相殺されるため、各測定装置２，３，４のカウンタ４２が出力する日時データＤ６は、測定装置２の時計部１１によって初期化されたカウンタ２３内の日時データＤ２に同期させられる。

一方、入力したシリアルデータＤ５を構成する日時データＤ２またはＣＲＣデータＤ４にエラーが発生しているときには、ＣＲＣ算出部３７によって算出されたＣＲＣデータＤ４ｓとＣＲＣデータＤ４とが一致しないため、第２比較部３８が第２トリガ信号Ｓ６を生成しない。また、シリアルデータＤ５を構成する同期パターンデータＤ３にエラーが発生しているときには、同期パターン記憶レジスタ３５に記憶されている同期パターンデータＤ３ｓと同期パターンデータＤ３とが一致しないため、第１比較部３６が第１トリガ信号Ｓ５を生成しない。また、ビットのエラーによりビットカウンタ３９が１００以外のときに万一ＣＲＣが一致したり同期パターンが一致したとしても第３トリガ信号Ｓ７は生成されない。したがって、このようにシリアルデータＤ５にビットの欠落やエラーが発生しているときには、各トリガ信号Ｓ５，Ｓ６，Ｓ７が同時にＡＮＤ回路４０に入力されることがないため、ＡＮＤ回路４０は第４トリガ信号Ｓ８の出力を停止する。この場合、タイミングパルス発生部４１は、第４トリガ信号Ｓ８に代えて、クロックＳ４を１００分周して生成している基本クロックをクロックＳ９として出力する。次いで、カウンタ４２は、このクロックＳ９に同期してインクリメント動作を実行することにより、日時データＤ６を１秒ずつ更新しつつ出力する。また、他の測定装置３，４の測定時刻生成部１３においても、シリアルデータＤ５にビットの欠落やエラーが発生しているときには、測定装置２の測定時刻生成部１３と同様にして各構成要素が作動する。

測定装置２，３，４の各制御部１５は、上記したそれぞれの基本時刻生成部１２および測定時刻生成部１３に対する初期設定処理を実行した後に、測定部１４からディジタルデータＤ７を入力する都度、その際にカウンタ４２から出力されている日時データＤ６を入力して、この日時データＤ６をディジタルデータＤ７の測定時刻を示す日時データＤ８としてディジタルデータＤ７と共に記憶部１６に記憶させる。また、各制御部１５は、外部記憶装置１９が接続されているときには、記憶部１６と共にこの外部記憶装置１９にも日時データＤ８およびディジタルデータＤ７を記憶させる。

このように、この測定システム１では、マスタ側測定装置としての測定装置２の基本時刻生成部１２から送信された基本時刻データとしての日時データＤ２を含むシリアルデータＤ５を、この測定装置２およびスレーブ側測定装置としての各測定装置３，４の測定時刻生成部１３がそれぞれ受信すると共に、生成している測定時刻データとしての日時データＤ６を受信したシリアルデータＤ５に含まれている日時データＤ２で更新する。したがって、各測定装置２，３，４の各測定時刻生成部１３によって生成される日時データＤ６が同一日時データに同期されるため、測定装置２，３，４の各測定部１４によって測定されたディジタルデータＤ７を日時データＤ６（測定時刻）と共に各記憶部１６等に記憶している状態では、各測定装置２，３，４の記憶部１６等に記憶されている日時データＤ６を比較することにより、各測定装置２，３，４において測定されたディジタルデータＤ７についての測定時刻の前後関係を正確に判別することができる。また、この測定システム１によれば、シリアルデータＤ５を正常に受信できないときであっても、タイミングパルス発生部４１が、クロックＳ４を分周して生成した基本クロックをクロックＳ９として出力することにより、このクロックＳ９に基づいてカウンタ４２が測定時刻を特定するための日時データＤ６を継続して出力することができる結果、その測定時刻（測定日時）を示す日時データＤ８と共にディジタルデータＤ７を記憶部１６に記憶させることができる。

また、この測定システム１では、基本時刻生成部１２は、送信した基本時刻データとしての日時データＤ２を含むシリアルデータＤ５が各測定時刻生成部１３によって受信されるまでに要する時間分だけ進めた日時データＤ２を含むシリアルデータＤ５を送信する。このため、基本時刻生成部１２が、例えばリアルタイムクロックなどで構成された時計部１１によって生成される正確な日時データＤ１に基づいて算出された日時データＤ２を送信することにより、各測定装置２，３，４における測定時刻生成部１３で生成されている測定時刻データとしての日時データＤ６を、測定装置２の時計部１１で生成されている正確な日時データＤ１で初期化された日時データＤ２に同期させることができるため、測定装置２，３，４の各測定部１４によって測定されたディジタルデータＤ７を正確な日時データＤ６（測定時刻）と共に各記憶部１６等に記憶することができる。

さらに、この測定システム１では、測定装置２の基本時刻生成部１２が、基準クロック生成部としての発振器２１で生成されているクロック（基準クロック）Ｓ１がシリアルデータＤ５で変調される信号Ｓ３を生成すると共に各測定装置２，３，４の測定時刻生成部１３に出力することによってシリアルデータＤ５と共にクロックＳ１を各測定装置２，３，４の測定時刻生成部１３に送信し、一方、各測定装置２，３，４の測定時刻生成部１３は、受信した信号Ｓ３からクロックＳ１を抽出すると共に内部で用いられる内部クロックとしてのクロックＳ４の位相をクロックＳ１に同期させる。したがって、この測定システム１によれば、各測定装置２，３，４において生成される各クロックＳ４の位相を互いに同期させることができる。また、信号Ｓ３のビット欠落やビット誤りが生じたときには、このクロックＳ４を分周して生成されるクロックＳ９に基づいて各測定時刻生成部１３で各日時データＤ６が生成されるため、各装置間の時間差を最小限に抑えることができる。

なお、本発明は、上記の構成に限定されない。例えば、上記の構成では、各測定装置２，３，４を同一に構成することにより、各測定装置２，３，４に対する同期用信号線５の接続方法に応じて、各測定装置２，３，４のいずれがマスタ側測定装置として機能し、またスレーブ側測定装置として機能するように構成したが、スレーブ側測定装置として機能する測定装置３，４については、スレーブ側専用に構成することもできる。この場合、スレーブ側測定装置では、時計部１１、基本時刻生成部１２および時刻出力端子１７を省いて構成することができる。また、上記構成では、時計部１１としてリアルタイムクロックが用いられているが、ＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）受信装置を用いて時計部１１や、基本時刻生成部１２のカウンタ２３を構成することもできる。また、基本時刻生成部１２がクロックＳ１をシリアルデータＤ５で変調した信号Ｓ３を生成して測定時刻生成部１３に出力することにより、１本の同期用信号線５を用いてシリアルデータＤ５と共にクロックＳ１を測定時刻生成部１３に出力可能に構成したが、シリアルデータＤ５とクロックＳ１とを個別の伝送路を介して測定時刻生成部１３に出力する構成を採用することもできる。

また、基本時刻生成部１２（具体的にはカウンタ２３）および測定時刻生成部１３（具体的にはカウンタ４２）において生成される日時データＤ２，Ｄ６は、年月日および時分秒を示す構成に限らず、年月日および時分、または年月日、時分秒および１／１０秒等、必要に応じた精度の時刻データに構成することができる。また、各シフトレジスタ２４，２７，３４およびビットカウンタ３９のビット数もこれに応じて任意に変更することができる。

測定システム１の構成を示すブロック図である。 各測定装置２，３，４の構成を示すブロック図である。 基本時刻生成部１２の構成を示すブロック図である。 測定時刻生成部１３の構成を示すブロック図である。

符号の説明

１ 測定システム
２，３，４ 測定装置
１２ 基本時刻生成部
１３ 測定時刻生成部
２１ 発振器（基準クロック生成部）
２３，４２ カウンタ
３２ ＰＬＬ回路
Ｄ２ 日時データ（基本時刻データ）
Ｄ６ 日時データ（測定時刻データ）
Ｓ１，Ｓ４ クロック（基準クロック）

Claims (3)

1. 基本時刻データを生成して送信する基本時刻生成部、および測定時刻データを生成すると共に前記基本時刻データを受信したときには当該測定時刻データを当該受信した基本時刻データに更新する測定時刻生成部を有するマスタ側測定装置と、
   測定時刻データを生成すると共に前記基本時刻データを受信したときには当該測定時刻データを当該受信した基本時刻データに更新する測定時刻生成部を有するスレーブ側測定装置とを備えている測定システム。
2. 前記基本時刻生成部は、前記送信した基本時刻データが前記各測定時刻生成部によって受信されるまでに要する時間分だけ進めた当該基本時刻データを送信する請求項１記載の測定システム。
3. 前記基本時刻生成部は、基準クロックを生成する基準クロック生成部を備え、前記基本時刻データと共に前記基準クロックを送信し、
   前記測定時刻生成部は、前記測定時刻データを生成するための内部クロックを生成するＰＬＬ回路を備えると共に、前記基本時刻データおよび前記基準クロックを受信し、
   前記ＰＬＬ回路は、前記基準クロックが受信されているときには前記内部クロックの位相を当該基準クロックの位相に同期させる請求項１または２記載の測定システム。

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