JP2006278519A - 積層型半導体装置の製造方法 - Google Patents

積層型半導体装置の製造方法 Download PDF

Info

Publication number
JP2006278519A
JP2006278519A JP2005092595A JP2005092595A JP2006278519A JP 2006278519 A JP2006278519 A JP 2006278519A JP 2005092595 A JP2005092595 A JP 2005092595A JP 2005092595 A JP2005092595 A JP 2005092595A JP 2006278519 A JP2006278519 A JP 2006278519A
Authority
JP
Japan
Prior art keywords
semiconductor element
film
semiconductor
adhesive
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005092595A
Other languages
English (en)
Other versions
JP2006278519A5 (ja
JP4612450B2 (ja
Inventor
Atsushi Yoshimura
淳 芳村
Tadanori Okubo
忠宣 大久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005092595A priority Critical patent/JP4612450B2/ja
Priority to TW095107613A priority patent/TW200727446A/zh
Priority to KR1020060027518A priority patent/KR100796884B1/ko
Priority to CNB2006100584978A priority patent/CN100440464C/zh
Priority to US11/390,285 priority patent/US7615413B2/en
Publication of JP2006278519A publication Critical patent/JP2006278519A/ja
Publication of JP2006278519A5 publication Critical patent/JP2006278519A5/ja
Priority to US12/585,547 priority patent/US7785926B2/en
Application granted granted Critical
Publication of JP4612450B2 publication Critical patent/JP4612450B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

【課題】複数の半導体素子を積層して積層型半導体装置を製造するにあたって、上段側の半導体素子の裏面に接着剤フィルムとダイシングフィルムとを積層一体化した複合フィルムを貼り付けることに起因する不良発生を抑制する。
【解決手段】第１の半導体素子上に接着される第２の半導体素子となる半導体ウエハ２４の裏面に、厚さが50μm以上140μm以下で常温弾性率が30MPa以上120MPa以下のダイシングフィルム２１と半硬化された接着剤フィルム２２とを一体化した複合フィルム２３を貼り付ける。この半導体ウエハ２４を接着剤フィルム２２と共に分割して第２の半導体素子８を作製する。分割した第２の半導体素子８をダイシングフィルム２１からピックアップすると共に、その裏面に貼り付けられた接着剤フィルム２２を接着剤層として第１の半導体素子上に接着する。
【選択図】図３

Description

本発明は複数の半導体素子を積層した積層型半導体装置の製造方法に関する。
近年、半導体装置の小型化や高密度実装化等を実現するために、1つのパッケージ内に複数の半導体素子等を積層して封止したスタック型マルチチップパッケージが実用化されている。スタック型マルチチップパッケージにおいては、複数の半導体素子が回路基板上にダイアタッチフィルム等の接着剤フィルムを介して順に積層されている。各半導体素子の電極パッドは、回路基板の電極部とボンディングワイヤを介して電気的に接続されている。そして、このような積層体を封止樹脂でパッケージングすることによって、スタック型マルチチップパッケージが構成される。
このようなスタック型マルチチップパッケージにおいて、上段側の半導体素子が下段側の半導体素子より小さい場合には、下段側の半導体素子のボンディングワイヤに上段側の半導体素子が干渉することはない。しかし、このような構成では適用可能な半導体素子が大幅に制限されることから、同形状の半導体素子同士や上段側が下段側より大きい半導体素子まで適用範囲を広げることが進められている。ここで、同形状の半導体素子同士や上段側に下段側より大形状の半導体素子を積層する場合には、下段側の半導体素子のボンディングワイヤと上段側の半導体素子とが接触するおそれがある。このため、ボンディングワイヤの接触による絶縁不良やショート等の発生を防止することが重要となる。
そこで、半導体素子間を接着する接着剤層の厚さを、下段側の半導体素子のボンディングワイヤと上段側の半導体素子とが接触しないように設定することが行われている（例えば特許文献１，２参照）。例えば特許文献２には、上段側の半導体素子の裏面にボンディングワイヤの接触を防止し得る厚さを有する接着剤フィルムを貼り付けた後、この接着剤フィルムを利用して下段側の半導体素子上に接着することが記載されている。さらに、半導体素子に個片化する前の半導体ウエハの裏面に接着剤フィルムとダイシングシートとを順に貼り付け、その後に半導体ウエハを分割することが記載されている。
また、上段側の半導体素子の下面側に絶縁層を形成することによって、下段側の半導体素子のボンディングワイヤと上段側の半導体素子との接触による絶縁不良やショート等を抑制することも提案されている。例えば特許文献３には、上段側の半導体素子を個片化する前の半導体ウエハの裏面に、絶縁層と接着層とを積層した複合シートを貼り付けた後、半導体ウエハを複合シートと共に分割して半導体素子を作製し、この上段側の半導体素子の裏面側に設けられた接着層（接着剤層）を利用して下段側の半導体素子上に接着することが記載されている。ボンディングワイヤの接触による絶縁不良やショート等は、上段側の半導体素子の裏面に接着層と積層して設けられた絶縁層で防止される。
特開2001-308262号公報 特開2004-072009号公報 特開2002-222913号公報
上述したように、半導体素子間の接着剤層の厚さ等に基づいてボンディングワイヤの接触による絶縁不良やショート等を防止する場合には、接着剤層の厚さを十分に厚くする必要があることに加えて、下段側の半導体素子に接続されたボンディングワイヤの一部（半導体素子との接続部近傍）が接着剤層内に取り込まれることになるため、接着剤層はボンディングワイヤに変形や接続不良等を生じさせないような粘度を有する必要がある。
このような接着時粘度が低粘度でかつ厚い接着剤層（接着剤フィルム）を使用する場合、従来の製造工程や構成材料等を適用しただけでは種々の問題が生じることが判明した。例えば、従来のダイシングフィルム（テープ）に低粘度でかつ厚い接着剤フィルムを積層して複合フィルムを作製した場合、この複合フィルムの剥離テープからの剥離性が低下し、半導体ウエハに貼り付ける際に不良が生じやすくなってしまう。また、この複合フィルムの貼り付け不良を単に防止しただけでは、ダイシングフィルムから半導体素子をピックアップする際に不都合が生じるおそれがある。
本発明はこのような課題に対処するためになされたもので、複数の半導体素子を積層して積層型半導体装置を製造するにあたって、上段側の半導体素子の裏面に比較的厚い接着剤フィルムとダイシングフィルムとを積層一体化した複合フィルムを貼り付けることに起因する不良発生を抑制することを可能にした積層型半導体装置の製造方法を提供することを目的としている。
本発明の一態様に係る積層型半導体装置の製造方法は、第１の半導体素子上に厚さ30μm以上の接着剤層を介して第２の半導体素子を接着して積層型半導体装置を製造する方法において、前記第２の半導体素子となる複数の素子領域を有する半導体ウエハの裏面に、厚さが50μm以上140μm以下で常温弾性率が30MPa以上120MPa以下のダイシングフィルムと半硬化された接着剤フィルムとを一体化した複合フィルムを貼り付ける工程と、前記複合フィルムが貼り付けられた半導体ウエハを、前記接着剤フィルムと共に前記素子領域毎に分割して前記第２の半導体素子を作製する工程と、前記第２の半導体素子を前記ダイシングフィルムからピックアップすると共に、その裏面に貼り付けられた前記接着剤フィルムを前記接着剤層として前記第１の半導体素子に接着する工程とを具備することを特徴としている。
本発明の一態様に係る積層型半導体装置の製造方法においては、厚さが50μm以上140μm以下で常温弾性率（25℃）が30MPa以上120MPa以下のダイシングフィルムを、厚さが30μm以上の接着剤フィルムと積層一体化した複合フィルムを用いているため、フィルム貼り付け工程の成功率と素子ピックアップ工程の成功率を共に高めることができる。これによって、例えばボンディングワイヤの一部を素子間の接着剤層の内部に取り込むようにした積層型半導体装置の製造歩留りを向上させることが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて述べるが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は本発明の一実施形態による積層型半導体装置の製造方法を適用したスタック型マルチチップ構造の半導体装置の構成を模式的に示す断面図である。同図に示す積層型半導体装置１は、素子搭載用の基板２を有している。素子搭載用基板２は半導体素子を搭載することが可能で、かつ回路を有するものであればよい。このような基板２としては、絶縁基板や半導体基板等の表面や内部に回路を形成した回路基板、あるいはリードフレームのような素子搭載部と回路部とを一体化した基板等を用いることができる。
図１に示す積層型半導体装置１は、素子搭載用基板として回路基板２を有している。回路基板２を構成する基板には、樹脂基板、セラミックス基板、ガラス基板等の絶縁基板、あるいは半導体基板等、各種の材料からなる基板を適用することができる。樹脂基板を適用した回路基板としては、一般的な多層銅張積層板（多層プリント配線板）等が挙げられる。回路基板２の下面側には、半田バンプ等の外部接続端子３が設けられている。
回路基板２の素子搭載面となる上面側には、外部接続端子３と例えば内層配線（図示せず）を介して電気的に接続された電極部４が設けられている。電極部４はワイヤボンディング部となるものである。このような回路基板２の素子搭載面（上面）には、第１の半導体素子５が第１の接着剤層６を介して接着されている。第１の接着剤層６には一般的なダイアタッチ材（ダイアタッチフィルム等）が用いられる。第１の半導体素子５の上面側に設けられた第１の電極パッド（図示せず）は、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。
第１の半導体素子５上には、第２の半導体素子８が第２の接着剤層９を介して接着されている。第２の半導体素子８は、例えば第１の半導体素子５と同形またはそれより大形の形状を有している。第２の接着剤層９は第２の半導体素子８の接着時温度で軟化または溶融し、その内部に第１のボンディングワイヤ７の一部（電極パッドとの接続部近傍）を取り込みつつ、第１の半導体素子５と第２の半導体素子８とを接着するものである。この際、第１のボンディングワイヤ７の電極パッド側端部は、第２の接着剤層９内に取り込まれることで、第２の半導体素子８との接触が防止される。
上記した第１のボンディングワイヤ７と第２の半導体素子８との接触防止機能を得る上で、第２の接着剤層９には厚さが30μm以上の絶縁性樹脂層が適用される。第２の接着剤層９の厚さが30μm未満であると、第１のボンディングワイヤ７が第２の半導体素子８に接触しやすくなり、絶縁不良やショート等の発生率が高くなる。ワイヤ径等にもよるが、第２の接着剤層９の厚さは60μm以上とすることがより好ましい。ボンディングワイヤ７の径が25μmの場合の具体例としては、厚さが75μmや85μmの第２の接着剤層９が挙げられる。なお、第２の接着剤層９を厚くしすぎると積層型半導体装置１の薄型化が阻害されるため、第２の接着剤層９の厚さは150μm以下とすることが好ましい。
また、接着時に第１のボンディングワイヤ７の一部を良好に取り込む上で、第２の接着剤層９は接着時温度における粘度（接着時粘度）が1kPa・s以上100kPa・s未満であることが好ましい。第２の接着剤層９の接着時粘度が1kPa・s未満であると軟らかすぎて、接着剤が素子端面からはみ出すおそれがある。一方、第２の接着剤層９の接着時粘度が100kPa・s以上であると、第１のボンディングワイヤ７に変形や接続不良等を生じさせるおそれがある。第２の接着剤層９の接着時粘度は1〜50kPa・sの範囲であることがより好ましく、さらには1〜20kPa・sの範囲であることが望ましい。
第２の接着剤層９を構成する絶縁性樹脂には、例えばエポキシ樹脂のような熱硬化性樹脂が用いられる。熱硬化性樹脂の接着時粘度は、熱硬化性樹脂組成物の組成等で調整してもよいし、また接着工程における加熱温度で調整することも可能である。図２はエポキシ樹脂からなるダイアタッチ材の硬化前の粘度特性の一例を示している。図２に示す粘度特性を有するダイアタッチ材は、接着時温度を約70〜160℃の範囲とすることで接着時粘度を100kPa・sより小さくすることができる。また、接着時温度を約80〜140℃の範囲とすることで接着時粘度を50kPa・s以下とすることができる。
上述したような第２の接着剤層９を介して第１の半導体素子５上に接着された第２の半導体素子８は、その上面側に設けられた第２の電極パッド（図示せず）が第２のボンディングワイヤ１０を介して回路基板２の電極部４と電気的に接続されている。そして、回路基板２上に積層、配置された第１および第２の半導体素子５、８を、例えばエポキシ樹脂のような封止樹脂１１を用いて封止することによって、スタック型マルチチップパッケージ構造の積層型半導体装置１が構成される。なお、図１では2個の半導体素子５、８を積層した構造について説明したが、半導体素子の積層数はこれに限られるものではなく、3個もしくはそれ以上であってもよいことは言うまでもない。
上述した実施形態の積層型半導体装置１は、例えば以下のようにして作製される。まず、回路基板２上に第１の接着剤層６を用いて第１の半導体素子５を接着する。続いて、ワイヤボンディング工程を実施して、第１のボンディングワイヤ７で回路基板２の電極部４と第１の半導体素子５の電極パッドとを電気的に接続する。次に、第１の半導体素子５上に第２の接着剤層９を介して第２の半導体素子８を接着する。
第２の半導体素子８の接着工程を実施するにあたって、第２の接着剤層９は予め半硬化させた接着剤フィルムとして第２の半導体素子８に貼り付けておく。この際、接着剤フィルムは第２の半導体素子８に分割する前の半導体ウエハの裏面に、ダイシングフィルム（テープ）と共に貼り付けるものとする。すなわち、図３（ａ）に示すように、ダイシングフィルム２１と第２の接着剤層９となる厚さ30μm以上の接着剤フィルム２２とを積層一体化して複合フィルム２３を作製する。ダイシングフィルム２１と接着剤フィルム２２とは、例えば図示を省略した粘着層を介して一体化する。粘着層には例えば厚さが1〜30μm程度の紫外線硬化型樹脂層等が用いられる。
ここで、ダイシングフィルム２１には、厚さが50μm以上140μm以下で常温弾性率（25℃）が30MPa以上120MPa以下の樹脂フィルム、例えばポリオレフィン樹脂フィルムのような熱可塑性樹脂フィルムが用いられる。熱可塑性樹脂等からなるダイシングフィルム２１の弾性率は、フィルムを構成する樹脂組成物の組成や添加剤等により調整することが可能である。なお、ダイシングフィルム２１は弾性率が異なる2層以上の樹脂層の複合体であってもよい。このような場合の弾性率は、各層による複合弾性率が30MPa以上120MPa以下であればよい。また、接着剤フィルム２３には上述したように厚さが30μm以上、特に60〜150μmの範囲（さらには60〜100μmの範囲）のエポキシ樹脂フィルムのような熱硬化性樹脂フィルムが用いられる。熱硬化性樹脂フィルム（２３）は半硬化させた状態（Ｂステージの状態）でダイシングフィルム２１と積層一体化する。
次に、図３（ｂ）に示すように、ダイシングフィルム２１と接着剤フィルム２２とを積層一体化した複合フィルム２３を、第２の半導体素子８となる複数の素子領域を有する半導体ウエハ２４の裏面に貼り付ける。この複合フィルム２３の半導体ウエハ２４への貼り付け工程は、複合フィルム２３の貼り付け効率の向上や貼り付けコストの削減等を図るために、図４に示すようにテープ状のセパレータ（剥離紙）２５に付着させた状態で複合フィルム２３を供給する。このような複合フィルム２３が付着されたセパレータ２５を鋭角に折り返すことによって、複合フィルム２３の先端をセパレータ２５から剥離させる。
そして、このセパレータ２５から剥離させた複合フィルム２３の先端を、上側からローラ２６で半導体ウエハ２４に押し付けることによって、複合フィルム２３を半導体ウエハ２４の裏面に貼り付ける。また、図３では図示を省略したが、半導体ウエハ２４のダイシング工程はダイシングフィルム２１をフラットリング（ウエハリング）２７に張設した状態で実施するため、剥離させた複合フィルム２３の先端をステージ２８上に半導体ウエハ２４と共に配置したフラットリング２７から順に押し当てて貼り付ける。
上述した複合フィルム２３と半導体ウエハ２４との貼り付け工程において、接着剤フィルム２３の厚さが30μm以上というように厚い場合、従来のダイシングフィルムではセパレータ２５を鋭角に折り返しても、複合フィルム２３の先端をセパレータ２５から剥離できないおそれがある。すなわち、接着剤フィルム２３の厚さに対してダイシングフィルム２１の厚さが薄すぎたり、また柔らかすぎる（常温弾性率が低すぎる）と、ダイシングフィルム２１がセパレータ２５に倣ってしまうことから、ダイシングフィルム２１の先端をセパレータ２５から剥離できないおそれがある。言い換えると、ダイシングフィルム２１のセパレータ２５からの剥離不良の発生率が上昇する。
そこで、この実施形態では厚さが50μm以上で常温弾性率が30MPa以上のダイシングフィルム２１を用いている。このようなダイシングフィルム２１によれば、その先端をセパレータ２５から確実に剥離することができる。すなわち、複合フィルム２３と半導体ウエハ２４との貼り付け工程における不良発生率（複合フィルム２３の貼り付け自体の失敗や貼り付け位置不良等の発生率）を低減することが可能となる。複合フィルム２３の貼り付け成功率を高める上で、ダイシングフィルム２１の厚さは85μm以上であることがさらに好ましく、また常温弾性率（25℃）は40MPa以上であることがさらに好ましい。
次に、ダイシングフィルム２１と接着剤フィルム２２とを一体化した複合フィルム２３を貼り付けた半導体ウエハ２４を、図３（ｃ）に示すようにダイシングし、各素子領域毎に分割して第２の半導体素子８を作製する。この際、接着剤フィルム２２は半導体ウエハ２４と共に切断されるため、第２の半導体素子８の裏面には個片化された接着剤フィルム２２が貼り付けられた状態となる。一方、ダイシングフィルム２１はその表面側の一部のみが切断されるため、分割（個片化）された第２の半導体素子８はダイシングフィルム２１により保持された状態が維持される。
ここで、半導体ウエハ２４のダイシング工程における不良発生率を抑制する上で、接着剤フィルム２２は硬化前の常温弾性率(25℃)が500MPa以上であることが好ましい。接着剤フィルム２２の常温弾性率(25℃)が500MPa未満であると、半導体ウエハ２４のダイシング時に発生するバリ長さが長くなり、次工程のピックアップ時に半導体素子８の剥離性が低下する。図５は厚さ75μmの接着剤フィルム２２の常温弾性率(25℃)とダイシング時におけるバリ長さとの関係の一例を示している。このように、接着剤フィルム２２の常温弾性率(25℃)が500MPa以上であればバリ長さが短くなり、半導体素子８のピックアップ性の低下を抑制することができる。なお、接着剤フィルム２２の常温弾性率が高すぎるとダイシング工程自体に悪影響を及ぼすおそれがあるため、接着剤フィルム２２の常温弾性率は1200MPa以下であることが好ましい。
次いで、図３（ｄ）に示すように、例えば吸着コレット２９と数本の突き上げピン３０を有する剥離機構３１とを用いて、個片化した第２の半導体素子８をダイシングフィルム２１からピックアップする。すなわち、吸着コレット２９で吸着保持した第２の半導体素子８を上昇させつつ、その裏面側から突き上げピン３０を押し当てることによって、半導体素子８をダイシングフィルム２１から剥離する。なお、剥離機構３１は突き上げピン３０を突き上げる機構に限らず、例えば扇状に開いたバタフライ状の部材を中央に向けて閉じることで、ダイシングフィルム２１の裏面を押し上げる機構等であってもよい。
上述した半導体素子８のピックアップ工程において、ダイシングフィルム２１は下方から突き上げられた際に湾曲する等して、その端部に剥離基点が生じる程度の柔軟性を有している必要がある。すなわち、ダイシングフィルム２１が硬すぎるとピックアップ時に剥離し難くなり、ピックアップ不良の発生率が増加する。そこで、この実施形態では厚さが140μm以下で常温弾性率（25℃）が120MPa以下のダイシングフィルム２１を用いている。このようなダイシングフィルム２１は剥離基点が生じやすいため、ピックアップ不良の発生率を低減することが可能となる。半導体素子８のピックアップ成功率を高める上で、ダイシングフィルム２１の厚さは120μm以下であることがさらに好ましく、また常温弾性率は85MPa以上であることがさらに好ましい。
このように、厚さが50μm以上140μm以下で常温弾性率（25℃）が30MPa以上120MPa以下のダイシングフィルム２１を用いることによって、相反する複合フィルム２３の貼り付け成功率と半導体素子８のピックアップ成功率を共に高めることができる。すなわち、厚さが30μm以上の接着剤フィルム２３を予めダイシングフィルム２１と共に半導体ウエハ２４に貼り付ける場合において、複合フィルム２３の貼り付け工程から半導体素子８のピックアップ工程までの製造歩留り（半導体素子８の製造歩留り）を向上させることが可能となる。半導体素子８の製造歩留りを高める上で、ダイシングフィルム２１は厚さが85μm以上120μm以下であることがより好ましく、また常温弾性率（25℃）は40MPa以上85MPa以下であることがより好ましい。
表１および図６に複合フィルム２３の貼り付け成功率および半導体素子８のピックアップ成功率とダイシングフィルム２１の厚さおよび常温弾性率（厚さ×常温弾性率（μm×MPa））との関係の一例を示す。ここでは、直径8インチ×厚さ60μmのＳｉウエハと厚さ85μmの接着剤フィルムを用いた。また、Ｓｉチップの形状は10.71×7.08×0.06mmとした。表１および図６から明らかなように、ダイシングフィルム２１の厚さが50μm以上140μm以下で常温弾性率が30MPa以上120MPa以下、特に厚さが85μm以上120μm以下で常温弾性率が40MPa以上85MPa以下である場合に、複合フィルム２３の貼り付け成功率と半導体素子８のピックアップ成功率を共に高めることができる。
Figure 2006278519
次に、第２の半導体素子８の裏面に貼り付けられた接着剤フィルム２２を接着剤層９として用いて、第２の半導体素子８を第１の半導体素子５上に接着する。第２の半導体素子８の接着工程は、例えば以下のようにして実施する。すなわち、第１の半導体素子５を接着した回路基板２を加熱ステージ上に載置する。一方、裏面側に接着剤層９（接着剤フィルム２２）を形成した第２の半導体素子８を実装ツールで吸着保持する。実装ツールに保持された第２の半導体素子８を、第１の半導体素子５に対して位置合せした後に下降させ、第２の接着剤層９を第１の半導体素子５に押し当てる。この際、加熱ステージおよび実装ツールの少なくとも一方を用いて第２の接着剤層９を加熱する。
第２の接着剤層９はその内部に第１のボンディングワイヤ７の一部（第２の半導体素子８との接続部近傍）を取り込むことが可能な厚さを有し、かつその接着時粘度（1kPa・s以上100kPa・s未満）に基づいて第１および第２の半導体素子５、８間の間隔を保持する機能を有しているため、第１のボンディングワイヤ７と第２の半導体素子８との接触を抑制することができる。このような状態で第２の接着剤層９をさらに加熱して熱硬化させることによって、第１のボンディングワイヤ７と第２の半導体素子８との接触による絶縁不良やショート等の発生を抑制しつつ、第１の半導体素子５上にそれと同形もしくは大形の第２の半導体素子８を積層することが可能となる。
この後、第２の半導体素子８に対してワイヤボンディング工程を実施して、第２のボンディン１０で回路基板２の電極部４と第２の半導体素子８の電極パッドとを電気的に接続する。この際、半導体素子８の厚さが例えば80μm以下になるとボンディング荷重による撓み量が大きくなり、半導体素子８にクラックや割れが発生しやすくなる。半導体素子８の撓み量は第２の接着剤層９の硬化後の弾性率に影響され、ボンディング時の温度（例えば175℃）による硬化後弾性率が低いと撓み量が大きくなる傾向がある。図７はＳｉチップの厚さが70μm、硬化後の接着剤層９の厚さが85μmの場合において、500mNの荷重でボンディングしたときのＳｉチップの撓み量を示している。
また、図８は硬化後の接着剤層９の175℃における弾性率と第２の半導体素子８のワイヤボンディング時における撓み量との関係を示している。図８において、サンプル１は半導体素子の厚さ（チップ厚さ）が50μmで硬化後の接着剤層９の厚さ（接合層厚さ）が60μmである。サンプル２はチップ厚さが70μmで接合層厚さが60μm、サンプル３はチップ厚さが90μmで接合層厚さ60μm、サンプル４はチップ厚さが50μmで接合層厚さが85μm、サンプル５はチップ厚さが70μmで接合層厚さが85μm、サンプル６はチップ厚さが90μmで接合層厚さが85μmである。図７および図８から、硬化後の接着剤層９の175℃における弾性率を40MPa以上とすることによって、ワイヤボンディング工程における第２の半導体素子８の撓みを15μm以下とすることができる。これによって、ワイヤボンディング工程における第２の半導体素子８の撓みに起因するクラックや割れの発生を抑制することが可能となる。
この実施形態の製造方法においては、厚さが50μm以上140μm以下で常温弾性率（25℃）が30MPa以上120MPa以下のダイシングフィルム２１を、厚さが30μm以上（特に60μm以上）の接着剤フィルム２２と積層一体化した複合フィルム２３を用い、これを第２の半導体素子８に分割する前の半導体ウエハ２４に貼り付けているため、複合フィルム２３の貼り付け成功率と半導体素子８のピックアップ成功率を共に高めることができる。従って、第１のボンディングワイヤ７の一部を第２の接着剤層９の内部に取り込むようにした積層型半導体装置１の製造歩留りを、第１のボンディングワイヤ７と第２の半導体素子８との接触による不良発生を抑制しつつ向上させることが可能となる。すなわち、信頼性等を向上させた積層型半導体装置１を高歩留りで製造することができる。
上述した実施形態の積層型半導体装置１は、接着時粘度が1kPa・s以上100kPa・s未満の第２の接着剤層９で第１のボンディングワイヤ７と第２の半導体素子８との接触を抑制している。これに加えて、例えば図９に示すように、第２の半導体素子８の下面に絶縁層１２を形成するようにしてもよい。第２の半導体素子８の下面側に絶縁層１２を設けることによって、第１のボンディングワイヤ７と第２の半導体素子８との接触に伴う絶縁不良やショート等の発生をより確実に防止することができる。絶縁層１２には例えば接着時粘度が100kPa・s以上の絶縁性樹脂層が用いられる。絶縁層１２の接着時粘度は130kPa・s以上、さらには200kPa・s以上であることがより好ましい。ただし、粘度があまり高すぎると接合層としての機能が損なわれるため、絶縁層１２の接着時温度における粘度は1000kPa・s未満であることが好ましい。
このような半導体素子５、８間の接合層が絶縁層１２と接着剤層９との2層構造を有する積層型半導体装置１は、予め接着時温度に対して層形状を維持し得る絶縁樹脂フィルム（例えば接着時粘度が100kPa・s以上の第２の樹脂フィルム）を接着剤フィルム（例えば接着時粘度が1kPa・s以上100kPa・s未満の第１の樹脂フィルム）と積層し、このような2層構造のフィルムをダイシングフィルムと積層一体化した複合フィルムを用いることによって、上述した実施形態の製造工程を適用して作製することができる。また、第２の半導体素子８の製造歩留り、ひいては積層型半導体装置１の製造歩留りの向上効果についても、上述した実施形態と同様に得ることができる。
上述した絶縁層１２の具体的な構成材料としては、ポリイミド樹脂、シリコーン樹脂、エポキシ樹脂、アクリル樹脂等の熱硬化性樹脂が挙げられ、接着剤層９より接着時粘度が高い絶縁性樹脂が用いられる。また、樹脂フィルムを適用して絶縁層１２を形成する場合、例えば接着剤フィルムと同一の絶縁性樹脂を用い、これら各樹脂フィルムの乾燥温度や乾燥時間（例えばエポキシ樹脂ワニスを塗布した後の乾燥温度や乾燥時間等）を異ならせることによって、接着剤フィルムと2層化したフィルムを得るようにしてもよい。
また、第２の半導体素子８の下面に絶縁層１２を設ける場合には、第１のボンディングワイヤ７を積極的に絶縁層１２と当接させ、これによって第１のボンディングワイヤ７を回路基板２側に変形させるようにしてもよい。すなわち、絶縁層１２は単に第１のボンディングワイヤ７と第２の半導体素子８との接触に伴うショート等を抑制するだけでなく、第１のボンディングワイヤ７を積極的に回路基板２側に変形させる層として利用することができる。このように、絶縁層１２を利用して第１のボンディングワイヤ７を回路基板２側に変形させることによって、積層型半導体装置１のより一層の薄型化を実現することが可能となる。
すなわち、第２の接着剤層９を第１の半導体素子５に押し付ける過程で、第１のボンディングワイヤ７の少なくとも一部を絶縁層１２に当接させて回路基板２側に変形させることによって、第１のボンディングワイヤ７の高さをいずれもワイヤ高さの標準値以下に揃えることができる。言い換えると、第１のボンディングワイヤ７の高さはいずれも第２の接着剤層９の厚さ以下となるため、第２の接着剤層９の厚さに基づいて半導体装置１全体をより一層薄型化することが可能となる。また、第１のボンディングワイヤ７と第２の半導体素子８との絶縁は絶縁層１２により維持されるため、絶縁不良やショート等が生じることもない。これらによって、より一層の薄型化と信頼性の向上を両立させたスタック型マルチチップパッケージ構造の半導体装置１を実現することが可能となる。
また、第１の半導体素子５と第２の半導体素子８との間の距離は、例えば図１０に示すように、第１の半導体素子５の接続に使用されていない電極パッド、すなわち非接続パッド（ノンコネクションパッド）上に、金属材料や樹脂材料等からなるスタッドパンプ１３を形成して維持するようにしてもよい。スタッドパンプ１３は第１のボンディングワイヤ７と第２の半導体素子８との接触に伴う絶縁不良やショート等の抑制に対して有効に機能するものである。また、スタッドパンプ１３で非接続パッドやヒューズ部を埋めることで、これらに起因する気泡の発生を抑制することができる。スタッドパンプ１３の設置箇所は1箇所でもよいが、第１の半導体素子５の重心を通る3箇所以上に設置することが好ましい。
なお、本発明は上記した各実施形態に限定されるものではなく、複数の半導体素子を積層して搭載した各種の積層型半導体装置に適用することができる。そのような積層型半導体装置についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の一実施形態による製造方法を適用して作製した積層型半導体装置の構成を模式的に示す断面図である。 本発明の実施形態に適用した接着剤樹脂の粘度特性の一例を示す図である。 本発明の一実施形態による積層型半導体装置の要部製造工程を示す断面図である。 図３に示す積層型半導体装置の製造工程における複合フィルムの貼り付け工程を示す図である。 本発明の一実施形態に適用した接着剤フィルムの硬化前常温弾性率とダイシング工程におけるバリ長さとの関係の一例を示す図である。 本発明の一実施形態における複合フィルムの貼り付け成功率および半導体素子のピックアップ成功率とダイシングフィルムの厚さおよび常温弾性率（厚さ×常温弾性率）との関係の一例を示す図である。 本発明の一実施形態に適用した接着剤層の硬化後弾性率（175℃）とボンディング時における半導体素子の撓み量との関係の一例を示す図である。 本発明の実施形態における接着剤層の硬化後弾性率（175℃）とボンディング時における半導体素子の撓み量との関係を示す図である。 図１に示す積層型半導体装置の一変形例を示す断面図である。 図１に示す積層型半導体装置の他の変形例を示す断面図である。
符号の説明
１…積層型半導体装置、２…回路基板、４…電極部、５…第１の半導体素子、６…第１の接着剤層、７…第１のボンディングワイヤ、８…第２の半導体素子、９…第２の接着剤層、１０…第２のボンディングワイヤ、１１…封止樹脂、１２…絶縁層、１３…スタッドバンプ。

Claims (5)

  1. 第１の半導体素子上に厚さ30μm以上の接着剤層を介して第２の半導体素子を接着して積層型半導体装置を製造する方法において、
    前記第２の半導体素子となる複数の素子領域を有する半導体ウエハの裏面に、厚さが50μm以上140μm以下で常温弾性率が30MPa以上120MPa以下のダイシングフィルムと半硬化された接着剤フィルムとを一体化した複合フィルムを貼り付ける工程と、
    前記複合フィルムが貼り付けられた半導体ウエハを、前記接着剤フィルムと共に前記素子領域毎に分割して前記第２の半導体素子を作製する工程と、
    前記第２の半導体素子を前記ダイシングフィルムからピックアップすると共に、その裏面に貼り付けられた前記接着剤フィルムを前記接着剤層として前記第１の半導体素子に接着する工程と
    を具備することを特徴とする積層型半導体装置の製造方法。
  2. 請求項１記載の積層型半導体装置の製造方法において、
    前記第１の半導体素子に接続されたボンディングワイヤの一部を前記接着剤層内に取り込むことを特徴とする積層型半導体装置の製造方法。
  3. 請求項１または請求項２記載の積層型半導体装置の製造方法において、
    前記接着剤フィルムは接着時粘度が1kPa・s以上100kPa・s未満の範囲の絶縁性樹脂層を有することを特徴とする積層型半導体装置の製造方法。
  4. 請求項１または請求項２記載の積層型半導体装置の製造方法において、
    前記接着剤フィルムは、前記第１の半導体素子側に配置され、接着時粘度が1kPa・s以上100kPa・s未満の範囲の第１の絶縁性樹脂層と、前記第２の半導体素子側に配置され、接着時粘度が100kPa・s以上の第２の絶縁性樹脂層とを有することを特徴とする積層型電子部品の製造方法。
  5. 請求項１ないし請求項４のいずれか１項記載の積層型半導体装置の製造方法において、
    前記接着剤フィルムは硬化前の常温弾性率が500MPa以上1200MPa以下の範囲であることを特徴とする積層型半導体装置の製造方法。
JP2005092595A 2005-03-28 2005-03-28 積層型半導体装置の製造方法 Expired - Fee Related JP4612450B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005092595A JP4612450B2 (ja) 2005-03-28 2005-03-28 積層型半導体装置の製造方法
TW095107613A TW200727446A (en) 2005-03-28 2006-03-07 Stack type semiconductor device manufacturing method and stack type electronic component manufacturing method
KR1020060027518A KR100796884B1 (ko) 2005-03-28 2006-03-27 적층형 반도체 장치의 제조 방법 및 적층형 전자 부품의제조 방법
US11/390,285 US7615413B2 (en) 2005-03-28 2006-03-28 Method of manufacturing stack-type semiconductor device and method of manufacturing stack-type electronic component
CNB2006100584978A CN100440464C (zh) 2005-03-28 2006-03-28 层叠型半导体器件以及层叠型电子部件的制造方法
US12/585,547 US7785926B2 (en) 2005-03-28 2009-09-17 Method of manufacturing stack-type semiconductor device and method of manufacturing stack-type electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005092595A JP4612450B2 (ja) 2005-03-28 2005-03-28 積層型半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2006278519A true JP2006278519A (ja) 2006-10-12
JP2006278519A5 JP2006278519A5 (ja) 2007-06-14
JP4612450B2 JP4612450B2 (ja) 2011-01-12

Family

ID=37030623

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005092595A Expired - Fee Related JP4612450B2 (ja) 2005-03-28 2005-03-28 積層型半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP4612450B2 (ja)
CN (1) CN100440464C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011233599A (ja) * 2010-04-23 2011-11-17 Toshiba Corp 半導体装置の製造方法
JP2015177011A (ja) * 2014-03-14 2015-10-05 リンテック株式会社 シート貼付装置および貼付方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI393494B (zh) 2010-06-11 2013-04-11 Unimicron Technology Corp 具有線路的基板條及其製造方法
CN102315202B (zh) * 2010-07-02 2016-03-09 欣兴电子股份有限公司 具有线路的基板条及其制造方法
JP5384443B2 (ja) 2010-07-28 2014-01-08 日東電工株式会社 フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、半導体装置の製造方法、及び、フリップチップ型半導体装置
JP2013098240A (ja) * 2011-10-28 2013-05-20 Toshiba Corp 記憶装置、半導体装置及び半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222913A (ja) * 2001-01-24 2002-08-09 Sharp Corp 半導体装置およびその製造方法
JP2003041209A (ja) * 2001-07-30 2003-02-13 Hitachi Chem Co Ltd 接着シートならびに半導体装置およびその製造方法
JP2004072009A (ja) * 2002-08-09 2004-03-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2004186429A (ja) * 2002-12-03 2004-07-02 Furukawa Electric Co Ltd:The 粘接着テープ
JP2004253476A (ja) * 2003-02-18 2004-09-09 Lintec Corp ウエハダイシング・接着用シートおよび半導体装置の製造方法
JP2005327789A (ja) * 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004193363A (ja) * 2002-12-11 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222913A (ja) * 2001-01-24 2002-08-09 Sharp Corp 半導体装置およびその製造方法
JP2003041209A (ja) * 2001-07-30 2003-02-13 Hitachi Chem Co Ltd 接着シートならびに半導体装置およびその製造方法
JP2004072009A (ja) * 2002-08-09 2004-03-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2004186429A (ja) * 2002-12-03 2004-07-02 Furukawa Electric Co Ltd:The 粘接着テープ
JP2004253476A (ja) * 2003-02-18 2004-09-09 Lintec Corp ウエハダイシング・接着用シートおよび半導体装置の製造方法
JP2005327789A (ja) * 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011233599A (ja) * 2010-04-23 2011-11-17 Toshiba Corp 半導体装置の製造方法
JP2015177011A (ja) * 2014-03-14 2015-10-05 リンテック株式会社 シート貼付装置および貼付方法

Also Published As

Publication number Publication date
CN100440464C (zh) 2008-12-03
JP4612450B2 (ja) 2011-01-12
CN1841688A (zh) 2006-10-04

Similar Documents

Publication Publication Date Title
KR100796884B1 (ko) 적층형 반도체 장치의 제조 방법 및 적층형 전자 부품의제조 방법
JP4719042B2 (ja) 半導体装置の製造方法
JP4188337B2 (ja) 積層型電子部品の製造方法
JP5918664B2 (ja) 積層型半導体装置の製造方法
JP4881044B2 (ja) 積層型半導体装置の製造方法
JP4612450B2 (ja) 積層型半導体装置の製造方法
JP2005303267A (ja) 積層型電子部品
JP2007035865A (ja) 半導体パッケージとその製造方法
JP4621595B2 (ja) 半導体装置の製造方法
JP4594777B2 (ja) 積層型電子部品の製造方法
JP2005294443A (ja) 半導体装置及びその製造方法
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
US20090246918A1 (en) Method of manufacturing semiconductor device
JP4057875B2 (ja) 半導体装置の製造方法
JP2004200665A (ja) 半導体装置およびその製造方法
JP2004200665A6 (ja) 半導体装置およびその製造方法
JP4473668B2 (ja) 半導体装置およびその製造方法
JP3599142B2 (ja) 半導体パッケ−ジの製造法
JP2022113250A (ja) 半導体装置
JP4408015B2 (ja) 半導体装置の製造方法
JP2012084784A (ja) 半導体装置の製造方法並びにそれに用いるダイボンディングフィルム及びそのダイボンディングフィルムを用いた半導体装置
JP2006261509A (ja) 半導体装置およびその製造方法
JP2008251786A (ja) 半導体装置および半導体装置の製造方法
JP2016082018A (ja) 半導体装置の製造方法、半導体素子積層体付ウェハ、半導体素子積層体及び半導体装置
JP2002016213A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070419

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100802

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100921

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101015

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4612450

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees