CN1841688A - 层叠型半导体器件以及层叠型电子部件的制造方法 - Google Patents

层叠型半导体器件以及层叠型电子部件的制造方法 Download PDF

Info

Publication number
CN1841688A
CN1841688A CNA2006100584978A CN200610058497A CN1841688A CN 1841688 A CN1841688 A CN 1841688A CN A2006100584978 A CNA2006100584978 A CN A2006100584978A CN 200610058497 A CN200610058497 A CN 200610058497A CN 1841688 A CN1841688 A CN 1841688A
Authority
CN
China
Prior art keywords
mentioned
semiconductor element
equal
bond layer
laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100584978A
Other languages
English (en)
Other versions
CN100440464C (zh
Inventor
芳村淳
大久保忠宣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1841688A publication Critical patent/CN1841688A/zh
Application granted granted Critical
Publication of CN100440464C publication Critical patent/CN100440464C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

一种层叠型半导体器件的制造方法，其包括如下工序：把第1半导体元件粘接在基板上；在成为第2半导体元件的半导体晶片的背面上粘贴复合膜。该复合膜是把厚度大于等于50μm并小于等于140μm、常温弹性率大于等于30MPa并小于等于120MPa的范围的切片膜、和厚度大于等于30μm、且固化前的常温弹性率大于等于500MPa并小于等于1200MPa的范围的粘接剂膜形成一体的膜；通过把半导体晶片与粘接剂膜一同进行分割，来制作第2半导体元件；从切片膜上拾取第2半导体元件，并粘接在上述第1半导体元件上；在粘接第2半导体元件时，利用来自第1半导体元件的辐射热和来自第1焊接导线的传导热使粘接剂层溶融，由此把第1焊接导线收置在粘接剂层内。

Description

层叠型半导体器件以及层叠型电子部件的制造方法
本申请以2005年3月28日提出的日本专利申请特愿2005-092595号以及特愿2005-092596号为优先权基础，并对其主张优先权。在本申请说明书中，作为参照文献而引用了上述日本申请的全部内容。
技术领域
本发明涉及层叠了多个半导体元件的层叠型半导体器件的制造方法、以及层叠了多个电子部件的层叠型电子部件的制造方法。
背景技术
近年来，为了实现半导体器件的小型化和高密度安装化等，一种在一个封装体内层叠封装了多个半导体元件的堆叠型多芯片封装体已经进入实用化阶段。在这种堆叠型多芯片封装体中，多个半导体元件是以粘接膜介于中间，顺序地被层叠在电路基板上。各个半导体元件的电极焊盘通过焊接导线(接合引线)与电路基板的电极部电连接。通过把这样的层叠体利用密封树脂进行封装，来构成堆叠型多芯片封装体。
在堆叠型多芯片封装体中，在上段侧的半导体元件比下段侧的半导体元件小的情况下，上段侧的半导体元件不会对下段侧的半导体元件的焊接导线形成干扰。但是，在这样的结构中，由于可适用的半导体元件受到大幅限制，所以，目前正在向多个同形状半导体元件、上段侧比下段侧大的半导体元件等扩展适用范围。在把多个同形状半导体元件或上段侧比下段侧大的半导体元件层叠的情况下，下段侧半导体元件的焊接导线有可能与上段侧半导体元件接触。因此，关键要防止因焊接导线的接触而导致的绝缘不良、短路等的发生。
因此，把粘接半导体元件的粘接剂层的厚度设定为使下段侧半导体元件的焊接导线不与上段侧半导体元件接触的厚度(例如参照特开2001-308262号公报、特开2004-072009号公报)。即，在上段侧半导体元件的背面侧形成具备可防止焊接导线的接触的厚度的粘接剂层。粘接剂层例如是通过在半导体晶片的背面按顺序粘贴粘接膜和切片膜，并分割半导体晶片而形成。通过粘接剂层把多个半导体元件层叠，在通过加热而低粘度化的粘接剂层内收置焊接导线，然后使粘接剂层固化，由此来粘接半导体元件之间。
另外，还提出有一种方案(例如参照US6,657,290)，该方案是，通过在上段侧半导体元件的背面侧形成绝缘层，来抑制因下段侧半导体元件的焊接导线与上段侧半导体元件的接触而导致的绝缘不良、短路等。例如，在半导体晶片的背面按顺序粘贴绝缘剂膜(绝缘层)和粘接剂膜(粘接剂层)。通过把半导体晶片与各个膜一同分割，来制作半导体元件。把这样的半导体元件粘接在下段侧的半导体元件上。由此，利用与粘接剂层层叠配置在上段侧半导体元件的背面上的绝缘层，来防止因焊接导线的接触而导致的绝缘不良、短路等。
如上所述，在基于半导体元件之间的粘接剂层的厚度来防止焊接导线的接触不良的情况下，需要使粘接剂层的厚度充分地厚。而且，由于与下段侧半导体元件连接的焊接导线的一部分被收置在粘接剂层内，所以需要使粘接剂层具备不会使焊接导线变形、接触不良等发生的粘度。由此可知，在使用低粘度且厚的粘接剂层(粘接剂膜)的情况下，如果只采用以往的制造工序、构成材料等，则会产生各种问题。
在以往技术的通过在切片膜上层叠低粘度且厚的粘接剂膜来制作复合膜的情况下，在从剥离胶带上剥离复合膜时，其剥离性差，在粘贴到半导体晶片上时容易产生不良。另一方面，如果单纯地提高复合膜的从剥离胶带上剥离的剥离性，则可能在把半导体元件从切片膜上拾取时产生故障。即，容易产生半导体元件的拾取故障。
另外，如果为了防止在粘接元件时的焊接导线的变形、接触不良等，而过度降低粘接剂层的粘接时粘度，则粘接剂将从元件端面溢出，或不能维持层形状，由此使得下段侧的焊接导线容易与上段侧半导体元件接触。另一方面，如果粘接剂层的粘按时粘度过高，则不仅容易产生焊接导线的变形或接触不良，而且在焊接导线的下部容易产生粘接剂树脂的未填充部。
对于导线下部的树脂未填充部，即使在后续的树脂塑模工序中也难于填充树脂，所以在树脂未填充部中会残存气泡。在半导体器件内如果产生气泡，则在对吸湿、焊锡回流等的可靠性试验中，容易产生以气泡为起点的剥离或泄漏。这是导致半导体器件的可靠性减低的主要原因。这些问题不限于在把多个半导体元件层叠的半导体器件中产生，在把各种电子部件层叠封装的层叠型电子部件中，同样也可能产生。
发明内容
本发明的目的是，提供一种层叠型半导体器件的制造方法，该方法在通过把多个半导体元件层叠来制造层叠型半导体器件时，可抑制起因于向上段侧半导体元件的背面侧粘贴粘接剂膜的工序和上段侧半导体元件的粘接工序而产生的不良。本发明的其它目的是，提供一种层叠型电子部件的制造方法，该方法在把下段侧的焊接导线的一部分收置在粘接剂层内时，可抑制因粘接剂从器件的端面溢出和层形状的劣化等所发生的不良。
本发明的一种实施方式的层叠型半导体器件的制造方法，其特征在于，包括：把第1半导体元件粘接在基板上的工序；在具备成为第2半导体元件的多个元件区域的半导体晶片的背面上粘贴复合膜的工序，该复合膜是把厚度大于等于50μm并小于等于140μm、常温弹性率大于等于30MPa并小于等于120MPa的范围的切片膜、和厚度大于等于30μm、且固化前的常温弹性率大于等于500MPa并小于等于1200MPa的范围的粘接剂膜形成一体的膜；按照每个上述元件区域与上述粘接剂膜一起分割粘贴了上述复合膜的上述半导体晶片，来制作上述第2半导体元件的工序；从上述切片膜上拾取上述第2半导体元件的工序；和把上述拾取的上述第2半导体元件，以被粘贴在其背面的上述粘接剂膜作为粘接剂层，来粘接在上述第1半导体元件上的工序。
本发明的其它实施方式的层叠型半导体器件的制造方法，其特征在于，包括：把第1半导体元件粘接在基板上的工序；通过第1焊接导线连接上述基板的电极部和上述第1半导体元件的电极焊盘的工序；把粘接在上述基板上的上述第1半导体元件，放置在具备加热机构的工作台上进行加热的工序；把利用吸附工具保持的第2半导体元件，在上述第1半导体元件与上述第2半导体元件之间存在热固化性粘接剂层的状态下，配置在被加热的上述第1半导体元件的上方的工序；使上述第2半导体元件逐渐下降，利用来自被加热的上述第1半导体元件的辐射热和来自上述第1焊接导线的传导热，使上述粘接剂层软化或溶融，把上述第1焊接导线收置在上述粘接剂层内，同时使上述粘接剂层与上述第1半导体元件接触的工序；在持续进行基于上述加热机构的加热的同时对上述第2半导体元件进行加压，使上述粘接剂层热固化，由此来粘接上述第1半导体元件和上述第2半导体元件的工序。
本发明的另一其它实施方式的层叠型电子部件的制造方法，其特征在于，包括：把第1电子部件粘接在基板上的工序；通过第1焊接导线连接上述基板的电极部和上述第1电子部件的电极焊盘的工序；把粘接在上述基板上的上述第1电子部件，放置在具备加热机构的工作台上进行加热的工序；把利用吸附工具保持的第2电子部件，在上述第1电子部件与上述第2电子部件之间存在热固化性粘接剂层的状态下，配置在被加热的上述第1电子部件的上方的工序；使上述第2电子部件逐渐下降，利用来自被加热的上述第1电子部件的辐射热和来自上述第1焊接导线的传导热，使上述粘接剂层软化或溶融，把上述第1焊接导线收置在上述粘接剂层内并且使上述粘接剂层与上述第1电子部件接触的工序；和在持续进行基于上述加热机构的加热的，并且对上述第2电子部件进行加压，使上述粘接剂层热固化，由此来粘接上述第1电子部件和上述第2电子部件的工序。
附图说明
图1是表示应用本发明的实施方式的制造方法制造的层叠型半导体器件的构成的剖面图。
图2是表示本发明的实施方式中使用的粘接剂树脂的粘度特性的图。
图3A、图3B、图3C、图3D是表示本发明第1实施方式的层叠型半导体器件的制造工序的剖面图。
图4是表示图3所示的层叠型半导体器件的制造工序中的复合膜的粘贴工序的图。
图5是表示在本发明的第1实施方式中使用的粘接剂膜的固化之前的常温弹性率与切片工序中的缝脊长度之间的关系的一例的图。
图6是表示本发明的第1实施方式的复合膜的粘贴成功率以及半导体元件的拾取成功率与切片膜的厚度和常温弹性率(厚度×常温弹性率)的关系的一例的图。
图7是表示粘接剂层的固化后弹性率(175℃)与焊接时的半导体元件的挠曲量的关系的一例的图。
图8是表示基于半导体元件以及粘接剂层的厚度的粘接剂层的固化后弹性率(175℃)与焊接时的半导体元件的挠曲量的关系的图。
图9是表示图1所示的层叠型半导体器件的变形例的剖面图。
图10是表示图1所示的层叠型半导体器件的其它变形例的剖面图。
图11A、图11B、图11C是表示本发明第2实施方式的层叠型半导体器件的制造工序的剖面图。
图12A、图12B、图12C以及图12D是放大表示图11A、图11B以及图11C所示的层叠型半导体器件的制造工序的剖面图。
图13是表示本发明第2实施方式的第2半导体元件的下降速度与第1以及第2半导体元件的表面温度的关系的一例的图。
图14是表示本发明第2实施方式的第2半导体元件的下降速度与表面温度的关系的一例的图。
图15是表示应用本发明的第3实施方式的制造方法制造的层叠型电子部件的结构的剖面图。
具体实施方式
下面，参照附图，对用于实施本发明的实施方式进行说明。另外，以下虽然是根据附图来说明本发明的实施方式，但这些附图是仅为了进行图示而提供的，本发明并不限于这些附图。
图1是表示应用本发明的实施方式的层叠型半导体器件的制造方法制造的堆叠型多芯片结构的半导体器件的构成的剖面图。该图所示的层叠型半导体器件1具备元件装配用基板2。元件装配用基板2只要是能够装配半导体元件，并且具备电路的基板即可。作为这样的基板2，可使用绝缘基板、在半导体基板等的表面或内部形成了电路的电路基板、把导浅架那样的元件安装部与电路部一体化的基板等。
图1所示的层叠型半导体器件1，作为元件安装用基板而具备电路基板2。对于构成电路基板2的基板，可使用树脂基板、陶瓷基板、玻璃基板等绝缘基板、或者半导体基板等，由各种材料构成的基板。作为使用树脂基板的电路基板，例如是一般的多层铜箔层叠板(多层印刷电路板)等。在电路基板2的下表面侧，设有锡焊焊盘等外部连接端子3。
在电路基板2的成为元件安装面的上表面侧，设有电极部4，该电极部4例如通过内层布线(未图示)与外部连接端子3电连接。电极部4是导线焊接部。在这样的电路基板2的元件安装面(上表面)上，通过第1粘接剂层6粘接有作为第1电子部件的第1半导体元件5。对于第1粘接剂层6，使用一般的芯片粘接材料(芯片粘接膜等)。设置在第1半导体元件5的上表面侧的第1电极焊盘5a通过第1焊接导线7与电路基板2的电极部4电连接。
在第1半导体元件5上，通过第2粘接剂层9，粘接作为第2电子部件的第2半导体元件8。第2半导体元件8具备与第1半导体元件5的相同或至少一部分比其大的形状。第1粘接剂层9在粘接第2半导体元件时8的粘接时温度下软化或溶融，在内部收置第1焊接导线7的一部分(与电极焊盘5a的连接侧端部)，同时粘接第1半导体元件5和第2半导体元件8。通过把第1焊接导线7的电极焊盘5a侧的端部收置在第2粘接剂层9内，可防止与第2半导体元件8的接触。
为了获得防止第1焊接导线7与第2半导体元件8的接触的功能，对第2粘接剂层9，优选使用厚度大于等于30μm的绝缘树脂层。如果第2粘接剂层9的厚度小于30μm，则第1焊接导线7与第2半导体元件8容易形成接触，因此绝缘不良、短路等的发生率高。虽然也有线径的因素，但优选第2粘接剂层9的厚度大于等于60μm。作为焊接导线7的直径为25μm时的具体例，可以是厚度为75μm或85μm的第2粘接剂层9。如果第2粘接剂层9过厚，则由于阻碍了层叠型半导体器件1的薄形化，所以优选第2粘接剂层9的厚度小于等于150μm。
在进行粘接时，为了良好地收置焊接导线7的一部分，希望第2粘接剂层9在粘接时的加热温度下的粘度(粘接时粘度)大于等于1kPa·s小于100kPa·s。第2粘接剂层9的粘接时粘度如果小于1kPa·s，则过软，粘接剂容易从元件端面溢出。另一方面，如果第2粘接剂层9的粘接时粘度大于等于100kPa·s，则第1焊接导线7容易发生变形、连接不良等。所以第2粘接剂层9的粘接时粘度优选在1～50kPa·s的范围内。并且最好在1～20kPa·s的范围内。
对于构成第2粘接剂层9的绝缘树脂，使用例如环氧树脂那样的热固化性树脂。热固化性树脂的粘接时粘度也可以通过调整热固化性树脂组合物的组合进行调整。图2表示由环氧树脂构成的芯片粘接材料在固化之前的粘度特性的一例。图2所示的具备粘度特性的芯片粘接材料通过把粘接时的温度控制在70～160℃的范围内，能够把粘接时粘度减小到小于100kPa·s。进而，通过把粘接时温度控制在80～140℃的范围内，能够使粘接时粘度小于等于50kPa·s。
被粘接在第1半导体元件5上的第2半导体元件8，设置在其上表面侧的第2电极焊盘8a通过第2焊接导线10与电路基板2的电极部4电连接。通过把在电路基板2上层叠、配置的第1以及第2半导体元件5、8，使用例如环氧树脂那样的密封树脂11进行封装，构成具备堆叠型多芯片封装构成的层叠型半导体器件1。另外，在图1中，对层叠了2个半导体元件5、8的构成进行了说明，但半导体元件的层叠数不限于此，也可以是3个或3个以上。
下面，对本发明第1实施方式的层叠型半导体器件的制造工序进行说明。这里，根据上述的层叠型半导体器件1，对第1实施方式的制造工序进行说明。首先，使用第1粘接剂层6在电路基板2上粘接第1半导体元件5。然后，通过实施导线焊接工序，利用第1焊接导线7把电路基板2的电极部4与第1半导体元件5的电极焊盘5a电连接。然后在第1半导体元件5上通过粘接剂层9粘接第2半导体元件8。
在实施第2半导体元件8的粘接工序时，预先对第2粘接剂层9实施半固化，然后把其作为粘接剂膜粘贴在第2半导体元件8上。此时，粘接剂膜与切片膜(胶带)一同粘贴在被分割成半导体元件8之前的半导体晶片的背面上。即，如图3A所示，通过把切片膜21和成为第2粘接剂层9的厚度大于等于30μm的粘接剂膜22层叠为一体来制作复合膜23。切片膜21和粘接剂膜22例如通过被省略了图示的粘接层而形成一体。粘接层例如使用厚度为1～30μm程度的紫外线固化型树脂层。
对于切片膜21，使用厚度为大于等于50μm、且小于等于140μm，常温弹性率(25℃)大于等于30MPa、小于等于120MPa的树脂，例如，使用聚烯烃树脂膜那样的热可塑性树脂膜。对于由热可塑性树脂构成的切片膜21的弹性率，可根据构成膜的树脂组成物的组成、添加剂等进行调整。切片膜21也可以是弹性率不同的2层或2层以上的树脂层的复合体。这种情况下的弹性率，只要基于各个层的复合弹性率为大于等于30MPa且小于等于120MPa即可。
对于粘接剂膜22，使用厚度为大于等于30μm、特别是60～150μm的范围(更好为60～100μm)，固化前的常温弹性率(25℃)为大于等于500MPa、小于等于1200MPa的热固化性树脂膜。热固化性树脂膜22在半固化的状态(B阶段的状态)下，与切片膜21层叠为一体。这里所谓粘接剂膜22在固化前的常温弹性率(25℃)，是表示B阶段状态的热固化性树脂膜的常温弹性率。
然后，如图3B所示，将把切片膜21和粘接剂膜22构成为一体的复合膜23粘贴在具备成为第2半导体元件8的多个元件区域的半导体晶片24的背面。把复合膜23粘贴在半导体晶片24上的粘贴工序，为了提高复合膜23的粘贴效率、降低粘贴成本等，如图4所示那样，以附着于胶带状的分离器(剥离纸)25的状态进行复合膜23的供给。通过将附着了复合膜23的分离器25弯折成锐角，可把复合膜23的前端从分离器25上剥离下来。
通过把从分离器25剥离下的复合膜23的前端，利用压辊26从上侧压在半导体晶片24上，来把复合膜23粘贴在半导体晶片24的背面上。在图3中，虽然省略了图示，但半导体晶片24的切片工序是在把切片膜21平铺在切片(wafering)27上的状态下来实施。因此，从与半导体晶片24一同配置在工件台28上的平面环27顺序地按压被剥离的复合膜23的前端，进行粘贴。
在复合膜23与半导体晶片24的粘贴工序中，在粘接剂膜22的厚度为大于等于30μm的厚度的情况下，以往的切片膜，即使把分离器25弯折成锐角，有时也不能从分离器25剥离下复合膜23的前端。即，如果相对粘接剂膜22的厚度，切片膜21的厚度过薄、或者过软(常温弹性率过低)，则切片膜21随着分离器25挠曲。因此，有时不能从分离器25上剥离下切片膜21的前端。换言之，使得把切片膜21从分离器25上剥离的剥离不良发生率上升。
因此，在本实施方式中，使用厚度大于等于50μm的常温弹性率大于等于30MPa的切片膜21。基于这样的切片膜21，可切实地从分离器25上剥离下其前端。即，可降低在复合膜23与半导体晶片24的粘贴工序中的不良发生率(复合膜23的粘贴失败和粘贴位置不良等的发生率)。为了提高复合膜23的粘贴成功率，优选切片膜21的厚度大于等于85μm，而且如果常温弹性率(25℃)大于等于40MPa则更好。
然后，如图3C所示那样，通过把粘贴了复合膜23的半导体晶片24切片，分割成各个元件区域，来制作第2半导体元件8。此时，由于粘接剂膜22与半导体晶片24一同被切断，所以在第2半导体元件8的背面上形成粘贴有单片化的粘接剂膜22的状态。另一方面，由于切片膜21只被切断了其背面侧的一部分，所以仍维持在使被分割(单片化)的第2半导体元件8由切片膜21保持的状态。
为了抑制半导体晶片24的切片工序中的不良发生率，优选粘接剂膜22的固化之前的常温弹性率(25℃)大于等于500MPa。如果粘接剂膜22的常温弹性率(25℃)小于500MPa，则在半导体晶片24的切片时产生的缝脊(バリ)长度加长，在后续工序的拾取时，把半导体元件8从切片膜21上剥离的剥离性变差。
图5表示厚度为75μm的粘接剂膜22的常温弹性率(25℃)与切片时的缝脊长度的关系的一例。如果这样地使粘接剂膜22的常温弹性率(25℃)大于等于500MPa，则缝脊长度变短，从而可抑制半导体元件8的拾取性的下降。另外，如果粘接剂膜22的常温弹性率过高，则可能对切片工序本身产生不良影响，所以优选粘接剂膜22的常温弹性率小于等于1200MPa。
然后，如图3D所示那样，使用具备吸附筒和多个顶起销30的剥离机构31，把单片化的第2半导体元件8从切片膜21上剥离并拾取。即，通过在使由吸附筒29保持的第2半导体元件8上升的同时，从其背面侧按压顶起销30，来把半导体元件8从切片膜21上剥离。另外，剥离机构31不限于顶起顶起销30的机构，也可以是例如通过把扇状展开的蝶状部件朝向中央闭合，来顶起切片膜21的背面的机构等。
在半导体元件8的拾取工序中，切片膜21需要具备一定程度的柔软性，以使在从下方被顶起时，形成挠曲，且在其端部产生剥离基点。如果切片膜21过硬，则在拾取时不容易剥离，会增加拾取不良的发生率。因此，在本实施方式中，使用厚度小于等于140μm、且常温弹性率(25℃)小于等于120MPa的切片膜21。这样的切片膜21由于容易产生剥离基点，所以可降低拾取不良的发生率。为了提高半导体元件8的拾取成功率，优选切片膜21的厚度小于等于120μm，而且常温弹性率小于等于85MPa。
如上所述，通过使用厚度大于等于50μm、且小于等于140μm，常温弹性率(25℃)大于等于30MPa、且小于等于120MPa的切片膜21，可同时提高复合膜23的粘贴成功率和半导体元件8的拾取成功率这两个互为对立的成功率。即，在预先把厚度大于等于30μm的粘接剂膜22与切片膜21一同粘贴在半导体晶片24上的情况下，可提高从复合膜23的粘贴工序到半导体元件8的拾取工序的制造成品率(粘贴工序、切片工序以及拾取工序中的元件成品率)。
表1和图6表示基于切片膜21的厚度和常温弹性率(厚度×常温弹性率(μm·MPa))的复合膜23的粘贴成功率和半导体元件8的拾取成功率的一例。
表1
    样品No    厚度(μm)    弹性率(MPa)   厚度×弹性率(μm×MPa)    膜粘贴成功率(％)     拾取成功率(％)
    1     30     30     900     24     100
    2     40     30     1200     38     100
    3     50     30     1500     65     100
    4     50     50     2500     87     100
    5     70     57     3990     100     100
    6     70     65     4550     100     100
    7     110     45     4950     100     100
    8     110     57     6270     100     100
    9     70     94     6580     100     100
    10     130     57     7410     100     100
    11     100     102     10200     100     97
    12     140     120     16800     100     64
    13     150     120     18000     100     48
    14     160     120     19200     100     20
这里，使用了直径8英寸×厚度60μm的Si晶片、和厚度为85μm的粘接剂膜。Si芯片的形状为10.71×7.08×0.06mm。从表1和图6中可看出，在切片膜21的厚度大于等于50μm且小于等于140μm、常温弹性率大于等于30MPa且小于等于120MPa，特别是厚度大于等于85μm且小于等于120μm、常温弹性率大于等于40MPa且小于等于85MPa的情况下，可同时提高复合膜23的粘贴成功率和半导体元件8的拾取成功率。
然后，把被粘贴在第2半导体元件8的背面上的粘接剂膜22作为第2粘接剂层9使用，把第2半导体元件8粘接在第1半导体元件5上。对于第2半导体元件8的粘接工序，例如，如下所述地进行实施。即，把粘接了第1半导体元件5的电路基板2放置在加热台上。另一方面，利用吸附工具保持在背面侧形成了粘接剂层9(粘接剂膜22)的第2半导体元件8。在把被吸附工具所保持的第2半导体元件8相对第1半导体元件5进行了定位后，使其下降，把第2粘接剂层9压在第1半导体元件5上。此时，使用加热台和吸附工具的至少一个对第2粘接剂层9进行加热。
第2粘接剂层9具备能够在其内部收置第1焊接导线7的一部分(与第2半导体元件8的连接侧端部)的厚度，并且具备基于粘接时粘度(大于等于1Kpa·s、小于100Kpa·s)保持第1和第2半导体元件5、8之间的间隔的功能。由此，可抑制第1焊接导线7与第2半导体元件8的接触。在这样的状态下，通过对第2粘接剂层9进一步加热、使其热固化，可以在抑制了因第1焊接导线7与第2半导体元件8的接触所导致的绝缘不良、短路等的发生的同时，在第1半导体元件5上层叠同形状或更大形状的第2半导体元件8。
然后对第2半导体元件8实施导线焊接工序，利用第2焊接导线10将电路基板2的电极部4与第2半导体元件8的电极焊盘8a电连接。此时，如果半导体元件8的厚度小于等于80μm，则基于焊接负荷的挠曲量增加，在半导体元件8上容易产生裂纹、裂缝等。半导体元件8的挠曲量受第2粘接剂层9固化后的弹性率的影响，因而具备：焊接时温度(例如175℃)下的固化后弹性率越低，则挠曲量越大的倾向。
图7表示在Si芯片的厚度为70μm，固化后的粘接剂层9的厚度为85μm的情况下，以500mN的负荷进行焊接时的粘接剂层9的固化后弹性率(175℃)与Si芯片的挠曲量之间的关系。图8表示基于第2半导体元件8的厚度和粘接剂层9的厚度的粘接剂层9的固化后弹性率(175℃)与第2半导体元件8的导线焊接时的挠曲量之间的关系。
在图8中，样品1为：半导体元件的厚度(芯片厚度)为50μm、固化后的粘接剂层的厚度(接合层厚度)为60μm。样品2为：芯片厚度为70μm、接合层厚度为60μm。样品3为：芯片厚度为90μm、接合层厚度为85μm。样品4为：芯片厚度为50μm、接合层厚度为60μm。样品5为：芯片厚度为70μm、接合层厚度为85μm。样品6为：芯片厚度为90μm、接合层厚度为85μm。
从图7和图8中可看出，通过使固化后的粘接剂层9在175℃中的弹性率大于等于40MPa，可把导线焊接工序中的第2半导体元件8的挠曲抑制到小于等于15μm。由此，可抑制与第2半导体元件8的挠曲所导致的裂纹和裂缝。
根据该实施方式的制造方法，可同时提高复合膜23的粘贴成功率和半导体元件8的拾取成功率。并且，根据粘接剂膜22的固化前的常温弹性率，可减低半导体晶片24的切片工序中不良发生率。因此，可提高把第1焊接导线7的一部分收置在第2粘接剂层9的内部的层叠型半导体器件1的制造成品率。即，可高成品率地制造出提高了可靠性的层叠型半导体器件1。
上述实施方式的层叠型半导体器件1利用粘接时粘度大于等于1kPa·s并小于100kPa·s的第2粘接剂层9来抑制第1焊接导线7与第2半导体元件8的接触。也可以在此基础上，例如，如图9所示那样，在第2半导体元件8的下面形成绝缘层12。通过在第2半导体元件8的下面形成绝缘层12，可切实地防止因第1焊接导线7与第2半导体元件8的接触而导致绝缘不良、短路等的发生。
对于绝缘层12，使用例如粘接时粘度大于等于100kPa·s的绝缘树脂层。如果绝缘层12的粘接时粘度小于100kPa·s，则不能再现性良好地获得抑制第1焊接导线7与第2半导体元件8的接触的功能。因此，希望绝缘层12的粘接时粘度大于等于130kPa·s，最好大于等于200kPa·s。不过，如果粘度过高，则有损于作为接合层的功能，所以希望绝缘层12的粘接时粘度小于1000kPa·s。另外，绝缘层12的厚度希望在大于等于5μm且小于等于15μm的范围内。
在制造在半导体元件5、8之间的接合层具备绝缘层12和粘接剂层9的2层构成的层叠型半导体器件1时，使用复合膜，该复合膜的构成是，预先将在粘接时温度下能够维持层形状的绝缘树脂膜(例如粘接时粘度大于等于100kPa·s的第2树脂膜)与粘接剂膜(例如粘接时粘度大于等于1kPa·s且小于100kPa·s的第1树脂膜)层叠，进而把这2层构成膜与切片膜层叠为一体。这样，可使用上述实施方式的制造工序。并且，能够与上述实施方式同样地获得第2半导体元件8的制造成品率以及层叠型半导体器件1的制造成品率的提高效果。
作为绝缘层12的具体构成材料，可以是聚酰胺树脂、硅酮树脂、环氧树脂、丙烯树脂等热固化性树脂，使用粘接时粘度比粘接剂层9高的树脂。在形成绝缘层12时，也可以例如使用与粘接剂相同的绝缘树脂组成物，通过改变绝缘树脂组成物的干燥温度、干燥时间等，获得层叠了粘接时粘度不同的粘接剂膜和绝缘树脂膜的2层化的膜。
在第2半导体元件8的背面设置绝缘层12的情况下，也可以通过使第1焊接导线7主动靠在绝缘层12上，使第1焊接导线7向电路基板2侧变形。即，绝缘层12不仅单纯用于抑制伴随第1焊接导线7与第2半导体元件8的接触的短路等，而且还可作为使第1焊接导线7主动向电路基板2侧变形的层来利用。通过利用绝缘层12使焊接导线7向电路基板2侧变形，可实现层叠型半导体器件1的进一步的薄型化。
即，在把第2粘接剂层9压在第1半导体元件5上的过程中，通过使第1焊接导线7的至少一部分触接在绝缘层12上，来使其向电路基板2侧变形。由此，可把第1焊接导线7的高度都限制在导线高度的标准值以下。换言之，由于第1焊接导线7的高度都小于等于第2粘接剂层9的厚度，所以基于第2粘接剂层9的厚度，可使半导体器件1整体进一步薄型化。由于利用绝缘层12来维持第1焊接导线7与第2半导体元件8的绝缘，所以不会发生绝缘不良或短路等。由此，可实现进一步薄型化且进一步提高了可靠性的堆叠型多芯片封装构成的半导体器件1。
对于第1半导体元件5与第2半导体元件8之间的距离，也可以例如如图10所示那样，通过在第1半导体元件5的连接中未使用的电极焊盘，即在非连接焊盘上形成由金属材料或树脂材料等构成的双螺头凸起(studbump)13来维持。双螺头凸起13在抑制伴随第1焊接导线7与第2半导体元件8的接触的绝缘不良、短路等方面，具备有效的作用。并且，通过利用双螺头凸起13来填埋非连接焊盘和熔断部，可抑制起因于这些的气泡的产生。双螺头凸起13的设置部位虽然可以为一处，但优选在通过第1半导体元件5的重心的3个或3个以上部位设置双螺头凸起13。
下面，参照图11A至图11C以及图12A至图12D，对本发明第2实施方式的层叠型半导体器件的制造工序进行说明。这里，结合图1所示的层叠型半导体器件1来说明第2实施方式的制造工序。图11A至图11C是表示层叠型半导体器件1的制造工序的剖面图。图12A至图12D是放大表示图11A至图11C的一部分的剖面图，并且是从元件侧面方向(第1焊接导线7成为剖面的方向)观察第1半导体元件5和第2半导体元件8的粘接工序的剖面图。
层叠型半导体器件1的具体构成如上所述。对于第2粘接剂层9优选如上述那样使用厚度大于等于30μm的绝缘树脂层。更希望第2粘接剂层9的厚度大于等于60μm并小于等于150μm。第2粘接剂层9优选使用粘接时粘度大于等于1kPa·s、并小于100kPa·s的热固化性树脂层构成。第2粘接剂层9的粘接时粘度优选在1～50kPa·s的范围内，并且更理想的是在1～20kPa·s的范围内。其它的构成也如上所述。
首先，如图11A所示，使用第1粘接剂层6在电路基板2上粘接第1半导体元件5。也可以取代电路基板2而使用导线架等。然后，通过实施导线焊接工序，利用第1焊接导线7把电路基板2的电极部4与第1半导体元件5的电极焊盘5a电连接。然后，在第1半导体元件5上通过第2粘接剂层9粘接第2半导体元件8。
在实施在第1半导体元件5上粘接第2半导体元件8的粘接工序时，把粘接了第1半导体元件5的电路基板2，如图11B所示那样放置在具备加热机构(未图示)的工作台(加热台)41上。由加热台41直接对第1半导体元件5进行加热。对于第1半导体元件5的加热温度，根据例如第2粘接剂层9的软化温度或溶融温度进行适宜地设定。
另一方面，在第2半导体元件8的背面形成第2粘接剂层9。第2粘接剂层9是通过在第2半导体元件8的背面上粘贴半固化的粘接剂膜，或在第2半导体元件8的背面涂覆粘接剂树脂组成物来形成。如图11B所示那样，把具备第2粘接剂层9的第2半导体元件8利用常温的吸附工具42吸附保持并配置在第1半导体元件5的上方。吸附工具42以常温状态来吸附保持第2半导体元件8。另外，吸附工具42也可以具备对第2半导体元件8进行辅助加热的机构。
第2粘接剂层9的形成工序能够与上述第1实施方式同样地实施。即，预先在半导体晶片的背面粘贴把切片膜和粘接剂膜一体化的复合膜，然后，通过把半导体晶片分割成每个元件区域来制作第2半导体元件8。然后，利用吸附工具42将第2半导体元件8保持并拾取。这样，制作具备第2粘接剂层9的第2半导体元件8。然后把由吸附工具42保持的第2粘接剂层9配置在半导体元件5的上方。
第2粘接剂层9也可以以单片状态配置在第1半导体元件5的上方。即，在被放置在加热台41上的第1半导体元件5上，把单片化的粘接剂膜作为第2粘接剂层9进行配置。然后使用吸附工具，与第2半导体元件8分别地保持单片化的粘接剂膜(9)，并把其配置在第1半导体元件5上。这样，即使与第2半导体元件8分别地配置第2粘接剂层9，也能够使用与在第2半导体元件8的背面形成了第2粘接剂层9的情况下的相同的粘接工序。
然后，如图11B以及图12A所示，使被配置在第1半导体元件5上方的第2半导体元件8逐渐下降。此时，第2半导体元件8虽然未被吸附工具42直接加热，但由于第1半导体元件5已被加热到规定的粘接温度，所以第2粘接剂层9通过来自第1半导体元件5的辐射热的加热而软化。另外，对于第2半导体元件8，也可以利用吸附工具进行辅助加热。当第2半导体元件8进一步下降时，第2粘接剂层9首先与第1焊接导线7接触(图12B)。
第2粘接剂层9通过与第1焊接导线7接触，在与第1焊接导线7之间构成传热，所以，第2粘接剂层9的与第1焊接导线7接触的接触部的周围进一步软化。因此，即使只利用基于加热台41的加热，在使第2半导体元件8下降时，在第2粘接剂层9中也不会发生第1焊接导线7变形、或连接不良的情况。并且，可良好地维持第2粘接剂层9的层形状。在第2半导体元件8继续进一步下降时，如图12℃所示，第2粘接剂层9与第1半导体元件5接触，利用来自第1半导体元件5的热，使第2粘接剂层9全体软化或溶融。
在第2半导体元件8的下降时，第1焊接导线7通过利用自身的温度加热第2粘接剂层9的接触部，而被收置到第2粘接剂层9的内部。在第2半导体元件8的下降阶段，尽管在第1焊接导线7的下部形成若干的空间，但通过第2粘接剂层9与第1半导体元件与接触并被加热，在第1焊接导线7的下部空间流入软化或溶融的粘接剂树脂(构成第2粘接剂层9的热固化性树脂)。由此，可抑制导线下部的树脂未填充部的形成。
在利用来自第1半导体元件5的辐射热或来自第1焊接导线7的传热使第2粘接剂层9软化的情况下，对于第2半导体元件8的下降速度的调整变的非常重要。即，如果第2半导体元件8的下降速度过快，则来自第1半导体元件5的辐射热等有可能不能使第2粘接剂层9充分地软化。因此，第2半导体元件8的下降速度希望在大于等于0.1mm/s、并小于等于20mm/s的范围内。如果第2半导体元件8的下降速度超过了20mm/s，则来自第1半导体元件5的辐射热等不能对第2粘接剂层9充分地加热。另一方面，如果使第2半导体元件8的下降速度低于0.1mm/s，则不仅不能获得上述的效果，而且还将导致层叠型半导体器件1的制造效率的下降。
并且，即使采用上述的第2半导体元件8的下降速度，如果第2半导体元件8的下降开始位置过于靠近第1半导体元件5，则来自第1半导体元件5的辐射热等也不能充分地加热第2粘接剂层9。因此，第2半导体元件8的下降开始位置优选位于距第1半导体元件5至少0.5mm上方的位置。这样，理想的是，第2半导体元件8从距第1半导体元件5至少0.5mm的上方位置，以大于等于0.1mm/s并小于等于20mm/s范围内的速度下降。更理想的是，使第2半导体元件8的下降速度在1～5mm/s的范围内。
图13和图14表示第2半导体元件8的下降速度与表面温度的关系的一例。这里，从第1半导体元件(Si芯片)5上方的0.96mm的位置(下降开始位置)到上方0.4mm的位置(下降停止位置)，使第2半导体元件8以各种速度下降，对当时的第1和第2半导体元件5、8的表面温度进行了测定。并且只利用加热台41进行加热，并且进行调整使得第1半导体元件5的温度为140℃。
从图13和图14中可看出，第2半导体元件8的温度根据下降速度而变化。通过调整第2半导体元件8的下降速度，即使只利用来自第1半导体元件5的辐射热，也可以对第2粘接剂层9充分地加热。在使第2半导体元件8的下降速度小于等于20mm/s的情况下，第2半导体元件8的温度可保持为大于等于50℃。由于第2粘接剂层9一般是在小于等于50℃的温度下被粘贴在第2半导体元件8上，所以通过把第2半导体元件8的温度保持为大于等于50℃，可使第2粘接剂层9软化。
然后，如图12D所示，在对第1半导体元件5和第2粘接剂层9继续进行基于加热台41的加热的同时，对第2半导体元件8施加适度的压力。由于通过对第2半导体元件8加压，使得第2粘接剂层9的流动性增大，所以可切实且良好地把粘接剂树脂填充到第1焊接导线7的下部空间。因此，在导线下部空间内不会形成树脂未填充部。第2粘接剂层9由于具备能够在其内部收置第1焊接导线7的一部分的厚度，并且基于粘接时粘度和加热方式保持有元件间隔，所以可防止第1焊接导线7与第2半导体元件8的接触。
在这样的状态下，通过进一步加热第2粘接剂层9来使其热固化，可在第1半导体元件5上良好地层叠与其同形状或比其大的半导体元件8(图11C)。即，可同时抑制第1焊接导线7的变形、接触不良、导线下部等的树脂未填充部的形成，和因第1焊接导线7与第2半导体元件8的接触而导致的绝缘不良、短路等。由此，可大幅地抑制起因于第1半导体元件5和第2半导体元件8的粘接工序的层叠型半导体器件1的制造成品率和可靠性的下降。
然后，对被粘接在第1半导体元件5上的第2半导体元件8实施导线焊接工序，利用第2焊接导线10把电路基板2的电极部4与第2半导体元件8的电极焊盘8a电连接。并且，根据需要，通过把第1和第2半导体元件5、8利用密封树脂11进行封装，可得到图1所示的层叠型半导体器件1。另外，在层叠3个或3个以上半导体元件的情况下，反复实施与上述第2半导体元件8的粘接工序相同的工序。
在第2实施方式的制造方法中，在抑制了第1焊接导线7的变形、接触不良以及导线下部的树脂未填充部的形成的基础上，还能够把第1焊接导线7良好地收置在维持了层形状的第2粘接剂层9的内部。由此，可切实地抑制因第1焊接导线7与第2半导体元件8的接触而导致的绝缘不良、短路等的发生。即，能够以高的成品率来制造提高了可靠性的层叠型半导体器件1。并且，通过使用只来自加热台41的加热，可防止第2半导体元件8的变形等。
第2实施方式的层叠型半导体器件1利用粘接时粘度大于等于1kPa·s、并小于100kPa·s的第2粘接剂层9来抑制第1焊接导线7与第2半导体元件8的接触。也可以在此基础上，如图9所示那样，在第2半导体元件8的下面形成绝缘层12。通过在第2半导体元件8的下面侧设置绝缘层12，可切实地防止因第1焊接导线7与第2半导体元件8的接触而导致绝缘不良、短路等的发生。绝缘层12的具体构成如上述的那样，使用粘接时粘度大于等于100kPa·s的绝缘树脂层。绝缘层12的厚度优选大于等于5μm、并小于等于15μm。
并且，在第2半导体元件8的下面设置了绝缘层12的情况下，也可以通过使第1焊接导线7主动触接在绝缘层12上，使第1焊接导线7向电路基板2侧变形。由此，可实现进一步薄型化同时提高了可靠性的堆叠型多芯片构成的半导体器件1。如图10所示，关于第1半导体元件5与第2半导体元件8之间的距离，也可以通过在第1半导体元件5的连接中未被使用的电极焊盘，即，非连接焊盘上形成由金属材料或树脂材料等构成的双螺头凸起13来维持。
下面参照图15，对本发明的第3实施方式进行说明。图15表示使用本发明的第3实施方式的制造方法制造的层叠型半导体器件(层叠型电子部件)的构成的剖面图。另外，对于与上述第2实施方式相同的部分标记相同的符号，并部分地省略其说明。该图所示的层叠型半导体器件50是层叠了作为第1电子部件的半导体元件51、和作为第2电子部件的封装器件52的装置，由这些构成堆叠型封装构成。
这样，构成层叠型电子部件的电子部件，不限于半导体元件个体(裸片)，也可以是预先封装了半导体元件的器件。并且不限于半导体元件51、封装器件52等半导体器件，也可以是一般的电路器件那样的电子部件。作为在层叠型电子部件的制造中所使用的电子部件，例如有半导体元件51、封装器件52等那样的半导体器件，以及一般的电路器件。
图15所示的层叠型半导体器件50，与上述的实施方式同样地把作为第1电子部件的半导体元件51通过第1粘接剂层6粘接在电路基板2上。半导体元件51的电极焊盘通过第1焊接导线7与电路基板2的电极部4电连接。作为第2电子部件的封装器件52通过第2粘接剂层9粘接在半导体元件51上。关于封装器件52的粘接工序的实施，与第2实施方式相同，只利用装载了半导体元件51的工作台的加热，一边进行加热一边进行。粘接剂层9的具体结构、粘接工序等的具体步骤与第2实施方式相同。
封装器件52具备在电路基板52上顺序层叠第1半导体元件54和第2半导体元件55的层叠构成，而且预先利用密封树脂进行了封装。第1半导体元件54通过粘接剂层57被粘接在电路基板53上。同样，第2半导体元件55通过粘接剂层58被粘接在第1半导体元件54上。另外，符号59表示无源器件。这样的封装器件52以电路基板53成为上方的状态层叠在半导体元件51上。并且，设在电路基板53背面侧的电极焊盘60通过第2焊接导线10与电路基板2的电极部4电连接。
另外，半导体元件51和封装器件52的层叠构成不限于图15所示的构成，可以采用各种层叠构成。例如，也可以在电路基板上配置2个或2个以上半导体元件，在这些多个半导体元件上层叠封装器件。这样的层叠构成在半导体元件的尺寸与封装器件的尺寸有很大的不同的情况下，可达到良好地效果。另外，也可以把封装器件层叠为其电路基板位于下方的状态。在这种情况下，第2焊接导线与设在电路基板上表面侧的电极焊盘连接。
而且，通过使用例如环氧树脂那样的密封树脂11对被层叠、配置在电路基板2上的半导体元件51和封装器件52进行封装，来构成具备堆叠型封装构成的层叠型半导体器件50。对于这样的层叠型半导体器件50，通过实施只利用装载了半导体元件51的工作台进行加热的粘接工序，也能够抑制起因于粘接工序的不良情况的发生。即，能够以高成品率制造可靠性等优良的层叠型半导体器件50。对于层叠了半导体器件和其它电子部件的封装体、或层叠了半导体器件以外的电子部件的封装体也是同样。
另外，本发明的制造方法不限于上述的各个实施方式，可适用于层叠配置了多个半导体元件的各种层叠型半导体器件、以及层叠配置了多个电子部件的各种层叠型电子部件。这样的层叠型半导体器件和层叠型电子部件的制造方法也同属于本发明。本发明的实施方式在本发明的技术思想的范围内可进行引伸或变更，这种引伸、变更的实施方式也包含在本发明的技术范围内。

Claims (20)

1.一种层叠型半导体器件的制造方法，其特征在于，包括：
把第1半导体元件粘接在基板上的工序；
在具备成为第2半导体元件的多个元件区域的半导体晶片的背面上粘贴复合膜的工序，该复合膜是把厚度大于等于50μm小于等于140μm、常温弹性率大于等于30MPa小于等于120MPa的范围的切片膜和厚度大于等于30μm、且固化前的常温弹性率大于等于500MPa小于等于1200MPa的范围的粘接剂膜一体化的膜；
按照每个上述元件区域与上述粘接剂膜一起分割粘贴了上述复合膜的上述半导体晶片，来制作上述第2半导体元件的工序；
从上述切片膜上拾取上述第2半导体元件的工序；和
把上述拾取的上述第2半导体元件，以被粘贴在其背面的上述粘接剂膜作为粘接剂层，来粘接在上述第1半导体元件上的工序。
2.根据权利要求1所述的层叠型半导体器件的制造方法，其特征在于，还包括通过焊接导线连接上述基板的电极部和上述第1半导体元件的电极焊盘的工序。
3.根据权利要求2所述的层叠型半导体器件的制造方法，其特征在于，把与上述第1半导体元件连接的上述焊接导线的一部分收置在上述粘接剂层内。
4.根据权利要求1所述的层叠型半导体器件的制造方法，其特征在于，上述粘接剂膜具备粘接时粘度大于等于1kPa·s并小于100kPa·s的范围的绝缘树脂层。
5.根据权利要求1所述的层叠型半导体器件的制造方法，其特征在于，上述粘接剂膜具备：被配置在上述第1半导体元件侧的粘接时粘度大于等于1kPa·s并小于100kPa·s的范围的第1绝缘树脂层；和被配置在上述第2半导体元件侧的粘接时粘度大于等于100kPa·s的第2绝缘树脂层。
6.根据权利要求1所述的层叠型半导体器件的制造方法，其特征在于，上述粘接剂膜具有大于等于60μm、小于等于150μm的范围的厚度。
7.一种层叠型半导体器件的制造方法，其特征在于，包括：
把第1半导体元件粘接在基板上的工序；
通过第1焊接导线连接上述基板的电极部和上述第1半导体元件的电极焊盘的工序；
把粘接在上述基板上的上述第1半导体元件，放置在具备加热机构的工作台上进行加热的工序；
把利用吸附工具保持的第2半导体元件，在上述第1半导体元件与上述第2半导体元件之间存在热固化性粘接剂层的状态下，配置在被加热的上述第1半导体元件的上方的工序；
使上述第2半导体元件逐渐下降，利用来自被加热的上述第1半导体元件的辐射热和来自上述第1焊接导线的传导热，使上述粘接剂层软化或溶融，把上述第1焊接导线收置在上述粘接剂层内，同时使上述粘接剂层与上述第1半导体元件接触的工序；和
持续进行基于上述加热机构的加热并且对上述第2半导体元件进行加压，使上述粘接剂层热固化，由此来粘接上述第1半导体元件和上述第2半导体元件的工序。
8.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，使上述第2半导体元件从距上述第1半导体元件至少0.5mm的上方位置，以大于等于0.1mm/s小于等于20mm/s的范围的速度下降。
9.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，利用常温状态的上述吸附工具保持上述第2半导体元件。
10.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，还包括在上述第2半导体元件的背面预先形成上述粘接剂层的工序。
11.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，还包括在上述第1半导体元件上配置成为上述粘接剂层的单片化的粘接剂膜的工序。
12.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，上述粘接剂层具有大于等于30μm的厚度。
13.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，上述粘接剂层具备粘接时粘度大于等于1kPa·s小于100kPa·s的范围的热固化性树脂层。
14.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，上述粘接剂层具备：被配置在上述第1半导体元件侧的粘接时粘度大于等于1kPa·s小于100kPa·s的范围的第1热固化性树脂层；和被配置在上述第2半导体元件侧的上述粘接时粘度大于等于100kPa·s的第2热固化性树脂层。
15.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，还包括通过第2焊接导线连接上述基板的电极部和上述第2半导体元件的电极焊盘的工序。
16.根据权利要求7所述的层叠型半导体器件的制造方法，其特征在于，还包括：
在具备成为第2半导体元件的多个元件区域的半导体晶片的背面上粘贴复合膜的工序，该复合膜是把厚度大于等于50μm小于等于140μm、常温弹性率大于等于30MPa小于等于120MPa的范围的切片膜和厚度大于等于30μm、且固化前的常温弹性率大于等于500MPa并小于等于1200MPa的范围的粘接剂膜一体化的膜；
按照每个上述元件区域与上述粘接剂膜一起分割粘贴了上述复合膜的上述半导体晶片，来制作上述第2半导体元件的工序；
利用上述吸附工具保持上述第2半导体元件，并把其从上述切片膜上拾取的工序。
17.一种层叠型电子部件的制造方法，其特征在于，包括：
把第1电子部件粘接在基板上的工序；
通过第1焊接导线连接上述基板的电极部和上述第1电子部件的电极焊盘的工序；
把粘接在上述基板上的上述第1电子部件，放置在具备加热机构的工作台上进行加热的工序；
把利用吸附工具保持的第2电子部件，在上述第1电子部件与上述第2电子部件之间存在热固化性粘接剂层的状态下，配置在被加热的上述第1电子部件的上方的工序；
使上述第2电子部件逐渐下降，利用来自被加热的上述第1电子部件的辐射热和来自上述第1焊接导线的传导热，使上述粘接剂层软化或溶融，把上述第1焊接导线收置在上述粘接剂层内，并且使上述粘接剂层与上述第1电子部件接触的工序；和
持续进行基于上述加热机构的加热，并且对上述第2电子部件进行加压，使上述粘接剂层热固化，由此来粘接上述第1电子部件和上述第2电子部件的工序。
18.根据权利要求17所述的层叠型电子部件的制造方法，其特征在于，使上述第2电子部件从距上述第1电子部件至少0.5mm的上方位置，以大于等于0.1mm/s小于等于20mm/s的范围的速度下降。
19.根据权利要求17所述的层叠型电子部件的制造方法，其特征在于，上述粘接剂层具备粘接时粘度大于等于1kPa·s小于100kPa·s的范围的热固化性树脂层。
20.根据权利要求17所述的层叠型电子部件的制造方法，其特征在于，上述第1电子部件以及上述第2电子部件的至少一方具备半导体部件。
CNB2006100584978A 2005-03-28 2006-03-28 层叠型半导体器件以及层叠型电子部件的制造方法 Active CN100440464C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005092595A JP4612450B2 (ja) 2005-03-28 2005-03-28 積層型半導体装置の製造方法
JP092596/2005 2005-03-28
JP092595/2005 2005-03-28

Publications (2)

Publication Number Publication Date
CN1841688A true CN1841688A (zh) 2006-10-04
CN100440464C CN100440464C (zh) 2008-12-03

Family

ID=37030623

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100584978A Active CN100440464C (zh) 2005-03-28 2006-03-28 层叠型半导体器件以及层叠型电子部件的制造方法

Country Status (2)

Country Link
JP (1) JP4612450B2 (zh)
CN (1) CN100440464C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315202A (zh) * 2010-07-02 2012-01-11 欣兴电子股份有限公司 具有线路的基板条及其制造方法
CN102376611A (zh) * 2010-07-28 2012-03-14 日东电工株式会社 半导体背面用膜、半导体背面用切割带集成膜、用于生产半导体器件的方法和半导体器件
CN103094220A (zh) * 2011-10-28 2013-05-08 株式会社东芝 存储装置、半导体装置及其制造方法
US9380706B2 (en) 2010-06-11 2016-06-28 Unimicron Technology Corp. Method of manufacturing a substrate strip with wiring

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5680330B2 (ja) * 2010-04-23 2015-03-04 株式会社東芝 半導体装置の製造方法
JP6220706B2 (ja) * 2014-03-14 2017-10-25 リンテック株式会社 シート貼付装置および貼付方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288455A (ja) * 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
JP2003041209A (ja) * 2001-07-30 2003-02-13 Hitachi Chem Co Ltd 接着シートならびに半導体装置およびその製造方法
JP3912223B2 (ja) * 2002-08-09 2007-05-09 富士通株式会社 半導体装置及びその製造方法
JP3966808B2 (ja) * 2002-12-03 2007-08-29 古河電気工業株式会社 粘接着テープ
JP2004193363A (ja) * 2002-12-11 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法
JP4316253B2 (ja) * 2003-02-18 2009-08-19 リンテック株式会社 ウエハダイシング・接着用シートおよび半導体装置の製造方法
JP2005327789A (ja) * 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9380706B2 (en) 2010-06-11 2016-06-28 Unimicron Technology Corp. Method of manufacturing a substrate strip with wiring
CN102315202A (zh) * 2010-07-02 2012-01-11 欣兴电子股份有限公司 具有线路的基板条及其制造方法
CN102376611A (zh) * 2010-07-28 2012-03-14 日东电工株式会社 半导体背面用膜、半导体背面用切割带集成膜、用于生产半导体器件的方法和半导体器件
CN102376611B (zh) * 2010-07-28 2015-08-05 日东电工株式会社 半导体背面用膜、半导体背面用切割带集成膜、用于生产半导体器件的方法和半导体器件
US9293387B2 (en) 2010-07-28 2016-03-22 Nitto Denko Corporation Film for flip chip type semiconductor back surface, dicing tape-integrated film for semiconductor back surface, process for producing semiconductor device, and flip chip type semiconductor device
CN103094220A (zh) * 2011-10-28 2013-05-08 株式会社东芝 存储装置、半导体装置及其制造方法

Also Published As

Publication number Publication date
CN100440464C (zh) 2008-12-03
JP2006278519A (ja) 2006-10-12
JP4612450B2 (ja) 2011-01-12

Similar Documents

Publication Publication Date Title
TWI501378B (zh) 積層型半導體裝置及其製造方法
JP4719042B2 (ja) 半導体装置の製造方法
TWI295500B (zh)
JP4188337B2 (ja) 積層型電子部品の製造方法
JP4746646B2 (ja) 積層型電子部品
CN107644862B (zh) 具有银纳米层的粗糙引线框
CN1174486C (zh) 半导体器件及其制造方法
CN1841688A (zh) 层叠型半导体器件以及层叠型电子部件的制造方法
EP3038144B1 (en) A process for manufacturing a package for a surface-mount semiconductor device
JP4203031B2 (ja) 積層型電子部品の製造方法
CN1725474A (zh) 电路装置及其制造方法
JP4594777B2 (ja) 積層型電子部品の製造方法
TWI607516B (zh) Semiconductor device manufacturing method and manufacturing apparatus
CN1700467A (zh) 半导体器件
JP4621595B2 (ja) 半導体装置の製造方法
CN100424870C (zh) 半导体模块
TW200915443A (en) Manufacturing process and structure for a thermally enhanced package
TW200423267A (en) Chip package structure and process for fabricating the same
CN201134426Y (zh) 芯片封装结构
TWI745572B (zh) 電子零件安裝模組
CN2896518Y (zh) 晶片封装结构
JPH11251512A (ja) 半導体チップの積層方法およびこれを用いた半導体装置
KR20140121204A (ko) 파워 모듈 및 그 제조 방법
CN1571129A (zh) 影像感测组件半导体晶圆级封装的方法
JP2010109153A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20170807

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Toshiba Corp.

TR01 Transfer of patent right
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Japanese businessman Panjaya Co.,Ltd.

Address after: Tokyo, Japan

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220107

Address after: Tokyo, Japan

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right