JP2006259663A - 画像処理方法、画像表示装置、映像受信表示装置および画像処理装置 - Google Patents

画像処理方法、画像表示装置、映像受信表示装置および画像処理装置 Download PDF

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Abstract

【課題】 高品位の画像を表示することができる表示装置および映像受信表示装置を提供することを目的とする。
【解決手段】 画像処理方法であって、Ｍビット（Ｍは２以上の整数）のデジタル画像データのうち、下位のＰビット（Ｐは１以上でＭ以下の整数）を参照して、予め補正されたデータが記憶されたメモリから補正されたデータを読み出す工程と、前記Ｍビットのデジタル画像データのうち、上位のＲビット（Ｒは１以上でＭ−１以下の整数）を参照して、予め演算用データが記憶されたメモリから演算用データを読み出し、該読み出された演算用データに基づき補正されたデータを算出する工程と、前記Ｍビットのデジタル画像データの値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記Ｍビットのデジタル画像データの値が、所定値より大ならば前記算出された補正されたデータを出力する工程と、を有する。
【選択図】 図２

Description

本発明は、画像処理方法、画像表示装置、映像受信表示装置および画像処理装置に関し、特に、マトリクス配線された複数の電子放出素子を備える表示器を用いて、テレビジョン信号やコンピュータなどの表示信号を受信し、画像を表示するテレビジョン受信機やディスプレイ装置などの画像表示装置の画像処理方法に適用して好適なものである。
従来、ｍ本の行配線及びｎ本の列配線に配線されてマトリクス状に配列されたｎ×ｍ個の電子放出素子と、それぞれの電子放出素子に対応し電子放出素子から放出された電子が入射されることで発光する蛍光体と、を有する画像表示装置が知られている。
また、蛍光体の発光輝度が、蛍光体に照射される電子ビームの量に対して、線形の関係ではなく、飽和する傾向があることが知られている。
特開２００３−２４１７０７号公報（特許文献１）には、蛍光体の飽和特性を補正するために飽和特性を打ち消す補正テーブルを設けることが開示されている。
また、特開２００１−２１１３４９号公報（特許文献２）には、膨大な記憶空間を必要とすることのないように、入力値の下位ビットを除いたテーブル入力値をメモリに入力することが開示されている。
特開２００３−２４１７０７号公報 特開２００１−２１１３４９号公報
しかしながら、特開２００３−２４１７０７号公報（特許文献１）に開示される構成では、低階調の画像データを補正する場合、補正テーブルの補正情報の量が少ないと、量子化誤差の影響で蛍光体の発光量のバランスが崩れることがある。これにより、画質、特に、ホワイトバランスが崩れることがある。また、画質の向上のために補正テーブルの補正情報の量を多くすると、画像データを高精度に補正できるが、補正テーブルとして用いるメモリの容量が増大し、ハードウェアの規模が増大することがある。
また、特開２００１−２１１３４９号公報（特許文献２）に開示される構成では、入力された画像データのうち低階調のデータも補間を行うので、画質の低下が問題となる。さらに、補正されたデータを参照するために、入力される画像データが低輝度か高輝度かを判別してアドレス変換を行うため、ハードウェアの構成が複雑であるという課題があった。
そこで、本発明の目的は、高品位の画像を表示することができる画像処理方法、表示装置、映像受信表示装置および画像処理装置を提供することにある。
本発明の第一は、画像処理方法であって、Ｍビット（Ｍは２以上の整数）のデジタル画像データのうち、下位のＰビット（Ｐは１以上でＭ以下の整数）を参照して、予め補正されたデータが記憶されたメモリから補正されたデータを読み出す工程と、前記Ｍビットのデジタル画像データのうち、上位のＲビット（Ｒは１以上でＭ−１以下の整数）を参照して、予め演算用データが記憶されたメモリから演算用データを読み出し、該読み出された
演算用データに基づき補正されたデータを算出する工程と、前記Ｍビットのデジタル画像データの値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記Ｍビットのデジタル画像データの値が、所定値より大ならば前記算出された補正されたデータを出力する工程と、を有する。また、前記算出された補正されたデータは、前記読み出された演算用データに基づいて補間計算されて算出されることが好ましい。
本発明によれば、高品位の画像を表示することができる。
以下、この発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。また、以下の実施形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
また、この発明は、蛍光体を有し、該蛍光体を発光させて画像を形成する、自発光型のディスプレイに適用することが可能である。このようなディスプレイとしては、例えば、電界放出型ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイを挙げることができる。以下の説明においては、電界放出型ディスプレイを例として、特に表面伝導型電子放出素子を用いた構成について説明する。
この発明に係る実施形態の一例においては、画像表示装置は、複数の表面伝導型電子放出素子を、複数の走査配線と変調配線により、単純マトリクス上の交点に配置した表示器を有する。表示器は表示パネルともいうことができる。表示パネルは、電子放出素子から放出された電子ビームが照射され発光する蛍光体を有する。また、画像表示装置は、ＴＶ信号をもとに該表示パネルに画像を表示可能な駆動回路を有する。したがって、画像表示装置に、この発明による補正処理回路を組み込むことにより、好適な画像表示を行うことができる。
（第１の実施形態）
第１の実施形態における画像表示装置においては、Ｒ，Ｇ，Ｂ各色の表示特性、すなわち発光特性を補正するための補正テーブルを内蔵した補正処理回路を備えている。
この第１の実施形態においては、補正処理回路と電圧降下補正処理回路とを組み込むことにより、蛍光体の飽和を最適に補正して、好適な画像表示を行う画像表示装置を構成することができる。尚、電圧降下補正処理回路は、補正処理回路と表示パネルとの間、すなわち補正処理回路の後段に設けられる。
（システム全体と各部分の機能説明）
この発明の第１の実施形態による補正処理回路および補正処理回路を搭載した画像表示装置のハードウェアの構成について以下に説明する。
この第１の実施形態による画像表示装置の表示パネルの概観、単純マトリクス構造に関する電気的接続、および表面伝導型電子放出素子の特性については、従来公知であるため、それらの説明は省略する。なお、この第１の実施形態による画像表示装置においては、線順次駆動であって、パルス幅変調手段により画像の表示が行われる。
（ハードウェア構成）
まず、この第１の実施形態によるハードウェアの構成について説明する。図１に、この第１の実施形態による画像表示装置の回路構成を示す。
図１に示すように、この第１の実施形態による画像表示装置においては、表示パネル１に走査回路２，２´が両側から接続されている。そして、表示パネル１に、走査配線の電圧供給端子Ｄｘ１〜ＤｘＭ，Ｄｘ１´〜ＤｘＭ´、表示パネル１の変調配線の電圧供給端子Ｄｙ１〜ＤｙＮ、およびフェースプレートとリアプレートとの間に加速電圧を印加するための高圧供給端子Ｈｖが設けられる。また、この高圧供給端子Ｈｖに、高圧電源Ｖａが接続される。フェースプレートのリアプレート側の表面には走査配線と変調配線とをそれぞれ接続するように電子放出素子が配置される（不図示）。フェースプレートのリアプレート側の表面には、高圧供給端子Ｈｖにより電位が規定されるアノード電極と、電子放出素子から放出された電子が衝突することで発光する発光体とが積層される（不図示）。例えば、表示パネルの表示部分にカラー画像を表示させるために、赤、緑、青の発光体を配置する。この各色の発光体のそれぞれをピクセルと呼ぶ。本発明のデジタル画像データは、ピクセルに対応する輝度情報からなるデータを示す。
また、この走査回路２，２´に、走査信号Tscanを供給する、同期信号分離回路３およ
びタイミング発生回路４が接続されている。
また、同期信号分離回路３から出力された信号は、ＲＧＢ変換回路７に供給される。また、輝度色差信号（ＹＰｂＰｒ信号）を３原色信号（ＲＧＢ信号）に変換するためのＲＧＢ変換回路７からは、ＲＧＢ信号が出力される。また、この出力されたＲＧＢ信号は、逆γ処理部１７に供給されて逆γ処理がされて、データ配列変換部９に供給される。データ配列変換部９からはデータ信号が出力されて、シフトレジスタ５に供給され、シフトレジスタ５は、変調配線数分の画像データＩＤ１〜ＩＤＮを出力可能に構成されている。
これらの画像データＩＤ１〜ＩＤＮは、ラッチ回路６に供給され、ラッチ回路６から出力された変調配線分の画像データＤ１〜ＤＮは、さらにパルス幅変調回路８に供給される。パルス幅変調回路８からは、画像データＸＤ１〜ＸＤＮが出力される。
そして、走査回路２，２´およびパルス幅変調回路８から出力された画像データは、それぞれ表示パネル１における走査配線および変調配線に供給される。
また、この第１の実施形態による画像表示装置においては、この発明による補正処理回路１０、電圧降下補正処理回路１１、画像データの１ライン分のシフトレジスタ５、画像データ１ライン分のラッチ回路６、および表示パネル１の変調配線に変調信号を出力するパルス幅変調回路８、が設けられている。
なお、図１において、Ｒ、Ｇ、ＢがＲＧＢパラレルの入力映像データ、Ｒａ、Ｇａ、Ｂａが後述する逆γ変換処理を施したＲＧＢパラレルの映像データである。また、図１において、Ｒｙ、Ｇｙ、Ｂｙが補正処理回路１０によって蛍光体の飽和を考慮して補正されたＲＧＢパラレルの補正映像データ、Ｒｃ、Ｇｃ、Ｂｃが電圧降下補正処理回路１１によって電圧降下の影響を排除するために補正されたＲＧＢパラレルの映像データである。さらに、図１において、「Data」がデータ配列変換部９によりパラレル・シリアル変換された画像データである。
入力された映像信号は、まず、図１に示す同期信号分離回路３により同期信号Vsync，Hsyncに分離され、タイミング発生回路４に供給される。同期分離された映像信号は、ＲＧＢ変換回路７に供給される。ＲＧＢ変換回路７の内部には、ＹＰｂＰｒからＲＧＢへの変換回路以外に、ローパスフィルタやＡ／Ｄ変換器（いずれも図示せず）などが設けられている。ＹＰｂＰｒが、ＲＧＢ変換回路７においてデジタルＲＧＢ信号に変換されて、該ＲＧＢ信号が逆γ処理部１７に供給される。
タイミング発生回路４は、様々な映像フォーマットに対応したタイミング信号を発生し、各部の動作タイミング信号を発生する回路である。タイミング発生回路４により発生されるタイミング信号としては、シフトレジスタ５の動作タイミングを制御するTsft、シフトレジスタ５からラッチ回路６にデータをラッチするための制御信号Dataload、パルス幅変調回路８のパルス幅変調開始信号Pwmstart，パルス幅変調のためのクロックPwmclk、走査回路２の動作を制御するTscanなどがある。
また、走査回路２，２´は、表示パネルを一水平走査期間に１行ずつ順次走査するために、接続端子Ｄｘ１〜ＤｘＭに対して選択電位Ｖｓまたは非選択電位Ｖｎｓを出力する回路である。
これらの走査回路２，２´は、タイミング発生回路４から供給されるタイミング信号Tscanに同期して、一水平期間ごとに選択している走査配線を順次切り替え、走査を行う回路である。なお、Tscanは、垂直同期信号および水平同期信号などから作られるタイミング信号群である。
（逆γ処理部）
次に、図１に示す逆γ処理部１７について説明する。入力映像信号は、ＣＲＴの特性が考慮され、一般に予め０．４５乗のγ特性に従った変換がされている。
しかしながら、この発明の第１の実施形態による画像表示装置の表示パネル１においては、駆動電圧の印加時間により変調を施す場合に、印加時間に対して、ほぼリニアな発光特性を有している。そのため、逆γ処理部１７において、入力映像信号が、０．４５乗のγ特性を打ち消すように変換される（以下、逆γ変換と称する）。
（補正処理回路）
次に、この発明が適用される補正処理回路１０について説明する。この補正処理回路１０は、蛍光体の飽和特性を補正する回路である。なお、補正処理回路１０における補正方法の詳細については、特開２００３−２４１７０７号公報に記載されており、従来公知であるので、その説明を省略する。この補正処理回路１０においては、電圧降下補正処理回路で算出されたゲインＧの値を用いて演算する。これによって、蛍光体の飽和特性を最適に補正することができる。
この第一の実施形態における画像表示装置としては、画像処理装置であって、デジタル画像データを参照して、予め記憶されたＴビット（Ｔは２以上の整数）の補正されたデータが読み出される第一のメモリと、前記第一のメモリから読み出された補正されたデータに基づきデータを算出する第一の演算回路と、前記デジタル画像データを参照して、予め記憶されたＵビット（Ｕは１以上でＴ−１以下の整数）の演算用データが読み出される第二のメモリと、前記第二のメモリから読み出された演算用データに基づきデータを算出する第二の演算回路と、前記デジタル画像データの値が、所定値以下ならば前記第一の演算回路で算出されたデータを出力し、前記デジタル画像データの値が、所定値より大ならば前記第二の演算回路で算出されたデータを出力する工程と、を有するように構成される。
図２に、この発明の第１の実施形態による補正処理回路を示す。なお、説明の簡略化のため、図２においては、Ｒの信号のみ示す。
図２に示すように、この第１の実施形態による補正処理回路１０は、低階調部補正テーブル２０、高階調部補正テーブル２１を有して構成されている。本発明の第一のメモリは、低階調補正テーブル２０で構成される。また本発明の第二のメモリは、高階調補正テーブル２１で構成される。さらに、補正処理回路は、シフトレジスタ２２、ゲイン逆数器２３、乗算器２４，２５，２６、判別回路４０および選択器４１を有して構成されている。本発明の第一の演算回路は、乗算器２６で構成される。また、本発明の第二の演算回路は、乗算回路２４とシフトレジスタ２２とで構成される。また、本発明の選択回路は、選択器４１で構成される。
入力信号および出力信号に、それらの信号名とデータ幅を示す。例えば、ある信号をＲａ[７．．０]と表したとき、該信号の名称がＲａであることを示す。また、該信号の最下位ビットが０、最上位ビットが７であり、該信号のデータ幅が８ビットであることを示す。
低階調部補正テーブル２０は、入力される画像データの取りうる階調の範囲のうち、低階調側である第１の範囲の補正を行うための第１の補正情報群を有する。また、高階調部補正テーブル２１は、入力される画像データの取りうる階調の範囲のうち、高階調側である第２の範囲の補正を行うための第２の補正情報群を有する。なお、この第１の実施形態においては、入力される画像データの取りうる範囲を半分に分割し、８ビットの入力画像データのうち、０から１２７までを第１の範囲、１２８から２５５までを第２の範囲とする。
まず、この第１の実施形態における入力画像データＲａは、８ビットで補正処理回路１０に入力される。そして、乗算器２５で、入力画像データＲａにゲインが乗算される。低階調部補正テーブル２０には、最上位１ビットを除いた７ビットのゲイン乗算後の入力画像データＲｇが入力され、第１の補正情報群を参照して１１ビットの低階調部出力画像データＲｔ１が出力されるように補正処理される。すなわち、７ビットのデジタル画像データを参照して、予め記憶された１１ビットの補正されたデータが第一のメモリから読み出される。低階調部の入力画像データＲｇは、上位１ビットのデータが‘０’となる。そこで、メモリ量を削減するため、上位１ビットを除いて、低階調部補正テーブル２０への入力データのデータ幅を７ビットで構成している。このようにすることで、画質の劣化を抑え、かつメモリの容量を小さくすることができる。
また、低階調部出力画像データＲｔ１は１１ビットであるが、１２ビット相当の情報を有している。この第１の実施形態においては、１２ビットのデータ幅で出力するように低階調部補正テーブル２０を構成しても、低階調部の出力画像データＲｔ１は、最上位１ビットのデータが‘０’となる。そこで、メモリ量を削減するため、最上位１ビットを除いて、テーブルデータ幅を１０ビットで構成している。このような構成とすることにより、画質の劣化を抑え、メモリの容量を小さくすることができる。
そして、低階調部出力画像データＲｔ１にゲインの逆数を乗算する。すなわち、第一のメモリから読み出された補正されたデータに基づき第一の演算回路でデータが算出される。その後、ゲインの逆数が乗算された低階調部出力画像データＲｔ１が選択器４１に入力される。
また、高階調部補正テーブル２１には、最上位１ビットを除いた７ビットのゲイン乗算後の入力画像データＲｇが入力される。そして、第２の補正情報群が参照されて、７ビットの高階調部出力画像データＲｔ２が出力されるように補正処理される。すなわち、７ビットのデジタル画像データを参照して、予め記憶された８ビットの演算用データが第二のメモリから読み出される。高階調部の入力画像データＲｇは、最上位１ビットのデータが‘１’である。そこで、メモリ量を削減するため、最上位１ビットを除いて、低階調部補正テーブル２０への入力データのデータ幅を７ビットで構成している。このようにすることで、画質の劣化を抑え、かつメモリの容量を小さくすることができる。
そして、高階調部出力画像データＲｔ２にゲインの逆数を乗算する。ゲインの逆数を乗算したデータは、更にシフトレジスタ２２で１２ビットとする処理をして、選択器４１に入力する。すなわち、第二のメモリから読み出された演算用データに基づき第二の演算回路でデータを算出する。
また、ゲイン乗算後の入力画像データＲｇが低階調データまたは高階調データのいずれのデータであるかが判別回路４０により判別され、その結果であるＬ＿ｓｅｌが選択器４１に入力される。
そして、選択器４１において、入力画像データＲｇが低階調データである場合、低階調部の補正画像データが補正画像データＲｖとして出力される。このとき、低階調部の補正画像データは１１ビットであるため、最上位ビットに"0"を加えて１２ビットとして出力
する。他方、入力画像データＲｇが高階調データである場合、高階調部の補正画像データが補正画像データＲｙとして出力される。すなわち、入力された８ビットのデジタル画像データの値が、所定値以下ならば第一の演算回路で算出されたデータを出力し、入力された８ビットのデジタル画像データの値が、所定値より大ならば第二の演算回路で算出されたデータを出力する。なお、この第１の実施形態では、所定値は、入力画像データＲｇの最上位ビットを除いた下位７ビットの最大値であり、１２７である。このようにして、補正処理回路の出力Ｒｖが生成され、電圧降下補正処理回路１１へ出力される。
次に、上述した補正テーブルについて説明する。図３Ａに、従来の蛍光体の飽和補正を行う補正テーブルに関する補正情報を示す。図３Ｂおよび図３Ｃに、この第一の実施形態の補正テーブルに関する補正情報を示す。なお、図３Ａにおいては、８ビットの入力画像データを８ビットの出力画像データに補正処理する場合の補正情報を示す。また、括弧内の数字は、２進数表記を行った場合の値である。これに対して、この第１の実施形態においては、入力画像データの取りうる範囲のうちの第１の範囲の補正処理を低階調部補正テーブル２０で行い、第１の範囲よりも高階調側の第２の範囲の補正処理を高階調部補正テーブル２１で行う。
図３Ｂは、低階調部補正テーブル２０が有する、補正テーブルに関する補正情報である。低階調部補正テーブル２０は、入力画像データの取りうる範囲のうち第１の範囲（０から１２７まで）の補正を行うための第１の補正情報群を有し、補正処理後には１１ビットの出力画像データが出力される。一方、高階調部補正テーブル２１は、図３Ｃに示す補正テーブルに関する補正情報を有する。高階調部補正テーブル２１は、入力画像データの取りうる範囲のうち第２の範囲（１２８から２５５まで）の補正を行うための第２の補正情報群を有する。
低階調部補正テーブル２０のデータ量は、参照するデジタル画像データの数（１２８）と読み出される補正されたデータのデータ幅（１１ビット）との積（１４０８）である。
また、高階調部補正テーブル２１のデータ量は、参照するデジタル画像データの数（１２８）と読み出される演算用データのデータ幅（８ビット）との積（１０２４ビット）である。
従って、第１の実施形態において、メモリに記憶された補正されたデータのデータ量（１４０８ビット）と演算用データのデータ量（１０２４ビット）との和（２４３２ビット）は、２８と、選択して出力される補正されたデータのビット幅（１２ビット）と、の積（３０７２ビット）よりも小さい。
このような構成にすることで、画質の劣化を抑えつつ、メモリなどのハードウェアの規模を低減することが可能となる。
また、補正処理回路における補正テーブルは、入力される画像データの取りうる階調範囲のうちの第１の範囲に対応する第１の補正情報群と、この第１の範囲よりも高階調側に存する第２の範囲に対応する第２の補正情報群とを有する。そして、この第１の範囲に含まれる範囲であって、所定の幅を有する範囲に対応する補正情報の量よりも、第２の範囲に含まれる範囲であって、所定の幅と同じ幅を有する範囲に対応する補正情報の量が小さくなるように構成することによってもメモリ量を低減することができる。
所定の幅を有する範囲に対応する補正情報の量とは、「一つの入力データに応じて補正テーブルから出力されるデータのデータ幅に、所定の幅を有する範囲に含まれる画像データの値のうちの補正テーブルに入力可能な入力データ数を積算した値のこと」である。
低階調部補正テーブル２０における補正情報の量は、一つの入力データに応じて補正テーブルから出力されるデータのビット幅（１１ビット）と、所定の幅（１２８）を有する範囲に含まれる画像データの値のうちの補正テーブルに入力しうる入力データ数（２7）との積算（１４０８ビット）である。
高階調部補正テーブル２１における補正情報の量は、一つの入力データに応じて補正テーブルから出力されるデータのビット幅（８ビット）と、所定の範囲幅（１２８）を有する範囲に含まれる画像データの値のうちの補正テーブルに入力しうる入力データ数（２7）との積算（１０２４ビット）である。
このように、低階調部補正テーブル２０においては、第１の範囲に含まれる範囲であって、所定の範囲幅を有する範囲に対応する補正情報の量を減少させないことによって量子化誤差を低減することができる。他方、量子化誤差が見えにくい高階調部においては、所定の範囲幅を有する範囲に対応する補正情報の量を低階調部より少なくする。これにより、量子化誤差の少ない補正処理回路を、メモリなどのハードウェアの規模を大きくすることなく実現可能となる。
また、この第１の実施形態においては、ＧとＢの蛍光体飽和補正テーブルについてもＲと同様に、第１の範囲と第２の範囲とで別々に処理を行い、量子化誤差の少ない補正処理回路１０を、メモリなどのハードウェアの規模を大きくしないで実現している。
そして、Ｒと同様に補正処理回路１０の出力として、Ｇｙ、Ｂｙが生成され、電圧降下補正処理回路１１へ出力される。なお、蛍光体の発光特性は、蛍光体の種類、電子ビームの密度、電子ビームの照射時間、フェースプレートとリアプレートの加速電圧などによって変化する。そのため、この第１の実施形態における補正処理回路で用いられた各種補正テーブルに記載の内容は、これらに限定するものではない。
（電圧降下補正処理回路）
次に、電圧降下補正処理回路１１について説明する。図４に、この第１の実施形態による電圧降下補正処理回路１１を示す。
図４に示すように、この電圧降下補正処理回路１１は、補正データ算出手段３１、ゲイン算出手段３２、補正画像データの中から最大値を検出する最大値検出手段３３、画像データに対応した補正データ算出手段からの補正されたデータが正しく加算されるように遅延を行う遅延回路３４を有する。また、電圧降下補正処理回路１１は、入力画像データＲｙ、Ｇｙ、Ｂｙに、補正データ算出手段３１からの出力データＲｙ´，Ｇｙ´，Ｂｙ´を加算する加算器３５ａ〜３５ｃ、補正データ算出手段３１の補正されたデータが加算された画像データに、ゲイン算出手段３２から出力されるゲインＧｄを乗算する乗算器３６ａ〜３６ｃも有する。
電圧降下補正の概要を簡単に説明する。まず、入力された画像データに対し、走査配線の配線抵抗による電圧降下量を計算する。次に、電圧降下の影響による放出電流の減少分を図５のＶｆ−Ｉｅのグラフから算出する（図６のＳＴＥＰ１）。尚、従来公知であるため、補正データ算出手段３１における詳細な補正データ算出方法の詳細な説明は省略する。そして、図６のＳＴＥＰ２に示すように放出電流の減少分を、パルス幅を伸張することによって補う。
図６に、表面伝導型電子放出素子の電子放出特性を示す。図６の縦軸は電子放出素子から放出される電流、横軸はパルス幅（時間軸）を示す。この第一の実施形態では、電圧降下補正処理回路１１において、所定の明るさとなるために必要な電荷量を、パルスを伸張することによって補う。そして、伸張分のパルス幅データが、補正データ算出手段３１からの出力ｐｗＲ、ｐｗＧ、ｐｗＢとなる。
しかしながら、図６のＳＴＥＰ２にも示すように、パルスを伸張することによって、１水平走査期間を超えてしまい、オーバーフローのデータが発生することがある。そこで、１フレームの補正データ加算後の画像データの最大値を最大値検出手段３３で検出し、その画像データの最大値が１水平期間に収まるようなゲインＧｄをゲイン算出手段３２により算出する。そして、ゲインＧｄを全ての画像データに乗算することによって、画像データのオーバーフローを防ぐことができる。また、ゲインＧｄは補正処理回路１０へ転送されて、次のフレームの補正処理の演算に用いられる。
以上のステップにより、電圧降下補正処理回路１１で、電圧降下補正後の画像データＲｃ、Ｇｃ、Ｂｃを出力し、データ配列変換部９へ転送される。
図１に示すデータ配列変換部９は、映像信号であるＲｃ、Ｇｃ、Ｂｃを表示パネルの画素配列にあわせて並べ換えをする機能を有する。データ配列変換部９にパラレルで入力された映像信号Ｒｃ、Ｇｃ、Ｂｃは、画像データDataとしてシリアルでシフトレジスタ５へ出力される。詳細については記載しないが、タイミング発生回路４からのタイミング制御信号に基づいて動作する。
データ配列変換部９からの出力された画像データDataは、シフトレジスタ５により、シリアルなデータフォーマットから、変調配線ごとのパラレルな画像データＩＤ１〜ＩＤＮに変換される。そして、変換された画像データはラッチ回路６に出力される。ラッチ回路６においては、１水平期間が開始される直前にタイミング信号Dataloadにより、シフトレジスタ５からのデータをラッチする。ラッチ回路６の出力は、パラレルな画像データＤ１〜ＤＮとして、パルス幅変調回路８に供給される。
変調手段としてのパルス幅変調回路８は、パルス幅変調（ＰＷＭ）カウンタと、それぞれの変調配線ごとにコンパレータとスイッチ（図１においては、ＦＥＴ）とを備えたパルス幅変調回路（ＰＷＭ回路）である。画像データＤ１〜ＤＮと変調手段の出力パルス幅との関係は、リニアな関係にある。この第１の実施形態においては、パルス幅変調回路８に供給される入力データＤ１〜ＤＮのビット幅を１２ビットとする。
以上のような、この第１の実施形態による構成において、本発明者は、補正処理回路１０を搭載して画像の表示を行った。その結果、低階調部の量子化誤差の発生を抑制することによって、画質、特にホワイトバランスについても、好適に画像を表示することができることが確認された。また、メモリなどのハードウェアの規模の増大を抑えることができた。さらに、動画表示時においても、好適な画像を表示可能であることが確認された。
（第２の実施形態）
次に、この発明の第２の実施形態による画像表示装置について説明する。この第２の実施形態における画像表示装置のハードウェアの構成を図７に示す。この第２の実施形態による表示装置においては、補正処理回路１１０の構成が第１の実施形態における表示装置と異なる。さらに、この補正処理回路１１０の「前段」に表示パネル１における電圧降下分を補正するための電圧降下補正処理回路１１が組み込まれていることも、第１の実施形態における表示装置と異なる。その他の構成については、第１の実施形態における表示装置の構成と共通であるので、共通部分については説明を省略する。
この第２の実施形態における画像表示装置としては、デジタル画像データを参照して、予め記憶されたＴビット（Ｔは２以上の整数）の補正されたデータが読み出される第一のメモリと、前記デジタル画像データを参照して、予め記憶されたＵビット（Ｕは１以上でＴ−１以下の整数）の演算用データが読み出される第二のメモリと、前記読み出された演算用データに基づき補正されたデータを算出する演算回路と、前記デジタル画像データの値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記デジタル画像データの値が、所定値より大ならば前記算出された補正されたデータを出力する選択回路と、を有するように構成される。
この第２の実施形態による補正処理回路１１０の構成を図８に示す。図８に示す補正処理回路１１０においては、説明の簡略化のために、Ｒの信号のみが記載されている。また、この第２の実施形態における補正処理回路１１０は、低階調部補正テーブル２００、高階調部補正テーブル２１０、シフトレジスタ２２０、判別回路２３０および選択器２３１を有して構成される。本発明の第一のメモリは低階調部補正テーブル２００で構成される。また、本発明の第２のメモリは高階調部補正テーブル２１０で構成される。また、本発明の演算回路はシフトレジスタ２２０で構成される。また、本発明の選択回路は選択器２３１で構成される。
第２の実施形態においては、入力画像データＲｃが１０ビットで補正処理回路１１０に入力される。なお、第２の実施形態においては、入力される画像データの取りうる階調の範囲を半分に分割し、１０ビットの入力画像データのうち、０から５１１までを第１の範囲、５１２から１０２３までを第２の範囲とする。
まず、低階調部補正テーブル２００には、最上位１ビットを除いた９ビットの入力画像データＲｃが入力され、第１の補正情報群を参照して１１ビットの低階調部出力画像データＲｔ１が出力されるように補正処理される。すなわち、９ビットのデジタル画像データを参照して、予め記憶された１１ビットの補正されたデータが第一のメモリから読み出される。
低階調部の入力画像データＲｃは、最上位１ビットのデータが‘０’である。そこで、メモリ量を削減するため、最上位１ビットを除いて、低階調部補正テーブル２００への入力データのデータ幅を９ビットで構成している。このようにすることで、画質の劣化を抑え、かつメモリの容量を小さくすることができる。
尚、第１の実施形態と同様に、低階調部出力画像データＲｔ１は１１ビットであるが、１２ビット相当の情報を有している。この第２の実施形態においては、仮に１２ビットのデータ幅で出力するように低階調部補正テーブル２００を構成しても、低階調部の出力画像データＲｔ１は、最上位１ビットのデータが‘０’となる。そこで、メモリ量を削減す
るため、テーブルデータ幅を１１ビットで構成している。このようにすることで、画質の劣化を抑え、かつメモリの容量を小さくすることができる。
そして、低階調部出力画像データＲｔ１は選択器２３１に入力される。
また、高階調部補正テーブル２１０には、最上位１ビットを除いた９ビットの入力画像データＲｃが入力され、第２の補正情報群が参照されて、１０ビットの高階調部出力画像データＲｔ２が出力されるように補正処理される。すなわち、９ビットのデジタル画像データを参照して、予め記憶された１０ビットの演算用データが第二のメモリから読み出される。また、高階調部出力画像データＲｔ２については、シフトレジスタ２２０で１２ビットとする処理をして、選択器２３１に入力される。すなわち、読み出された演算用データに基づき、補正されたデータを演算回路で算出する。
また、入力画像データＲｃが低階調データまたは高階調データのいずれのデータであるかが判別回路２３０により判別され、その結果であるＬ＿ｓｅｌが選択器２３１に入力される。
そして、判別回路２３０において、入力画像データＲｃが低階調データである場合、低階調部の補正画像データが補正画像データＲｖとして出力される。このとき、低階調部の補正画像データは１１ビットであるため、最上位ビットに"0"を加えて１２ビットとして
出力する。他方、入力画像データＲｃが高階調データである場合、高階調部の補正画像データが補正画像データＲｖとして出力される。すなわち、入力された１０ビットのデジタル画像データの値が、所定値以下ならば読み出された補正されたデータを出力し、入力された１０ビットのデジタル画像データの値が、所定値より大ならば算出された補正されたデータを選択して出力する。なお、この第２の実施形態では、所定値は、入力画像データＲｃの最上位ビットを除いた下位９ビットの最大値であり、５１１である。このようにして、補正処理回路１１０の出力Ｒｖが生成され、データ配列変換部９へ出力される。
次に、上述した補正テーブルについて説明する。図９Ａに示すように、低階調部補正テーブル２００には、補正テーブルに関する補正情報が内蔵されている。低階調部補正テーブル２００は、入力画像データの取りうる範囲のうち第１の範囲（０から５１１まで）の補正を行うための第１の補正情報群を有し、補正処理後には１１ビットの出力画像データが出力される。
一方、図９Ｂに示すように、高階調部補正テーブル２１０には、補正テーブルに関する補正情報が内蔵されている。また、高階調部補正テーブル２１０は、入力画像データの取りうる階調の範囲のうち第２の範囲（５１２から１０２３まで）の補正を行うための第２の補正情報群を有する。
この第２の実施形態において、低階調部補正テーブル２００のデータ量は、参照するデジタル画像データの数（５１２）と読み出される補正されたデータのデータ幅（１１ビット）との積（５６３２ビット）である。
また、高階調部補正テーブル２１０のデータ量は、参照するデジタル画像データの数（５１２）と読み出される演算用データのデータ幅（１０ビット）との積（５１２０ビット）である。
従って、第１の実施形態において、メモリに記憶された補正されたデータのデータ量（５６３２ビット）と演算用データのデータ量（５１２０ビット）との和（１０７５２ビット）は、２１０と、選択して出力される補正されたデータのビット幅（１２ビット）と、の積（１２２８８ビット）よりも小さい。
このようにメモリを構成にすることで、画質の劣化を抑えつつ、メモリなどのハードウェアの規模を低減することが可能となる。
また、この第２の実施形態においては、低階調部補正テーブル２００における補正情報の量は、一つの入力データに応じて補正テーブルから出力されるデータのデータ幅（１１ビット）と、所定の幅（５１２）を有する範囲に含まれる画像データの値のうちの補正テーブルに入力しうる入力データ数（２9）との積算（５６３２ビット）である。
高階調部補正テーブル２１０における補正情報の量は、一つの入力データに応じて補正テーブルから出力されるデータのデータ幅（１０ビット）と、所定の幅（５１２）を有する範囲に含まれる画像データの値のうちの補正テーブルに入力しうる入力データ数（２９）との積算（５１２０ビット）である。
したがって、この第２の実施形態は、補正処理回路における補正テーブルが、入力される画像データの取りうる階調範囲のうちの第１の範囲に対応する第１の補正情報群と、この第１の範囲よりも高階調側に存する第２の範囲に対応する第２の補正情報群とを有する構成である。そして、この第１の範囲に含まれる範囲であって、所定の幅を有する範囲に対応する補正情報の量よりも、第２の範囲に含まれる範囲であって、所定の幅と同じ幅を有する範囲に対応する補正情報の量が小さい構成である。
このように、低階調部補正テーブル２００においては、第１の範囲に含まれる範囲であって、所定の範囲幅を有する範囲に対応する補正情報の量を減少させないことによって量子化誤差を少なくする。
他方、量子化誤差が見えにくい高階調部においては、所定の範囲幅を有する範囲に対応する補正情報の量を低階調部より少なくする。これにより、量子化誤差の少ない補正処理回路を、メモリなどのハードウェアの規模を大きくすることなく実現可能となる。
本発明者は、この第２の実施形態による構成を採用して画像の表示を行った。その結果、第１の実施形態におけると同様に、低階調部の量子化誤差の発生を抑制することによって、画質、特に低階調部のホワイトバランスについても、好適に画像を表示することが確認された。また、さらにメモリなどのハードウェアの規模の増大を抑えることができた。さらに、動画表示時においても、好適に画像が表示できることが確認された。
（第３の実施形態）
次に、この発明の第３の実施形態による画像表示装置について説明する。この第３の実施形態においては、補正処理回路１４０の構成を除いて、第１の実施形態における表示装置の構成と同様であるので、共通部分については説明を省略する。
第３の実施形態による補正処理回路１４０の構成を図１１に示す。なお、図１１に示す補正処理回路１４０は、説明の簡略化のために、Ｒの信号のみが記載されている。
この第３の実施形態における画像表示装置としては、Ｍビット（Ｍは２以上の整数）のデジタル画像データのうち、下位のＰビット（Ｐは１以上でＭ以下の整数）を参照して、予め記憶された補正されたデータが読み出される第一のメモリと、前記Ｍビットのデジタル画像データのうち、上位のＲビット（Ｒは１以上でＭ−１以下の整数）を参照して、予め記憶された演算用データが読み出される第二のメモリと、前記読み出された演算用データに基づき補正されたデータを算出する演算回路と、前記Ｍビットのデジタル画像データ
の値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記Ｍビットのデジタル画像データの値が、所定値より大ならば前記算出された補正されたデータを出力する選択回路と、を有するように構成される。
なお、ＰはＭであってもよいが、メモリに記憶された補正されたデータのデータ量は、従来のメモリのデータ量と同じ或いはより大きくなる場合がある。この場合、メモリのデータ量が削減できない。しかしながら、画質の劣化を抑制することができ、また画質を向上することが可能である。
第３の実施形態による補正処理回路１４０は、低階調部補正テーブル４００、第１の高階調部補正テーブル４０１、第２の高階調部補正テーブル４０２、補間回路４１０、ゲイン逆数器４１１、乗算器４２０，４２１、加算器４２２、選択器４３０および判別回路４３１を有して構成される。本発明の第一のメモリは低階調部補正テーブル４００で構成される。また、本発明の第ニのメモリは第一の高階調部補正テーブル４０１と第二の高階調部補正テーブル４０２で構成される。また、本発明の演算回路は補間回路４１０で構成される。また、本発明の選択回路は選択器４３０で構成される。なお、第一の高階調部補正テーブル４０１と第二の高階調部補正テーブル４０２とが、１つのテーブルで構成されてもよい。
第３の実施形態においては、入力信号Ｒｉｎが１２ビットで補正処理回路１４０に入力される。なお、第３の実施形態においては、入力される画像データの取りうる階調の範囲を２つに分割し、１２ビットの入力画像データのうち、０から５１１までを第１の範囲、５１２から４０９５までを第２の範囲とする。
この第３の実施形態による補正処理回路１４０による信号処理について以下に説明する。まず、低階調部補正テーブル４００においては、１２ビットのゲイン乗算後の入力画像データｇＲｉｎのうちの、最上位３ビットを除いた下位９ビットが入力される。そして、低階調部補正テーブル４００においては、第１の補正情報群を参照して１０ビットの低階調部出力画像データＬＲが出力されるように補正処理される。すなわち、１２ビットのデジタル画像データのうち、下位の９ビットを参照して、予め記憶された１０ビットの補正されたデータを第一のメモリから読み出される。低階調部の入力画像データｇＲｉｎは、最上位３ビットのデータが‘０００’である。そこで、メモリ量を削減するため、最上位３ビットを除いて、低階調部補正テーブル４００への入力データのデータ幅を９ビットで構成している。このようにすることで、画質の劣化を抑え、かつメモリの容量を小さくすることができる。
尚、第１の実施形態と同様に、低階調部出力画像データＬＲは１０ビットであるが、１２ビット相当の情報を有している。この第３の実施形態においては、１２ビットのデータ幅で出力するように低階調部補正テーブル４００を構成しても、低階調部の出力画像データＬＲは、最上位２ビットのデータが‘００’である。そこで、メモリ量を削減するため、最上位２ビットを除いて、テーブルデータ幅を１０ビットで構成している。このようにすることで、画質の劣化を抑え、かつメモリの容量を小さくすることができる。
そして、低階調部出力画像データＬＲは、選択器４３０に入力される。
次に、第１の高階調部補正テーブル４０１には、最下位４ビットを除いた上位の８ビットのゲイン乗算後の入力画像データｇＲｉｎが入力される。そして、入力画像データｇＲｉｎは、第２の補正情報群を参照して１２ビットの第１の高階調部出力画像データＨＲｔｏ１が出力されるように補正処理される。
さらに、第２の高階調部補正テーブル４０２には、最下位４ビットを除く上位８ビットのゲイン乗算後の入力画像データｇＲｉｎに対して、加算器４２２で１を加算した信号が入力される。そして、入力画像データｇＲｉｎは、第２の補正情報群を参照して１２ビットの第２の高階調部出力画像データＨＲｔｏ２が出力されるように補正処理される。
すなわち、１２ビットのデジタル画像データのうち、上位の８ビットを参照して、予め記憶された演算用データが第二のメモリから読み出される。
なお、第１の高階調部補正テーブルおよび第２の高階調部補正テーブル４０２に入力される画像データにおける第２の範囲は、３２から２５５までとなる。ただし、ここでは回路の構成上、第１の高階調部補正テーブル４０１および第２の高階調部補正テーブル４０２は、０から２５５までの範囲に対応する第２の補正情報群が備えている。
補正処理した画像データＨＲｔｏ１、ＨＲｔｏ２、および、ゲイン乗算後の入力画像データｇＲｉｎの下位４ビットを補間回路４１０に入力して直線補間処理を行い、１２ビットの高階調部補正画像データＨＲを出力する。すなわち、読み出された演算用データに基づき補正されたデータを演算回路で算出する。
そして高階調部出力画像データＨＲは、選択器４３０に入力される。
また、ゲイン乗算後の入力画像データｇＲｉｎが低階調データまたは高階調データのいずれのデータであるかが判別回路４３１により判別され、その結果であるＬ＿ｓｅｌが選択器４３０に入力される。
そして、選択器４３０において、ゲイン乗算後の入力画像データｇＲｉｎが低階調データである場合、低階調部の補正画像データが補正画像データＲｓｅｌとして出力される。このとき、低階調部の補正画像データは１０ビットであるため、最上位ビットに"00"を加えて１２ビットとして出力する。他方、ゲイン乗算後の入力画像データｇＲｉｎが高階調データである場合、高階調部の補正画像データが補正画像データＲｓｅｌとして出力される。すなわち、入力された１２ビットのデジタル画像データの値が、所定値以下ならば読み出された補正されたデータを出力し、入力された１２ビットのデジタル画像データの値が、所定値より大ならば算出された補正されたデータを出力する。なお、この第３の実施形態では、所定値は、５１１である。所定値は、低階調部補正テーブル２００で参照されるデジタル画像データの最大値とすることで補正処理回路の構成をより簡単にすることも可能である。特に、低階調部補正テーブル２００で参照するデジタル画像データのデータ幅は、入力されるデジタル画像データのデータ幅のすくなくとも上位１ビット以上を参照しないこととすることが好ましい。このような構成は、すくなくとも入力されるデジタル画像データの最上位ビットが、例えば、必ず"０"となるように構成することにより可能である。これにより、メモリの容量を一層少なくすることが可能となる。
また、所定値は、参照するデジタル画像データの最大値であることが好ましい。これにより、選択するための構成をより簡単にすることができる。
そして、乗算器４２０で、補正画像データＲｓｅｌにゲイン逆数器４１１から算出されたゲインＧの逆数１／Ｇを乗算し、補正処理回路１４０の出力信号Ｒｏｕｔを出力する。この出力信号Ｒｏｕｔは、第１の実施形態におけると同様に、電圧降下補正処理回路１１に供給される。
なお、本実施形態では、選択器４３０から出力された補正画像データに対して、ゲインの逆数を乗算した。しかし、低階調補正テーブルから読み出された補正されたデータと、
高階調部補正テーブルとから読み出され補間処理された演算データと、にゲインの逆数を乗算する構成とすることもできる。すなわち、第一のメモリから読み出された補正されたデータに基づきデータを第一の演算回路で算出し、第二のメモリから読み出された演算用データに基づきデータを第二の演算回路で算出する構成とする。
次に、上述した補正テーブルについて説明する。図１２は、低階調部補正テーブル４００が有する、補正テーブルに関する補正情報である。低階調部補正テーブル４００には、図１２に示す補正テーブルに関する補正情報が内蔵されている。この低階調部補正テーブル４００は、入力画像データの取りうる範囲のうち第１の範囲（０から５１１まで）の補正を行うための第１の補正情報群を有し、補正処理後には１０ビットの出力画像データが出力される。
一方、第１の高階調部補正テーブル４０１および第２の高階調部補正テーブル４０２は、図１３に示す補正テーブルに関する補正情報を有する。また、第１の高階調部補正テーブル４０１および第２の高階調部補正テーブル４０２は、入力画像データの取りうる範囲のうち第２の範囲の補正を行うための第２の補正情報群を有する。
この第３の実施形態において、低階調部補正テーブル４００のデータ量は、参照するデジタル画像データの数（５１２）と読み出される補正されたデータのデータ幅（１０ビット）との積（５１２０ビット）である。
また、第１の高階調部補正テーブル４０１のデータ量は、参照するデジタル画像データの数（２５６）と読み出される演算用データのデータ幅（１２ビット）との積（３０７２ビット）である。第２の高階調部補正テーブル４０２のデータ量も第１の高階調部補正テーブル４０２のものと同じである。従って、演算用データのデータ量は、第１の高階調部補正テーブル４０１と第２の高階調部補正テーブル４０２のそれぞれのデータ量の和（６１４４ビット）である。
第１の実施形態において、メモリに記憶された補正されたデータのデータ量（５１２０ビット）と演算用データのデータ量（６１４４ビット）との和（１１２６４ビット）は、２１０と、選択して出力される補正されたデータのビット幅（１２ビット）と、の積（１２２８８ビット）よりも小さい。
このようにメモリを構成にすることで、画質の劣化を抑えつつ、メモリなどのハードウェアの規模を低減することが可能となる。
また、この第３の実施形態においては、低階調部補正テーブル４００における補正情報の量は、一つの入力データに応じて補正テーブルから出力されるデータのデータ幅（１０ビット）と、所定の幅（５１２）を有する範囲に含まれる画像データの値のうちの補正テーブルに入力しうる入力データ数（２9）との積算である。
また、低階調部補正テーブル４００における所定の幅（５１２）は、入力画像データの取りうる範囲（４０９６）のうちの８分の１に相当する。したがって、低階調補正テーブルにおける所定の幅と同じ幅となる高階調部補正テーブルの所定の幅は、８ビットの入力画像データの取りうる範囲（２５６）のうちの８分の１に相当する、３２となる。
従って、第一の高階調部補正テーブル４０１または第二の高階調部補正テーブル４０２における補正情報の量は、一つの入力データに応じて補正テーブルから出力されるデータのデータ幅（１０ビット）と、所定の幅（３２）を有する範囲に含まれる画像データの値のうちの補正テーブルに入力しうる入力データ数（２５）との積算（３２０ビット）であ
る。
したがって、この第３の実施形態は、補正処理回路における補正テーブルが、入力される画像データの取りうる階調範囲のうちの第１の範囲に対応する第１の補正情報群と、この第１の範囲よりも高階調側に存する第２の範囲に対応する第２の補正情報群とを有する構成である。そして、この第１の範囲に含まれる範囲であって、所定の幅を有する範囲に対応する補正情報の量よりも、第２の範囲に含まれる範囲であって、所定の幅と同じ幅を有する範囲に対応する補正情報の量が小さい構成である。
このように、低階調部補正テーブル４００においては、第１の範囲に含まれる範囲であって、所定の幅を有する範囲に対応する補正情報の量を減少させないことによって量子化誤差を少なくする。
他方、量子化誤差が見えにくい高階調部においては、所定の幅に対し、一定の間隔ごとに補正画像データを有し、さらに間の補正画像データを補間計算で算出することで、メモリの使用量を少なくする。これにより、量子化誤差の少ない補正処理回路を、メモリなどのハードウェアの規模を大きくすることなく実現可能となる。
本発明者は、この第３の実施形態による補正処理回路１４０を画像表示装置に搭載して画像の表示を行った。その結果、第１の実施形態におけると同様に、低階調部の量子化誤差の発生を抑制することによって、画質、特に、ホワイトバランスについても、好適に画像を表示可能であることが確認された。また、メモリなどのハードウェアの規模の増大を抑えることができた。さらに、動画表示時においても、好適に画像を表示可能であることが確認された。
なお、この第３の実施形態においては、高階調部の入力信号の補正を、第１の高階調部補正テーブル４０１と第２の高階調部補正テーブル４０２の２つの補正テーブルを用いて行っているが、高階調側の補正を倍速で行うようにして、１つの高階調部補正テーブルを用いるようにしてもよい。
１つの高階調部補正テーブルを用いて線型補間を行う構成の一例を図１４に示す。図中の、５０１は高階調部補正テーブル、５０２は第１の選択器、５１０は補間回路、５１１は第３の選択器、５１２は第２の選択器、５１３は第１の遅延回路、５１４は第２の遅延回路を示す。
図１４に示す構成の補正処理回路の高階調側の補正について説明する。
まず、高階調部の補正テーブル側に入力される信号を、低階調部の補正テーブル側に入力される信号の倍のスピードでサンプリングする。
次に、ゲイン乗算後の入力画像信号ｇＲｉｎの下位４ビットを除く、上位８ビットの信号を、高階調部補正テーブル５０１に入力する。さらに、この上位８ビットの信号に１を加算した信号を、第２の選択器５１２を用いて時間をずらして、高階調部補正テーブル５０１に入力する。
高階調部補正テーブル５０１においては、第２の補正情報群を参照して１２ビットの画像データが出力されるように補正処理される。そして、第３の選択器５１１を用いて、先に出力された画像データを遅延回路５１４を用いて遅延させて補間回路５１０へ入力し、後に出力された画像データを遅延しないで補間回路５１０に入力する。
そして、ゲイン乗算後の入力画像データｇＲｉｎの下位４ビットとあわせて補間計算を行う。このような構成にすることで、図１１に示す構成と同様に補正画像データＨＲを算出することができる。
なお、図１４の構成においては、図中の破線で囲んだブロックを低階調部の動作スピードの倍のスピードで動作させる。
（第４の実施形態）
次に、上述した画像表示装置を用いた映像受信表示装置の一例について説明する。図１０に、この第４の実施形態による映像受信表示装置の構成を示す。
図１０に示すように、この第３の実施形態による映像受信表示装置は、映像情報受信装置３０１、画像信号生成回路３０２、および本発明を適用可能な画像表示装置３０３を有して構成されている。
まず、映像情報受信装置３０１において選局して受信された映像情報は、画像信号生成回路３０２に供給され、画像信号が生成される。ここで、この映像情報受信装置３０１としては、例えば、無線放送、有線放送、インターネットを介して映像放送などを選局して受信可能なチューナーなどの受信機を挙げることができる。
また、映像情報受信装置３０１に音響装置などを接続して、さらに画像信号生成回路３０２および表示装置３０３を含めることにより、テレビジョン装置などを構成することが可能となる。
また、画像信号生成回路３０２においては、映像情報から画像表示装置３０３のそれぞれの画素に対応した画像信号が生成されて、画像表示装置３０３に供給される。そして、入力された画像信号に基づいた画像が、画像表示装置３０３に表示される。
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。
また、例えば、上述の実施形態においては、補正処理回路１０，１１０および１４０として、蛍光体の飽和特性を補正する回路を採用しているが、必ずしもこのような回路に限定されるものではなく、例えば、γ補正回路を採用することも可能である。
また、例えば、上述の実施形態においては、第１の補正情報群が低階調側補正テーブルを有し、第２の補正情報群が高階調側補正テーブルを有するように構成していたが、１つの補正テーブルが、第１の補正情報群と第２の補正情報群とを有する構成としてもよい。すなわち、第一のメモリと第二のメモリが、１つのメモリで構成されてもよい。
この発明の第１の実施形態による補正処理回路を内蔵した画像表示装置を示すブロック図である。 この発明の第１の実施形態による補正処理回路を示すブロック図である。 この発明の第１の実施形態による補正処理回路に搭載された補正テーブルを示すグラフである。 第１の実施形態における補正処理回路に搭載されている電圧降下補正処理回路を示すブロック図である。 この発明に適用できる表面伝導型電子放出素子の特性を示すグラフである。 電圧降下補正法における補正法を説明するための略線図である。 この発明の第２の実施形態の補正処理回路を内蔵した画像表示装置を示すブロック図である。 この発明の第２の実施形態による補正処理回路を示すブロック図である。 この発明の第２の実施形態による補正処理回路に搭載される補正テーブルを示す図である。 この発明の第３の実施形態による映像受信表示装置を示すブロック図である。 この発明の第３の実施形態による補正処理回路を内蔵した画像表示装置を示すブロック図である。 この発明の第３の実施形態による補正処理回路に搭載された低階調部補正テーブルを示す図である。 この発明の第３の実施形態による補正処理回路に搭載された高階調部補正テーブルを示す図である。 この発明の第３の実施形態による補正処理回路を内蔵した画像表示装置を示すブロック図である。
符号の説明
１ 表示パネル
２，２´ 走査回路
３ 同期信号分離回路
４ タイミング発生回路
５，２２，２２０ シフトレジスタ
６ ラッチ回路
７ 変換回路
８ パルス幅変調回路
９ データ配列変換部
１０，１１０，１４０ 補正処理回路
１１ 電圧降下補正処理回路
１７ 逆γ処理部
２０，２００，４００ 低階調部補正テーブル
２１，２１０ 高階調部補正テーブル
２３ ゲイン逆数器
２４，２５，２６ 乗算器
３１ 補正データ算出手段
３２ ゲイン算出手段
３３ 最大値検出手段
３４ 遅延回路
３５ａ〜３５ｃ 加算器
３６ａ〜３６ｃ 乗算器
４０，２３０，４３１ 判別回路
４１，２３１，４３０ 選択器
３０１ 映像情報受信装置
３０２ 画像信号生成回路
３０３ 表示装置
４０１ 第１の高階調部補正テーブル
４０２ 第２の高階調部補正テーブル
４１０ 補間回路
４１１ ゲイン逆数器
４２０，４２１ 乗算器
４２２ 加算器
５０１ 高階調部補正テーブル
５１０ 補間回路
５１１、５１２ 選択器１、２
５１３、５１４ 遅延回路
５４０ 補正処理回路

Claims (16)

  1. Ｍビット（Ｍは２以上の整数）のデジタル画像データのうち、下位のＰビット（Ｐは１以上でＭ以下の整数）を参照して、予め補正されたデータが記憶されたメモリから補正されたデータを読み出す工程と、
    前記Ｍビットのデジタル画像データのうち、上位のＲビット（Ｒは１以上でＭ−１以下の整数）を参照して、予め演算用データが記憶されたメモリから演算用データを読み出し、該読み出された演算用データに基づき補正されたデータを算出する工程と、
    前記Ｍビットのデジタル画像データの値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記Ｍビットのデジタル画像データの値が、所定値より大ならば前記算出された補正されたデータを出力する工程と、
    を有する画像処理方法。
  2. 前記下位のＰビットは、ＰがＭ−１以下である請求項１記載の画像処理方法。
  3. 前記所定値は、Ｐビットのデジタル画像データの最大値である請求項２記載の画像処理方法。
  4. 前記メモリに記憶された補正されたデータのデータ量と、前記演算用データのデータ量との和が、２Ｍと前記出力される補正されたデータのビット幅との積よりも小さい請求項１乃至３のいずれか一項に記載の画像処理方法。
  5. 請求項１乃至４のいずれか１項に記載の前記画像処理方法により出力された補正されたデータをもとに、画像を表示する表示器を有する画像表示装置。
  6. 請求項５記載の画像表示装置と、
    映像信号を選局して受信する受信部と、
    上記選局して受信される映像信号を画像として表示するための画像信号を生成可能な回路と、
    を有する映像受信表示装置。
  7. Ｍビット（Ｍは２以上の整数）のデジタル画像データのうち、下位のＰビット（Ｐは１以上でＭ以下の整数）を参照して、予め補正されたデータが記憶されたメモリから補正されたデータを読み出し、該読み出された補正されたデータに基づきデータを算出する第１工程と、
    前記Ｍビットのデジタル画像データのうち、上位のＲビット（Ｒは１以上でＭ−１以下の整数）を参照して、予め演算用データが記憶されたメモリから演算用データを読み出し、該読み出された演算用データに基づきデータを算出する第２工程と、
    前記Ｍビットのデジタル画像データの値が、所定値以下ならば前記第１工程で得たデータを出力し、前記Ｍビットのデジタル画像データの値が、所定値より大ならば前記第２工程で得たデータを出力する工程と、
    を有する画像処理方法。
  8. デジタル画像データを参照して、予め補正されたデータが記憶されたメモリからＴビット（Ｔは２以上の整数）の補正されたデータを読み出す工程と、
    前記デジタル画像データを参照して、予め演算用データが記憶されたメモリからＵビット（Ｕは１以上でＴ−１以下の整数）の演算用データを読み出し、該読み出された演算用データに基づき補正されたデータを算出する工程と、
    前記デジタル画像データの値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記デジタル画像データの値が、所定値より大ならば前記算出された補正され
    たデータを出力する工程と、
    を有する画像処理方法。
  9. 前記デジタル画像データをＭビットとすると、前記メモリに記憶された補正されたデータのデータ量と、前記演算用データのデータ量との和が、２ＭとＴとの積よりも小さい請求項８記載の画像処理方法。
  10. 請求項８または９に記載の画像処理方法により出力された補正されたデータをもとに、画像を表示する表示器を有する画像表示装置。
  11. 請求項１０記載の画像表示装置と、
    映像信号を選局して受信する受信部と、
    上記選局して受信される映像信号を画像として表示するための画像信号を生成可能な回路と、
    を有する映像受信表示装置。
  12. デジタル画像データを参照して、予め補正されたデータが記憶されたメモリからＴビット（Ｔは２以上の整数）の補正されたデータを読み出し、該読み出された補正されたデータに基づきデータを算出する第１工程と、
    前記デジタル画像データを参照して、予め演算用データが記憶されたメモリからＵビット（Ｕは１以上でＴ−１以下の整数）の演算用データを読み出し、該読み出された演算用データに基づきデータを算出する第２工程と、
    前記デジタル画像データの値が、所定値以下ならば前記第１工程で得たデータを出力し、前記デジタル画像データの値が、所定値より大ならば前記第２工程で得たデータを出力する工程と、
    を有する画像処理方法。
  13. Ｍビット（Ｍは２以上の整数）のデジタル画像データのうち、下位のＰビット（Ｐは１以上でＭ以下の整数）を参照して、予め記憶された補正されたデータが読み出される第一のメモリと、
    前記Ｍビットのデジタル画像データのうち、上位のＲビット（Ｒは１以上でＭ−１以下の整数）を参照して、予め記憶された演算用データが読み出される第二のメモリと、
    前記読み出された演算用データに基づき補正されたデータを算出する演算回路と、
    前記Ｍビットのデジタル画像データの値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記Ｍビットのデジタル画像データの値が、所定値より大ならば前記算出された補正されたデータを出力する選択回路と、
    を有する画像処理装置。
  14. Ｍビット（Ｍは２以上の整数）のデジタル画像データのうち、下位のＰビット（Ｐは１以上でＭ以下の整数）を参照して、予め記憶された補正されたデータが読み出される第一のメモリと、
    前記第一のメモリから読み出された補正されたデータに基づきデータを算出する第一の演算回路と、
    前記Ｍビットのデジタル画像データのうち、上位のＲビット（Ｒは１以上でＭ−１以下の整数）を参照して、予め記憶された演算用データが読み出される第二のメモリと、
    前記第二のメモリから読み出された演算用データに基づきデータを算出する第二の演算回路と、
    前記Ｍビットのデジタル画像データの値が、所定値以下ならば前記第一の演算回路で算出されるデータを出力し、前記Ｍビットのデジタル画像データの値が、所定値より大ならば前記第二の演算回路で算出されるデータを出力する選択回路と、
    を有する画像処理装置。
  15. デジタル画像データを参照して、予め記憶されたＴビット（Ｔは２以上の整数）の補正されたデータが読み出される第一のメモリと、
    前記デジタル画像データを参照して、予め記憶されたＵビット（Ｕは１以上でＴ−１以下の整数）の演算用データが読み出される第二のメモリと、
    前記読み出された演算用データに基づき補正されたデータを算出する演算回路と、
    前記デジタル画像データの値が、所定値以下ならば前記読み出された補正されたデータを出力し、前記デジタル画像データの値が、所定値より大ならば前記算出された補正されたデータを出力する選択回路と、
    を有する画像処理装置。
  16. デジタル画像データを参照して、予め記憶されたＴビット（Ｔは２以上の整数）の補正されたデータが読み出される第一のメモリと、
    前記第一のメモリから読み出された補正されたデータに基づきデータを算出する第一の演算回路と、
    前記デジタル画像データを参照して、予め記憶されたＵビット（Ｕは１以上でＴ−１以下の整数）の演算用データが読み出される第二のメモリと、
    前記第二のメモリから読み出された演算用データに基づきデータを算出する第二の演算回路と、
    前記デジタル画像データの値が、所定値以下ならば前記第一の演算回路で算出されたデータを出力し、前記デジタル画像データの値が、所定値より大ならば前記第二の演算回路で算出されたデータを出力する選択回路と、
    を有する画像処理装置。
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