JP2006245393A5 - - Google Patents

Claims (19)

1. 配線層を有する実装基板に第１の半導体デバイスと第２の半導体デバイスが搭載された半導体装置であって、
   前記第１の半導体デバイスは信号を入出力する第１のデバイス端子を有すると共に、前記第１のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値を有し、
   前記第２の半導体デバイスは信号を入出力する第２のデバイス端子を有し、前記第２のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第２の電圧値を有し、
   前記第１の電圧値は第２の電圧値よりも小さく、
   前記配線層は第１のデバイス端子と対応する第２のデバイス端子とを接続する接続配線を有し、
   前記配線層は前記接続配線の配線経路上前記第２の半導体デバイス寄りの位置で前記接続配線から分岐する分岐配線を有する半導体装置。
2. 配線層を有する実装基板に第１の半導体デバイスと第２の半導体デバイスが搭載された半導体装置であって、
   前記第１の半導体デバイスは信号を入出力する第１のデバイス端子を有すると共に、前記第１のデバイス端子から見た出力動作時の出力インピーダンスとして第１の出力インピーダンスを有し、
   前記第２の半導体デバイスは信号を入出力する第２のデバイス端子を有すると共に、前記第２のデバイス端子から見た出力動作時の出力インピーダンスとして第２の出力インピーダンスを有し、
   前記第２の出力インピーダンスは第１の出力インピーダンスよりも小さく、
   前記配線層は第１のデバイス端子と対応する第２のデバイス端子とを接続する接続配線を有し、
   前記配線層は前記接続配線の配線経路上前記第２の半導体デバイス寄りの位置で前記接続配線から分岐する分岐配線を有する半導体装置。
3. 前記分岐配線の分岐位置から第１のデバイス端子に至る接続配線の配線経路長と前記分岐配線の配線経路長とはほぼ等しくされている請求項１又は２記載の半導体装置。
4. 前記実装基板はコア層とその表裏に各々形成されたビルドアップ層とを有し、
   前記接続配線は、前記第１の半導体デバイス及び第２の半導体デバイスが搭載される側の第１のビルドアップ層だけに形成され、前記分岐配線へ分岐する基点は前記第１のビルドアップ層に形成される請求項１又は２記載の半導体装置。
5. 前記分岐配線はコア層を貫通し、前記コア層を挟んで前記第１のビルドアップ層とは反対側のビルドアップ層に接続するテスト端子を有する請求項４記載の半導体装置。
6. 前記第２の半導体デバイスはクロック信号に同期動作される半導体メモリデバイスであり、
   前記第１の半導体デバイスは前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスであり、
   前記第１のデバイス端子及び第２のデバイス端子はデータ入出力とデータストローブ信号を入出力する端子である請求項１又は２記載の半導体装置。
7. 前記半導体メモリデバイスはクロック信号の周波数に対して複数倍の速度でデータの入出力が可能にされるシンクロナスＤＲＡＭである請求項６記載の半導体装置。
8. 前記半導体メモリデバイスはＪＥＤＥＣ標準の端子配列を有するパッケージにダブルデータレートのシンクロナスＤＲＡＭチップが収納された構造を有し、
   前記半導体データ処理デバイスはチップサイズパッケージにマイクロコンピュータチップが収納された構造を有する請求項６記載の半導体装置。
9. 実装基板の一方の面に複数の半導体デバイスが搭載された半導体装置であって、
   前記実装基板は、他方の面に形成された複数の基板端子と配線層とを有し、
   前記半導体デバイスは前記実装基板の配線層に接続される複数のデバイス端子を有し、
   前記複数の半導体デバイスとして、クロック信号に同期動作されクロック信号周波数の複数倍の速度でデータの入出力が可能にされる半導体メモリデバイスと、前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスとを有し、
   前記基板端子として、前記半導体データ処理デバイスに接続される外部インタフェース端子と、前記半導体メモリデバイスに接続するテスト端子とを有し、
   前記配線層は、前記半導体メモリデバイスのデバイス端子と前記半導体データ処理デバイスのデバイス端子とを接続するメモリアクセス用配線と、前記メモリアクセス用配線から分岐して前記テスト端子に接続するテスト配線とを有し、
   少なくとも入出力用のデバイス端子に接続するメモリアクセス用配線と前記テスト配線は、半導体メモリデバイス寄りに分岐位置を有する半導体装置。
10. 前記入出力用のデバイス端子はデータ及びデータストローブ信号用のデバイス端子である請求項９記載の半導体装置。
11. 前記半導体データ処理デバイスは、前記入出力用のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値を有し、
    前記半導体メモリデバイスは、前記入出力用のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第２の電圧値を有し、
    前記第１の電圧値は第２の電圧値よりも小さい請求項１０記載の半導体装置。
12. 前記半導体データ処理デバイスは、前記入出力用のデバイス端子に接続する第１の入出力バッファを有し、
    前記半導体メモリデバイスは、前記入出力用のデバイス端子に接続する第２の入出力バッファを有し、
    前記第２の入出力バッファの出力動作時における出力インピーダンスは前記第１の入出力バッファの出力動作時における出力インピーダンスよりも小さい請求項１０記載の半導体装置。
13. 前記テスト配線の分岐位置から前記半導体データ処理デバイスのデバイス端子に至るメモリアクセス用配線の配線経路長と前記テスト配線の配線経路長はほぼ等しくされている請求項１１又は１２記載の半導体装置。
14. 前記基板端子は、複数列を同心状に周回させた周回端子群と、前記周回端子に囲まれた中央端子群とを有し、
    前記テスト端子は、前記中央端子群の一部と前記周回端子群の内周部側端子の一部に割り当てられている請求項１３記載の半導体装置。
15. コア層、及び前記コア層の表裏に形成された複数の配線層から成り、表面、及び前記表面と反対側の裏面を有する実装基板と、
    信号を入出力するための第１のデバイス端子、及び前記第１のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として第１の電圧値を有し、前記実装基板の前記表面に搭載された前記第１の半導体デバイスと、
    信号を入出力するための第２のデバイス端子、及び前記第２のデバイス端子に入力される信号に対してオーバーシュート及びアンダーシュートの許容幅として、前記第１の電圧値よりも大きい第２の電圧値を有し、前記第１の半導体デバイスと並ぶように、前記実装基板の前記表面に搭載された前記第２の半導体デバイスと、
    前記実装基板の裏面に設けられた外部接続端子と、を含み、
    前記第１の半導体デバイスの出力バッファにおけるドライブ強度は、前記第２の半導体デバイスの出力バッファにおけるドライブ強度よりも小さく、
    前記配線層は、前記第１の半導体デバイスの前記第１のデバイス端子と、この第１のデバイス端子に対応する前記第２の半導体デバイスの前記第２のデバイス端子との間を繋ぐ接続配線と、前記接続配線から分岐され、前記外部接続端子と繋がる分岐配線とを有し、
    前記接続配線から前記分岐配線が分岐する分岐点から前記第２の半導体デバイスの前記第２のデバイス端子までの配線経路長は、前記分岐点から前記第１の半導体デバイスの前記第１のデバイス端子までの配線経路長よりも短いことを特徴とする半導体装置。
16. 前記分岐配線は、前記分岐点に繋がる一端部と、前記一端部とは反対側の他端部とを有し、
    前記分岐配線の他端部は、前記実装基板に設けられた外部接続端子に繋がっており、
    前記分岐点から前記第１のデバイス端子までの前記接続配線の配線経路長と、前記分岐点から前記外部接続端子までの前記分岐配線の配線経路長とは、ほぼ等しくされていることを特徴とする請求項１５記載の半導体装置。
17. 前記第１の半導体デバイスは前記半導体メモリデバイスをアクセス制御する半導体データ処理デバイスであり、
    前記第２の半導体デバイスはクロック信号に同期動作される半導体メモリデバイスであり、
    前記第１のデバイス端子及び第２のデバイス端子は、データ入出力とデータストローブ信号を入出力する端子であることを特徴とする請求項１６記載の半導体装置。
18. 前記半導体メモリデバイスはクロック信号の周波数に対して複数倍の速度でデータの入出力が可能にされるシンクロナスＤＲＡＭである請求項１７記載の半導体装置。
19. 前記分岐配線は前記コア層を貫通して、前記実装基板の前記表面側から、前記実装基板の前記裏面側に引き回されていることを有する請求項１８記載の半導体装置。