JP2006236447A - Ｄｓｖ調整ビットの決定方法及びｄｓｖ調整ビットの決定装置 - Google Patents

Abstract

【課題】エンコード時のＤＳＶ演算時間を短縮することができるＤＳＶ調整ビットの決定方法を提供すること。
【解決手段】ＤＳＶコントローラ４４は、各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値ＤＳＶｂと、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値ＤＳＶａと、第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値ＤＳＶｍとを算出する。そして、ＤＳＶコントローラ４４は、後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに第２後続値ＤＳＶｍを加算する。
【選択図】 図３

Description

本発明は、ビット列のＤＣ成分を０に近づけるようにコードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定方法及びＤＳＶ調整ビットの決定装置に関するものである。

近年、光記録媒体の規格の一つとしてＨＤ−ＤＶＤ(High Definition DVD )規格がある。この規格において、光記録媒体へ書き込むビット列（チャネルビットストリーム：Channel bit Stream）のＤＣ成分が変動するため、再生時、データのスレッショルドレベルが相対的に変化し、正しいデータが再生されない場合がある。このため、データ列のＤＳＶ（Digital Sum Value ）を０（ゼロ）に近づけるようにデータ列を作成するためのコードワード（Code word ）に含まれるＤＳＶ調整ビット（ＤＳＶＣＢ）を決定する必要があり、そのＤＳＶ調整ビットを決定するための演算時間を短縮することが求められている。

従来、光記録媒体にデータを記録する記録方式の一つとして、マークエッジ記録方式が知られている。そのマークエッジ記録方式にて光記録媒体にデータを記録する記録装置は、ホストコンピュータ等から受信した記録データ（データワード:Data word）を、所定の変換テーブルを用いて所定チャネルビット数のコネクトコントロールワードに変換する。このコネクトコントロールワードを連続的に出力したビット列により光記録媒体にデータを記録する。

ビット列（記録波形列）において、シンボル「１」を＋１点、シンボル「０」を−１点として、ある波形列の点数の和をデジタル・サム・バリュー（ＤＳＶ）といい、ある所定区間におけるＤＳＶが０あるいは有限値の符号は、その波形列に直流成分（ＤＣ成分）を持たないのでＤＣフリー符号という。ＤＣフリー符号を使用すると、再生信号に直流成分が無いので、再生装置の２値化回路が簡易で、２値化誤差によって生じるジッタが小さくなるという効果がある。

ところで、ビット列のＤＣ成分が変動すると、再生時、データのスレッショルドレベルが相対的に変化し、正しいデータが再生されない場合がある。このため、データ列のＤＳＶを０に近づけるように、書き込み時のビット列を作成するひつようがある。このため、一部のコードワード（Code word ）には１ビット又は２ビットのＤＳＶ調整ビット（ＤＳＶＣＢ）が含まれている。

記録装置は、所定位置のＤＳＶ調整ビットの直前のチャネルビットまでの累積的なＤＳＶが０に近づくようにその所定位置の１つ前のＤＳＶ調整ビットを決定する。つまり、記録装置は、ＤＳＶ調整ビットが「１」の場合の累積的なＤＳＶ（ＤＳＶ１）と、ＤＳＶ調整ビットが「０」の場合の累積的なＤＳＶ（ＤＳＶ０）とを算出し、ＤＳＶ１とＤＳＶ０とを比較して０（ゼロ）に近いＤＳＶを選択し、そのＤＳＶに対応するシンボルによりＤＳＶ調整ビットを決定する。

ところで、上記のように生成されたチャネルビットストリームを受け付け、光記録媒体にデータを書き込むライトチャネルは、書き込みを開始すると全てのデータの書き込みを終了するまで連続して書き込みを行わなければならない。このため、チャネルビットストリームを生成するエンコーダ回路では、規定時間内に累積的なＤＳＶの演算とＤＳＶＣＢの決定を行わなければならない。しかしながら、１つのコードワードに２つのＤＳＶＣＢ場合、規定時間内に処理を終了することができないという問題がある。

本発明は上記問題点を解決するためになされたものであって、その目的は、エンコード時のＤＳＶ演算時間を短縮することができるＤＳＶ調整ビットの決定方法及びＤＳＶ調整ビットの決定装置を提供することにある。

上記目的を達成するため、請求項１，４に記載の発明によれば、各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とが算出され、後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値が加算される。このため、後続コードワードのＤＳＶ調整ビットの前までの累積的なＤＳＶの演算が先行コードワードの処理期間において実行されるため、後続コードワードの処理にかかる時間が短縮される。

請求項２に記載の発明によれば、着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係が比較され、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットが決定される。

請求項３，５に記載の発明によれば、各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とが算出される。そして、先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理期間において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値が加算されるため、後続コードワードのＤＳＶ調整ビットの前までの累積的なＤＳＶの演算が先行コードワードの処理期間において実行されるため、後続コードワードの処理にかかる時間が短縮される。

次に、２つのＤＳＶ調整ビットを含むコードワードを処理する期間において、着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較し、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットを決定する第１サイクルと、１つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と前記第１後続値の符号の符号が異なるように前記１つ目のＤＳＶ調整ビットの値を決定し、累積的なＤＳＶに前記第１後続値を加算する第２サイクルと、前記第２サイクルにおいて算出した累積的なＤＳＶに所定のシンボルに対応する固定値を加算する第３サイクルと、が実行される。このため、１つ目のＤＳＶ調整ビットをシンボル０に設定した場合の累積的なＤＳＶ０とシンボル１に設定した場合の累積的なＤＳＶ１を算出しそれらを比較して１つ目のＤＳＶ調整ビットを決定する場合に比べて処理時間が短くなり、規定の時間内にＤＳＶ調整ビットの決定とＤＳＶの演算を終了することができる。

以上記述したように、本発明によれば、エンコード時のＤＳＶ演算時間を短縮することができるＤＳＶ調整ビットの決定方法及びＤＳＶ調整ビットの決定装置を提供することができる。

以下、本発明を具体化した一実施の形態を図１〜図１０に従って説明する。
図１は、記録装置１０の概略構成を示すブロック回路図である。
記録装置１０は、記録媒体としてＨＤ−ＤＶＤ(High Definition DVD )規格の光ディスク１１に対してデータの書き込みを行う装置である。

記録装置１０は、制御装置２１を有している。制御装置２１は、１つのチップから構成され、光ディスク１１の回転を駆動制御するに対するデータの書き込みを制御する。例えば、制御装置２１は、ピックアップ２２により光ディスク１１からの反射光を受光した信号をＲＦ回路２３を介して入力し、該信号に基づいてモータドライバ２４を介してスピンドルモータ２５の回転を制御し、光ディスク１１を書き込み／読み出しを行うトラックに応じた回転数で回転駆動する。また、制御装置２１は、上記信号に基づいてピックアップ２２に設けられたアクチュエータを制御し、ピックアップ２２のトラッキング／フォーカスサーボ用及びチルト制御用を行う。

制御装置２１は、ホスト装置（ＨＯＳＴ）２６に接続され、該ホスト装置２６から受け取るコマンド（及び書き込みデータ）に基づいて、光ディスク１１に対するデータの書き込みを制御する。

制御装置２１は、モータドライバ２４を介してスピンドルモータ２５を駆動し、光ディスク１１を回転させる。また、制御装置２１は、ピックアップ２２が設けられたステージ２７を駆動して該ピックアップ２２を光ディスク１１の径方向に移動させる。ピックアップ２２は、制御装置２１から供給される書き込みのための信号により光ディスク１１にデータを記録する。また、ピックアップ２２は、光ディスク１１からの反射光に応じた信号を出力し、その信号はＲＦ回路２３を介して制御装置２１に入力される。

制御装置２１は、ホストインタフェース３１を備え、該ホストインタフェース３１を介してホスト装置２６との間で通信を行う。フォーマッタ３２はエンコーダ回路３３を含み、該エンコーダ回路はホスト装置２６から供給される書き込みのためのデータを、光ディスク１１にデータを書き込むためのビットストリームに変換する。

尚、制御装置２１は、光ディスク１１の反射光に応じた信号から制御のための信号や読み出しデータを生成するためのＡＤＣ３４，リードチャネル３５、等を含んでいる。
図２は、エンコーダ回路３３の機能を示すブロック図である。

エンコーダ回路３３は、第１変換部４１、ステートレジスタ４２、第２変換部４３、調整ビット決定装置としてのＤＳＶコントローラ４４を含む。
第１変換部４１は、ステートレジスタ４２に格納されたステート情報を参照し、図４に示すコードテーブル４１ａを用いてホスト装置２６から入力されるデータワード（Ｂ（ｔ））をコードワード（Ｘ（ｔ））に変換し、ネクストステート（Ｓ（ｔ＋１））をステートレジスタ４２に格納する。

図４に示すように、テーブル４１ａには、データワードと、各データワードに対応する複数（図４において３つ）のコード対が格納されている。各コード対は、それぞれ異なるステート状態に設定されている。各コード対は、コードワード（Code word ）と次のステートを示す値（Next state）とから構成されている。コードワードは１２チャネルビットから構成されている。従って、第１変換部４１は、８ビットのデータワードを１２チャネルビットのコードワードに変換するＥＴＭ変調（Eight to Twelve Modulation）を行う。

図４において、シンボル「＃」で示されるチャネルビットはＤＳＶ調整ビット（ＤＳＶＣＢ）である。テーブル４１ａには、ＤＳＶＣＢを含まないコードワードと、１つのＤＳＶＣＢを含むコードワードと、２つのＤＳＶＣＢを含むコードワードがある。尚、図４において、いくつかのコードワードに含まれるシンボル「＊」は合成ビット（マージビット）であり、連結のためのパターン比較を決定するためのビットである。

例えば、データワードが「ＤＦ」であり、且つ前のステートが「０」の場合、第１変換部４１は、データワード「ＤＦ」に対応するステート０のコードワード「000010001000」を出力し、ステートレジスタ４２にネクストステートとして対応する「２」をステート情報として格納する。次のデータワードが「Ｅ１」の場合、第１変換部４１は、このデータワード「Ｅ１」に対応するステート２のコードワード「00#00100000#」を出力し、ステートレジスタ４２にネクストステートとして対応する「１」を格納する。

第２変換部４３は、図５に示すテーブル４３ａと先行するコードワードを記憶するためのレジスタとを有している。このテーブル４３ａには、隣接する２つのコードワードと比較するコードと、そのコードに対応する連結コードワード（Concatenated code word）が記憶されている。第２変換部４３は、隣接する２つのコードワード（Previous code word,Current code word）がテーブル４３ａのコードの何れかと一致する場合、それらコードワードを連結コードワードに置き換える。第２変換部４３は、先行するコードワードをレジスタに記憶し、次に入力する現在のコードワードと先行コードワードがテーブル４３ａに記憶されたコードと一致するか否かを判断する。尚、図５において、「？」で示されるチャネルビットは「０，１，＃，＊」のうちの何れのシンボルでもよいものである。第２変換部４３は、先行コードワードと現在のコードワードがテーブル４３ａのコードと一致する場合、それらコードワードに変えて連結コードワードを出力する。

ＤＳＶコントローラ４４は、ＦＩＦＯ４４ａを含む。ＤＳＶコントローラ４４は、第２変換部４３から出力されるコードワードを入力し、該コードワードをビットストリームに変換する。この際、ＤＳＶコントローラ４４は、複数のコードワードをＦＩＦＯ４４ａに記憶し、生成するビットストリームのＤＳＶを算出し、該ＤＳＶに基づいてコードワードに含まれるＤＳＶ調整ビットを設定する。

図６に示すように、ビットストリームは、シンボル「１」の時点で極性が反転し、シンボル「０」の部分においては変化しない信号であり、ＤＳＶは、ビットストリームにおいて、シンボル「１」を＋１点、シンボル「０」を−１点として、あるビットストリーム（波形列）の点数の和である。このＤＳＶを０（或いは有限値の符号）とすることは、ビットストリームに直流成分を持たないようにし、再生装置に設ける２値化回路が簡易で、２値化誤差によって生じるジッタを小さくする。

ＤＳＶコントローラ４４は、コードワードをビットストリームに変換する。つまり、ＤＳＶコントローラ４４は、コードワードに対して、該コードワードのシンボル「１」が出現する毎に信号を反転する、例えば、シンボル「１」が出現する毎に「１」又は「０」を連続的に出力することで、ビットストリームを生成する。

そして、ＤＳＶコントローラ４４は、算出するＤＳＶに基づいてＤＳＶＣＢを決定する。例えば、図７に示すように、２つのＤＳＶＣＢを含むコードワードに対して、ＤＳＶコントローラ４４は、２つ目のＤＳＶＣＢ（次ＤＳＶＣＢ）の前までの累積的なＤＳＶを算出し、該ＤＳＶに基づき１つ目（図において左側）のＤＳＶＣＢ（着目ＤＳＶＣＢ（Target DSVCB））を決定する。この時、ＤＳＶコントローラ４４は、着目ＤＳＶＣＢを「１」とした場合における累積的なＤＳＶ（ＤＳＶ１）と、当該着目ＤＳＶＣＢを「０」とした場合における累積的なＤＳＶ（ＤＳＶ０）と算出し、それらＤＳＶ１とＤＳＶ０を比較する。そして、ＤＳＶコントローラ４４は、０又は０に近いＤＳＶに応じたシンボルを選択し、それを１つ目のＤＳＶＣＢとする。

図７において、着目ＤＳＶＣＢを「１」とした場合のＤＳＶ１は「−５」であり、着目ＤＳＶＣＢを「０」とした場合のＤＳＶ０は「＋１」である。従って、ＤＳＶコントローラ４４は、ＤＳＶ０に対応するシンボル「０」を選択し、それを着目ＤＳＶＣＢのシンボルとする。尚、コードワードに１つのＤＳＶＣＢが含まれる場合、そのＤＳＶＣＢのシンボルを決定するためにこれ以後のコードワードに含まれるＤＳＶ値を計算しておく。

次に、ＤＳＶコントローラ４４の構成を説明する。尚、以下の説明において、処理中のコードワードの開始が「Ｌ」（ＮＲＺＩ信号がＬレベル）から始まるものとして説明する。コードワードの開始が「Ｈ」の場合、全ての符号が反転される。

図３に示すように、ＤＳＶコントローラ４４は、記憶回路としてのラッチ回路５１〜５５、ロジック部５６、加算器５７，５８、選択回路５９，６０、比較器６１，６２、制御回路としてのＤＳＶ計算制御部６３を含む。各ラッチ回路５１〜５５は、それぞれクロック信号（図示略）が入力され、該クロック信号に応答して入力信号をラッチし、該ラッチしたレベルを持つ信号を出力する。尚、以後の説明において、各ラッチ回路５１〜５５の出力信号は入力信号と実質的に同じレベルを持つため、出力信号を入力信号と同じ符号を用いて説明する。

第１〜第３ラッチ回路５１〜５３には、図示しないＤＳＶ演算部の出力信号が入力される。
第１ラッチ回路５１には、処理中のコードワードに含まれる１つ目のＤＳＶＣＢ（着目ＤＳＶＣＢ（Target DSVCB））の前までの累積的なＤＳＶ（先行値ＤＳＶｂ）が入力される。尚、処理中のコードワードにＤＳＶＣＢが含まれない場合、該コードワードの全てのビットのＤＳＶを先行値ＤＳＶｂとする。

第２ラッチ回路５２には、着目ＤＳＶＣＢから次ＤＳＶＣＢ（Next DSVCB）の前までの累積的なＤＳＶ（第１後続値ＤＳＶａ）が入力される。この第１後続値ＤＳＶａは、着目ＤＳＶＣＢをシンボル「０」と仮定し、且つ「Ｌ」から始まるものとした値である。尚、処理中のコードワードに次ＤＳＶＣＢが含まれない場合、着目ＤＳＶＣＢから最終ビットまでの累積的なＤＳＶを第１後続値ＤＳＶａとする。また、処理中のコードワードがＤＳＶＣＢを含まない場合、第１後続値ＤＳＶａは「０」である。

第３ラッチ回路５３には、第１後続値ＤＳＶａから固定値「２」を減算した値を持つ第２後続値ＤＳＶｍが入力される。この固定値「−２」は、ＤＳＶＣＢを含むコードワードにおけるＤＳＶＣＢのビット位置により決定されている。図４に示すように、２つのＤＳＶＣＢを含むコードワードにおいて、１つ目のＤＳＶＣＢは３ビット目であり、１，２ビット目は必ず「０」である。従って、コードワードが「Ｌ」から始まるものとした場合、そのコードワードの１つ目のＤＳＶＣＢの前までの累積的なＤＳＶは、先行するコードワードの最終ビットまでの累積的なＤＳＶに１，２ビット目の「０」に応じて「２」を減算する。つまり、ＤＳＶコントローラ４４は、次に２つのＤＳＶＣＢを含むコードワードが来る場合を想定し、該コードワードの１つ目のＤＳＶＣＢまでの累積的なＤＳＶを予め用意しておく。これにより、ＤＳＶコントローラ４４は、実際に２つのＤＳＶＣＢを含むコードワードの処理を行う場合、１つ目のＤＳＶＣＢまでの累積的なＤＳＶの演算を、そのコードワードに先行して処理するコードワードの処理サイクルにおいて予め実行する。

ロジック部５６には、第１〜第３ラッチ回路５１〜５３の出力信号と、固定値「−１」を持つ信号Ｆｍが入力される。この信号Ｆｍの固定値は２つのＤＳＶＣＢを含むコードワードにおいて、２つ目のＤＳＶＣＢを着目ＤＳＶＣＢとした場合の第１後続値ＤＳＶａである。図４に示すように、２つのＤＳＶＣＢを含むコードワードにおいて、２つ目のＤＳＶＣＢは最終ビット（１２チャネルビット目）である。従って、着目ＤＳＶＣＢをシンボル「０」と仮定した場合、この着目ＤＳＶＣＢから最終ビットまでの累積的なＤＳＶの値は着目ＤＳＶＣＢによる値、即ち「−１」である。従って、ＤＳＶ演算を行わなくても、２つのＤＳＶＣＢを含むコードワードにおいて２つ目のＤＳＶＣＢに対する第１後続値ＤＳＶａは常に一定値となるため、これを固定値として入力する。

ロジック部５６は、ＤＳＶ計算制御部６３からの第１選択信号ＳＥＬＡと極性信号ＰＯＬに基づいて、第１加算器５７及び第２加算器５８への入力を決定する。極性信号ＰＯＬは、処理対象の直前のＤＳＶの極性（正，負）を示す信号である。つまり、ロジック部５６は、第１選択信号ＳＥＬＡに応答して先行値ＤＳＶｂ，第１後続値ＤＳＶａ，第２後続値ＤＳＶｍ，固定値Ｆｍのうちの１つを選択する。そして、ロジック部５６は、極性信号ＰＯＬに応答して、第１加算器５７及び第２加算器５８に対して選択した値を持つ信号の極性を決定する。例えば、極性信号ＰＯＬが「０」の場合、選択した値を持つ信号を第１加算器５７に出力するとともに該信号を反転した反転信号を第２加算器５８に出力し、極性信号ＰＯＬが「１」の場合、選択した値を持つ信号を第２加算器５８に出力するとともに該信号を反転した反転信号を第１加算器５７に出力する。

第１加算器５７は、第１選択回路５９の出力信号が入力され、該出力信号にロジック部５６の出力信号を加算した結果を持つ信号を出力する。第２加算器５８は、第２選択回路６０の出力信号が入力され、該出力信号にロジック部５６の出力信号を符号反転して加算した結果を持つ信号を出力する。つまり、第２加算器５８は、第２選択回路６０の出力信号からロジック部５６の出力信号を減算する減算器として機能する。

第４及び第５ラッチ回路５４，５５は第１〜第３ラッチ回路５１〜５３と同様に図示しないクロック信号が入力され、該クロック信号に応答して第１加算器５７の出力信号を第２加算器５８の出力信号をそれぞれラッチし、該ラッチしたレベルを持つ信号を出力する。

第１選択回路５９には、第４及び第５ラッチ回路５４，５５の出力信号、つまり第１加算器５７と第２加算器５８の出力信号が入力される。第２選択回路６０には、第５及び第４ラッチ回路５５，５４の出力信号、つまり第２加算器５８と第１加算器５７の出力信号が入力される。また、第１選択回路５９及び第２選択回路６０には、共通の第２選択信号ＳＥＬＢが入力される。第１及び第２選択回路５９，６０は、第２選択信号ＳＥＬＢに応答して、互いに異なる信号を選択し、該選択した信号を出力する。例えば、第２選択信号ＳＥＬＢがＨレベルの場合、第１選択回路５９は第１加算器５７の出力信号を選択して出力し、第２選択回路６０は第２加算器５８の出力信号を選択して出力する。

ロジック部５６は、第１選択信号ＳＥＬＡに応答して先行値ＤＳＶｂ，第１後続値ＤＳＶａ，第２後続値ＤＳＶｍ，固定値Ｆｍのうちの１つを第１加算器５７及び第２加算器５８に出力する。出力する値は、所定区間のコードワードに対するＤＳＶ値である。そして、第１加算器５７及び第２加算器５８は、入力信号に第４ラッチ回路５４又は第５ラッチ回路５５に記憶された値を加算する。従って、第１加算器５７及び第２加算器５８の出力信号、即ち第４及び第５ラッチ回路５４，５５に記憶された値は、累積的なＤＳＶ値である。

そして、ロジック部５６は、第１加算器５７に出力する信号に対して、反転した信号を第２加算器５８に出力する。ロジック部５６に入力される信号（先行値ＤＳＶｂ等）は、各値を算出する範囲において「Ｌ」から始まる値として計算したものである。従って、第１加算器５７に出力する値は、同様に「Ｌ」から始まる値として計算したもの、即ち直前のＤＳＶＣＢをシンボル「０」として計算した値であり、第４ラッチ回路５４に記憶される値は直前のＤＳＶＣＢをシンボル「０」として計算した累積的なＤＳＶ値（ＤＳＶ０）である。一方、第２加算器５８に出力する信号は、第１加算器５７に出力する信号を反転した信号であるため、各値を算出する範囲において「Ｈ」から始まる値として計算したものとなる。従って、第２加算器５８に出力する値は、直前のＤＳＶＣＢをシンボル「１」として計算した値であり、第５ラッチ回路５５に記憶される値は直前のＤＳＶＣＢをシンボル「１」として計算した累積的なＤＳＶ値（ＤＳＶ１）である。

第１比較器６１には、第４及び第５ラッチ回路５４，５５に記憶された値、即ちＤＳＶ０，ＤＳＶ１が入力される。第１比較器６１は絶対値の大小を比較するものであり、ＤＳＶ０とＤＳＶ１の絶対値を比較し、値が小さい方に対応するシンボルを出力する。例えばＤＳＶ０の絶対値がＤＳＶ１の絶対値より小さい場合、第１比較器６１はシンボル「０」を出力する。

第２比較器６２には第１後続値ＤＳＶａと極性信号ＰＯＬと第２選択回路６０の出力信号が入力される。第２比較器６２は、２つのＤＳＶＣＢを含むコードワードの処理に使用される。極性信号ＰＯＬは、上記したように、処理対象（コードワード）の直前のＤＳＶの極性を示す。第２比較器６２は、入力信号に基づいて、１つ目のＤＳＶＣＢまでのＤＳＶ値と、第１後続値ＤＳＶａの符号を比較し、比較結果に応じた信号を出力する。

ＤＳＶ計算制御部６３は、第１比較器６１の出力信号に基づいて、直前のＤＳＶＣＢの値を設定する。つまり、ＤＳＶ計算制御部６３は、ＤＳＶ０とＤＳＶ１の比較結果に基づいて、ＤＳＶが０となる又は０に近づくように直前のＤＳＶＣＢを決定する。

また、ＤＳＶ計算制御部６３は、第２比較器６２の出力信号に基づいて、２つのＤＳＶＣＢを含むコードワードに対して、１つ目のＤＳＶＣＢまでのＤＳＶ値と第１後続値ＤＳＶａの符号が互いに異なるように、直前のＤＳＶＣＢの値を設定する。つまり、ＤＳＶ計算制御部６３は、例えば、１つ目のＤＳＶＣＢまでのＤＳＶ値の符号が正（＋）の場合、第１後続値ＤＳＶａの符号が負（−）となるように設定する。これにより、累積的なＤＳＶと０との差が１つ目のＤＳＶＣＢまでのＤＳＶ値よりも大きくなるのを防ぎ、第１後続値ＤＳＶａを含めたときの累積的なＤＳＶを０とする又は０に近づける。

そして、ＤＳＶ計算制御部６３は、コードワードの種類（ＤＳＶＣＢの数）や演算のサイクルに応じて第１選択信号ＳＥＬＡを生成し、ロジック部５６に出力する。また、ＤＳＶ計算制御部６３は、設定したＤＳＶＣＢに応じて極性信号ＰＯＬを生成し、ロジック部５６に出力する。

次に、上記のように構成されたＤＳＶコントローラ４４によるＤＳＶＣＢの決定を、連続する２つのコードワード（先行コードワード、後続コードワード）に含まれるＤＳＶＣＢの数に応じて、図８〜図１０に従って説明する。

（Ａ）先行コードワードに含まれるＤＳＶＣＢが０個、後続コードワードに含まれるＤＳＶＣＢが１個以下の場合。
この場合、着目ＤＳＶＣＢ（ターゲットＤＳＶＣＢ）は、先行コードワードよりも先に処理されたコードワードに含まれている。サイクル１（Ｃｙｃ１）において、ロジック部５６は先行値ＤＳＶｂを出力する。この先行値ＤＳＶｂは、コードワードにＤＳＶＣＢを含んでいないため、最終チャネルビットまでの累積的なＤＳＶである。第１加算器５７は、第４ラッチ回路５４に記憶されたＤＳＶ０に先行値ＤＳＶｂを加算する。従って、第４ラッチ回路５４には、着目ＤＳＶＣＢを「０」としてこのコードワードにおけるシンボルに応じて算出したＤＳＶ（ＤＳＶ０）が記憶される。また、第２加算器５８は、第５ラッチ回路５５に記憶されたＤＳＶ１に負の先行値ＤＳＶｂを加算する。従って、第５ラッチ回路５５には、着目ＤＳＶＣＢを「１」としてこのコードワードにおけるシンボルに応じて算出したＤＳＶ（ＤＳＶ１）が記憶される。

（Ｂ）先行コードワードに含まれるＤＳＶＣＢが０個、後続コードワードに含まれるＤＳＶＣＢが２個の場合。
サイクル１（Ｃｙｃ１）において、上記（Ａ）のサイクル１と同様に、先行コードワードのシンボルに応じてＤＳＶ０，ＤＳＶ１を算出する。次に、サイクル３（Ｃｙｃ３）において、ロジック部５６は、次に２つのＤＳＶＣＢを含むコードワードを処理することが判っているため、第２後続値ＤＳＶｍを出力する。第１加算器５７は、ＤＳＶ０に第２後続値ＤＳＶｍを加算する。従って、第４ラッチ回路５４には、着目ＤＳＶＣＢを「０」としたときの次のＤＳＶＣＢまでの累積的なＤＳＶ（ＤＳＶ０）が記憶される。また、第２加算器５８は、ＤＳＶ１に負の第２後続値ＤＳＶｍを加算する。従って、第５ラッチ回路５５には、着目ＤＳＶＣＢを「１」としたときの次のＤＳＶＣＢまでの累積的なＤＳＶ（ＤＳＶ１）が記憶される。

（Ｃ）先行コードワードに含まれるＤＳＶＣＢが０個、後続コードワードに含まれるＤＳＶＣＢが１個以下の場合。
サイクル１（Ｃｙｃ１）において、上記（Ａ）のサイクル１と同様に、先行コードワードのシンボルに応じてＤＳＶ０，ＤＳＶ１を算出する。但し、この時の先行値ＤＳＶｂは、先行コードワードに含まれるＤＳＶＣＢの直前までのＤＳＶである。

次に、サイクル２（Ｃｙｃ２）において、第１比較器６１の比較結果（絶対値大小比較）に基づきこの先行コードワードより先に処理されたコードワードに含まれる着目ＤＳＶＣＢ（Target DSVCB）を決定する。

次に、サイクル３（Ｃｙｃ３）において、ＤＳＶ計算制御部６３は、決定した着目ＤＳＶＣＢのシンボルに応じて、第４ラッチ回路５４に記憶されたＤＳＶ０又は第５ラッチ回路５５に記憶されたＤＳＶ１を決定ＤＳＶとして第１加算器５７及び第２加算器５８に出力するように選択回路５９，６０を制御するべく第２選択信号ＳＥＬＢを出力する。つまり、決定したＤＳＶＣＢに応じた累積的なＤＳＶを選択する。尚、図９では、着目ＤＳＶＣＢを「０」に設定した場合を示し、ＤＳＶ計算制御部６３は、第４ラッチ回路５４に記憶されたＤＳＶ０を以後の演算に使用するために第１選択回路５９と第２選択回路６０から出力させる。

また、ＤＳＶ計算制御部６３は、ロジック部５６から第１後続値ＤＳＶａを出力するよう第１選択信号ＳＥＬＡを出力する。この時の第１後続値ＤＳＶａは、このコードワードに含まれるＤＳＶＣＢを「０」とし、そのＤＳＶＣＢから先行コードワードの最終チャネルビットまでのＤＳＶである。従って、第４ラッチ回路５４には、着目ＤＳＶＣＢを「０」としてこのコードワードにおけるシンボルに応じて算出したＤＳＶ（ＤＳＶ０）が記憶され、第５ラッチ回路５５には、着目ＤＳＶＣＢを「１」としてこのコードワードにおけるシンボルに応じて算出したＤＳＶ（ＤＳＶ１）が記憶される。

（Ｄ）先行コードワードに含まれるＤＳＶＣＢが０個、後続コードワードに含まれるＤＳＶＣＢが２個の場合。
サイクル１（Ｃｙｃ１）において、上記（Ｃ）のサイクル１と同様に、先行コードワードのシンボルに応じてＤＳＶ０，ＤＳＶ１を算出する。次に、サイクル２（Ｃｙｃ２）において、上記（Ｃ）のサイクル２と同様に、着目ＤＳＶＣＢを決定する。

次に、サイクル３（Ｃｙｃ３）において、上記（Ｃ）のサイクル３と同様に、決定した着目ＤＳＶＣＢのシンボルに応じて、第４ラッチ回路５４に記憶されたＤＳＶ０又は第５ラッチ回路５５に記憶されたＤＳＶ１を決定ＤＳＶとして第１加算器５７及び第２加算器５８に出力するように選択回路５９，６０を制御するべく第２選択信号ＳＥＬＢを出力する。そして、上記（Ｂ）のサイクル３と同様に、ＤＳＶ計算制御部６３は、ロジック部５６が第２後続値ＤＳＶｍを出力するよう第１選択信号ＳＥＬＡを出力する。従って、第４ラッチ回路５４には、ＤＳＶＣＢを「０」としたときの次のＤＳＶＣＢまでの累積的なＤＳＶ（ＤＳＶ０）が記憶され、第５ラッチ回路５５には、ＤＳＶＣＢを「１」としたときの次のＤＳＶＣＢまでの累積的なＤＳＶ（ＤＳＶ１）が記憶される。

（Ｅ）２個のＤＳＶＣＢを含むコードワードに対する処理。
２個のＤＳＶＣＢを含むコードワードに対する処理において、１つ目のＤＳＶＣＢの直前までの累積的なＤＳＶを算出する必要がある。しかし、この演算処理は、上記（Ｂ）又は（Ｄ）のサイクル３において終了している。つまり、上記（Ｂ）又は（Ｄ）のサイクル３では、先行コードワードの最終チャネルビットまでの累積的なＤＳＶの算出と、次のＤＳＶＣＢの直前までの累積的なＤＳＶの算出が同時に行われ、これらの算出処理を平行して行ったことと等価となる。

従って、サイクル１（Ｃｙｃ１）において、ＤＳＶ計算制御部６３は、上記（Ｃ）又は（Ｄ）のサイクル２と同様に、第１比較器６１の比較結果（絶対値大小比較）に基づきこの先行コードワードより先に処理されたコードワードに含まれる着目ＤＳＶＣＢ（Target DSVCB）を決定する。

次に、サイクル２（Ｃｙｃ２）において、ＤＳＶ計算制御部６３は、第２比較器６２の比較結果に基づき、この先行コードワードの１つ目のＤＳＶＣＢを決定する。更に、ＤＳＶ計算制御部６３は、上記（Ｃ）のサイクル３と同様に、決定したＤＳＶＣＢに応じた累積的なＤＳＶを選択し、ロジック部５６から第１後続値ＤＳＶａを出力するよう第１選択信号ＳＥＬＡを出力する。従って、第４ラッチ回路５４には、着目ＤＳＶＣＢを「０」としてこのコードワードにおけるシンボルに応じて算出したＤＳＶ（ＤＳＶ０）が記憶され、第５ラッチ回路５５には、着目ＤＳＶＣＢを「１」としてこのコードワードにおけるシンボルに応じて算出したＤＳＶ（ＤＳＶ１）が記憶される。

次に、サイクル３（Ｃｙｃ３）において、ＤＳＶ計算制御部６３は、上記（Ｃ）のサイクル３と同様に、決定したＤＳＶＣＢに応じた累積的なＤＳＶを選択し、ロジック部５６から第１後続値ＤＳＶａを出力するよう第１選択信号ＳＥＬＡを出力する。更に、ロジック部５６から固定値Ｆｍが出力されるように第１選択信号ＳＥＬＡを出力する。従って、第４ラッチ回路５４には、２つ目のＤＳＶＣＢを「０」としたときの次のＤＳＶＣＢまでの累積的なＤＳＶ（ＤＳＶ０）が記憶され、第５ラッチ回路５５には、２つ目のＤＳＶＣＢを「１」としたときの次のＤＳＶＣＢまでの累積的なＤＳＶ（ＤＳＶ１）が記憶される。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ＤＳＶコントローラ４４は、各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値ＤＳＶｂと、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値ＤＳＶａと、第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値ＤＳＶｍとを算出する。そして、ＤＳＶコントローラ４４は、後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに第２後続値ＤＳＶｍを加算するようにした。このため、後続コードワードのＤＳＶ調整ビットの前までの累積的なＤＳＶの演算を、先行コードワードの処理期間において実行するため、後続コードワードの処理にかかる時間を短縮することができる。

（２）ＤＳＶコントローラ４４は、コードワードが２つのＤＳＶ調整ビットを含む場合、１つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と第１後続値の符号の符号が異なるように１つ目のＤＳＶ調整ビットの値を決定するようにした。従って、１つ目のＤＳＶ調整ビットをシンボル０に設定した場合の累積的なＤＳＶ０とシンボル１に設定した場合の累積的なＤＳＶ１を算出しそれらを比較して１つ目のＤＳＶ調整ビットを決定する場合に比べて処理時間が短くなり、規定の時間内にＤＳＶ調整ビットの決定とＤＳＶの演算を終了することができる。

（３）ＤＳＶコントローラ４４は、２つのＤＳＶ調整ビットを含むコードワードに対する処理期間のサイクル３において、累積的なＤＳＶに所定のシンボルに対応する固定値（−１）を加算するようにした。コードワードに含まれる２つ目のＤＳＶ調整ビットは、最終チャネルビットにあるため、そのＤＳＶ調整ビットを０に設定した場合における後続値は一定値となる。従って、固定値を累積的なＤＳＶに加算することで、後続値を算出する必要がなく、演算に要する時間を短縮することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態において、ＤＳＶコントローラ４４の構成を適宜変更しても良い。例えば、第１加算器５７と第２加算器５８の少なくとも一方を減算器にて構成し、ロジック部５６は加算器又は減算器に、第１選択信号ＳＥＬＡと極性信号ＰＯＬに基づいて決定した値を出力する。

上記各形態から把握できる技術的思想を以下に記載する。
（付記１）
所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定方法において、
前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを算出し、
先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含まない場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第１後続値を加算し、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算するようにしたことを特徴とするＤＳＶ調整ビットの決定方法。
（付記２）
着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較し、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットを決定することを特徴とする付記１記載のＤＳＶ調整ビットの決定方法。
（付記３）
コードワードが２つのＤＳＶ調整ビットを含む場合、１つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と前記第１後続値の符号の符号が異なるように前記１つ目のＤＳＶ調整ビットの値を決定することを特徴とする付記１又は付記２記載のＤＳＶ調整ビットの決定方法。
（付記４）
所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定方法において、
前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを算出し、
先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理期間において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算し、
２つのＤＳＶ調整ビットを含むコードワードを処理する期間において、
着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較し、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットを決定する第１サイクルと、
１つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と前記第１後続値の符号の符号が異なるように前記１つ目のＤＳＶ調整ビットの値を決定し、累積的なＤＳＶに前記第１後続値を加算する第２サイクルと、
前記第２サイクルにおいて算出した累積的なＤＳＶに所定のシンボルに対応する固定値を加算する第３サイクルと、
を実行することを特徴とするＤＳＶ調整ビットの決定方法。
（付記５）
所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定装置において、
前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを記憶する記憶回路と、
先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含まない場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第１後続値を加算し、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算する制御回路と、
を備えたことを特徴とするＤＳＶ調整ビットの決定装置。
（付記６）
前記複数のコードワードを記憶する記憶回路と、
着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較する比較器と、を備え、
前記制御回路は、前記比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記記憶回路に記憶されたコードワードの前記着目するＤＳＶ調整ビットを設定する、
ことを特徴とする付記５記載のＤＳＶ調整ビットの決定装置。
（付記７）
前記制御回路は、コードワードが２つのＤＳＶ調整ビットを含む場合、１つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と前記第１後続値の符号の符号が異なるように前記１つ目のＤＳＶ調整ビットの値を決定する、
ことを特徴とする付記５又は付記６記載のＤＳＶ調整ビットの決定装置。
（付記８）
所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定装置において、
前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを記憶する記憶回路と、
先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理期間において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算する加算器と、を備え、
２つのＤＳＶ調整ビットを含むコードワードを処理する期間において、
着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較し、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットを決定する第１サイクルと、
１つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と前記第１後続値の符号の符号が異なるように前記１つ目のＤＳＶ調整ビットの値を決定し、累積的なＤＳＶに前記第１後続値を加算する第２サイクルと、
前記第２サイクルにおいて算出した累積的なＤＳＶに所定のシンボルに対応する固定値を加算する第３サイクルと、
を実行することを特徴とするＤＳＶ調整ビットの決定装置。

記録装置の概略構成を示すブロック回路図である。 フォーマッタのブロック回路図である。 ＤＳＶコントローラのブロック回路図である。 コードテーブルの説明図である。 連結コードワードテーブルの説明図である。 ビットストリーム、ＤＳＶ、コードワードの説明図である。 コードワードとＤＳＶＣＢの説明図である。 ＤＳＶコントローラの動作説明図である。 ＤＳＶコントローラの動作説明図である。 ＤＳＶコントローラの動作説明図である。

符号の説明

４４ ＤＳＶコントローラ
５１〜５５ ラッチ回路
５７，５８ 加算器
６１，６２ 比較器。

６３ ＤＳＶ計算制御部
Ｆｍ 固定値
ＤＳＶｂ 先行値
ＤＳＶｍ 第２後続値
ＤＳＶａ 第１後続値

Claims (5)

1. 所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定方法において、
   前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
   各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを算出し、
   先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含まない場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第１後続値を加算し、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算するようにしたことを特徴とするＤＳＶ調整ビットの決定方法。
2. 着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較し、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットを決定することを特徴とする請求項１記載のＤＳＶ調整ビットの決定方法。
3. 所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定方法において、
   前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
   各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを算出し、
   先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理期間において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算し、
   ２つのＤＳＶ調整ビットを含むコードワードを処理する期間において、
   着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較し、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットを決定する第１サイクルと、
   １つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と前記第１後続値の符号の符号が異なるように前記１つ目のＤＳＶ調整ビットの値を決定し、累積的なＤＳＶに前記第１後続値を加算する第２サイクルと、
   前記第２サイクルにおいて算出した累積的なＤＳＶに所定のシンボルに対応する固定値を加算する第３サイクルと、
   を実行することを特徴とするＤＳＶ調整ビットの決定方法。
4. 所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定装置において、
   前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
   各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを記憶する記憶回路と、
   先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含まない場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第１後続値を加算し、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算する制御回路と、
   を備えたことを特徴とするＤＳＶ調整ビットの決定装置。
5. 所定数のチャネルビットからなる複数のコードワードを順次ＤＳＶ演算し、累積的なＤＳＶを０に近づけるように前記コードワードに含まれるＤＳＶ調整ビットを決定するＤＳＶ調整ビットの決定装置において、
   前記複数のコードワードは、前記ＤＳＶ調整ビットを０個，１個，２個のうちの何れかの個数を含むコードワードから構成され、
   各コードワードに対して、コードワードの先頭チャネルビットからＤＳＶ調整ビットまでのＤＳＶを累積的に演算した先行値と、ＤＳＶ調整ビットを所定値に仮設定するとともに該ＤＳＶ調整ビットからコードワードの最終チャネルビットまでのＤＳＶを累積的に演算した第１後続値と、前記第１後続値に対してＤＳＶ調整ビットのビット位置に応じた値を加味した第２後続値とを記憶する記憶回路と、
   先行コードワードと後続コードワードの隣接する２つのコードワードにおいて、前記後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理期間において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに前記第２後続値を加算する加算器と、を備え、
   ２つのＤＳＶ調整ビットを含むコードワードを処理する期間において、
   着目するＤＳＶ調整ビットをシンボル０と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ０と、前記着目するＤＳＶ調整ビットをシンボル１と設定した場合におけるＤＳＶを累積的に演算したＤＳＶ１との絶対値の大小関係を比較し、該比較結果に基づいて絶対値が小さい方に対応するシンボルにより前記着目するＤＳＶ調整ビットを決定する第１サイクルと、
   １つ目のＤＳＶ調整ビットまでの累積的なＤＳＶの符号と前記第１後続値の符号の符号が異なるように前記１つ目のＤＳＶ調整ビットの値を決定し、累積的なＤＳＶに前記第１後続値を加算する第２サイクルと、
   前記第２サイクルにおいて算出した累積的なＤＳＶに所定のシンボルに対応する固定値を加算する第３サイクルと、
   を実行することを特徴とするＤＳＶ調整ビットの決定装置。

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