JP2006229362A - 撮像素子及び処理装置 - Google Patents

Abstract

【課題】撮像素子において画質の低下を抑制しつつダイナミックレンジを拡大する。
【解決手段】撮像素子は、複数の画素３０１と、信号読み出し部３１１と、飽和検出部３１２とを備える。各画素３０１は、光電変換部３０２と、電荷電圧変換部３０４と、光電変換部３０２で発生した電荷を電荷電圧変換部３０４に転送する転送制御部３５０とを含む。信号読み出し部３１１は、電荷電圧変換部３０４の電位を出すように構成される。飽和検出部３１２は、光電変換部３０２の露光期間において電荷電圧変換部３０４に生じうる電位を基準電位ＲＥＦと比較する比較器３２０と、比較器３２０の出力に応じて光電変換部３０２をリセットするリセット制御部３２３とを含む。
【選択図】図３

Description

本発明は、撮像素子及びそれを備えた処理装置に関する。

従来から撮像素子のダイナミックレンジの拡大方法として、多くの提案がされている。例えば、特許文献１には、画素部においてフォトダイオードに入射した光の対数に応じた信号を出力する構成が記載されている。また、特許文献２には、フォトダイオードとフローティングディフュージョンの両方で光電変換を行うことによってダイナミックレンジを拡大することが記載されている。特許文献３には、フォトダイオードで発生した電荷を複数回にわたってフローティングディフュージョンに転送することによって、ダイナミックレンジを拡大することが記載されている。

図２は、撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。撮像素子において、２次元の画像を提供する画素アレイは、複数の画素を２次元アレイ状に配列して構成される。

各画素２０１は、フォトダイオード(以下、ＰＤとも記す)２０２、転送スイッチ２０３、フローティングディフュージョン部（以下、ＦＤとも記す）２０４、リセットスイッチ２０７、増幅ＭＯＳアンプ２０５、及び、選択スイッチ２０６を含んで構成されうる。

ＰＤ２０２は、光学系を通して入射する光を光電変換する光電変換部として機能する。ＰＤ２０２のアノードは接地ラインに接続され、カソードは転送スイッチ２０３のソースに接続される。転送スイッチ２０３は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ２０２で発生した電荷をＦＤ２０４に転送する。ＦＤ２０４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

増幅ＭＯＳアンプ２０５は、ソースフォロアとして機能し、そのゲートにはＦＤ２０４で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ２０５は、そのドレインが第１電位を提供する第１電源線ＶＤＤ１に接続され、そのソースが選択スイッチ２０６に接続されている。選択スイッチ２０６は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ２０５に接続され、そのソースが垂直信号線２６０に接続されている。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイの該当する行に属する画素の選択スイッチ２０６が導通状態になり、増幅ＭＯＳアンプ２０５のソースが垂直信号線２６０に接続される。

リセットスイッチ２０７は、そのドレインが第２電位（リセット電位）を提供する第２電源線ＶＤＤ２に接続され、そのソースがＦＤ２０４に接続されていて、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されて、ＦＤ２０４に蓄積されている電荷を除去する。

ＦＤ２０４及び増幅ＭＯＳアンプ２０５他、垂直信号線２６０に定電流を供給する定電流源２０９によってフローティングディフュージョンアンプが構成される。選択スイッチ２０６で選択された行を構成する各画素において、ＦＤ２０４に転送される電荷がＦＤ２０４で電圧信号に変換されて、フローティングディフュージョンアンプを通じて対応する信号読み出し部２１０に出力される。

スイッチ２１１は、ＦＤ２０４のリセット電位をリセットレベル信号として読み出すためのスイッチであり、リセットレベル読み出しパルスφＴＮにより駆動される。リセットレベル蓄積容量２１２には、画素信号の読み出しの直前にリセットレベル信号（ＦＤ２０４のリセットレベルに応じた電位の信号）が蓄積される。

スイッチ２１４は、ＰＤ２０２で発生した電荷信号に応じた電圧信号を読み出すためのスイッチであり、信号読み出しパルスφＴＳにより駆動される。信号レベル蓄積容量２１５には、画素信号の読み出し時に、その画素信号（ＰＤ２０２からＦＤ２０４に転送された電荷に応じた電位の信号）が蓄積される。

差動アンプ２１７は、リセットレベル蓄積容量２１２に蓄積された信号のレベルと信号レベル蓄積容量２１５に蓄積された信号のレベルとの差分を出力線２１８に出力するアンプである。スイッチ２１３、２１６は、水平信号選択パルスφＨｉによって駆動されて、それぞれ容量２１２、２１５の電位を差動アンプ２１７に伝達する。φ出力線２１８には、ＰＤ２０２からＦＤ２０４に転送される電荷に対応する電位とリセット状態のＦＤ２０４の電位との差分を増幅した値が画素信号として出力される。

ここで、差動アンプ２１７の入力端子に接続された共通出力線２１７ａ、２１７ｂには、典型的には、水平信号選択パルスφＨ１〜φＨ（ｉ−１）、φＨ（ｉ＋１）〜φＨｎで駆動される他の列のスイッチ２１３、２１６も接続される（ｎは、画素アレイ１０１の列数）。

図４は、図２に示す撮像素子の駆動パターンを示している。期間ｔ４０１においてパルスφＲＥＳとパルスφＴＸが印加されてリセットスイッチ２０７と転送スイッチ２０３がオンし、ＰＤ２０２とＦＤ２０４の電位が初期電位にリセットされて、そのリセットの終了とともに新たな露光期間が開始される。その後、パルスφＳＥＬが印加されて選択スイッチ２０６をオンすることによって読み出し行が選択される。期間ｔ４０２においてパルスφＴＮが印加されてスイッチ２１１がオンすることによって、ＦＤ２０４のリセット電位に応じた値がリセットレベル蓄積容量２１２に書き込まれる。

期間ｔ４０３においてパルスφＴＸとパルスφＴＳが印加される。これによってスイッチ２０３、２１４がオンしてＰＤ２０２に蓄積されていた電荷がＦＤ２０４に転送されるとともにＦＤ２０４に転送された電荷に応じた電位が信号レベル蓄積容量２１５に書き込まれる。期間ｔ４０４においてパルスφＨが印加されると、スイッチ２１３、スイッチ２１６がオンし、信号レベル蓄積容量２１５に格納された信号とリセットレベル蓄積容量２１２に格納された信号との差分がアンプ２１７によって増幅されて出力線２１８に出力される。

以上のような撮像素子によれば、信号レベルとリセットレベルとの差分を増幅して出力することによって、撮像素子の固定パターンノイズを低減し、また画素のリセットスイッチのばらつきによるノイズを低減することができる。

しかしながら、このような撮像素子では、ＰＤに溜まった電荷が該ＰＤの寄生容量を超えたときに、ポテンシャルの障壁の低いところに漏れこんでしまうという問題がある。このような問題について図７を参照して説明する。図７において、上部にはＰＤ、ＦＤ及び転送スイッチの位置関係が示され、下部にはこれらのポテンシャル状態が示されている。理想的には、図７（ａ）に示すように、ＰＤで発生した電荷の全てがＰＤの寄生容量に蓄積される。しかしながら、ＰＤで発生した電荷が多いときには、図７（ｂ）に示すように、ポテンシャル障壁の低い転送スイッチの下を通過し、ＦＤに漏れ込んでしまう。このような構造の画素をもつ撮像素子において、前述のような信号レベルとリセットレベルとの差分を演算すると、図７（ａ）のように理想的な場合には、出力信号は、ＰＤで発生した電荷に比例する。しかしながら、図７（ｂ）のようにＰＤからＦＤに電荷が漏れこんだ場合には、出力信号は、ＰＤで発生しＦＤに漏れ込んだ電荷の分だけ小さくなってしまう。

特許文献４には、ＰＤからＦＤへ電荷が漏れ込んだ後は、出力信号を飽和信号に置き換えることによって、出力信号が小さくなることを防止することが記載されている。また、特許文献５には、この現象を利用し、ＦＤに漏れこんだ電荷分の信号をＰＤで発生した電荷と足し合わせることで、ダイナミックレンジを拡大することが記載されている。
特開平１１−３１３２５７号公報 特開２０００―５９６８８号公報 特開２００１−１７７７７５号公報 特開２０００−２８７１３１号公報 特開２００３−８７６６５号公報

しかしながら、特許文献４に記載された方法では、ＰＤからＦＤに電荷が漏れ込んだ画素については、それらから読み出された画素信号が全て同一画素値として扱われる。したがって、高輝度側の階調性が失われ、結果としてダイナミックレンジが縮小することになる。また、特許文献５に記載された方法では、ＰＤで発生した電荷がＦＤのみに漏れ込む撮像素子では、入射光量に比例した出力が得られるが、そうでない撮像素子では、ＦＤに漏れ込んだ電荷による出力と、ＰＤが飽和していない場合（ＰＤから電荷が溢れない場合）における出力との間に感度差が生じる。そのため、それらを足し合わせた出力は、ＰＤが飽和した段階でニーポイントを持ち、ＰＤが飽和するレベルや、ＰＤからＦＤへの電荷の漏れこみ量に画素ごとの差異があった場合には、画素間でニーポイントがばらついてしまう。

本発明は、上記の課題認識を基礎としてなされたものであり、画質の低下を抑制しつつダイナミックレンジを拡大することを目的とし、より具体的な例を挙げれば、例えば、光電変換部から電荷電圧変換部への電荷の漏れ込みによるダイナミックレンジの縮小問題、及び／又は、画素間におけるニーポイントのばらつき問題を解消或いは緩和することを目的とする。

本発明の撮像装置は、少なくとも１つの画素と、信号読み出し部と、飽和検出部とを備え、前記画素は、光電変換部と、半導体領域と、前記光電変換部で発生した電荷を前記半導体領域に転送する転送制御部とを含み、前記信号読み出し部は、前記半導体領域からの信号を出すように構成され、前記飽和検出部は、前記光電変換部の露光期間において前記半導体領域に生じた信号を検出し、その検出結果に基づいて前記光電変換部をリセットするリセット制御部とを含む、ことを特徴とする。

本発明の好適な実施形態によれば、前記リセット制御部は、前記光電変換部の露光期間において前記光電変換部から前記半導体領域に漏れ込む電荷が所定基準量よりも多い場合には前記光電変換部をリセットし、該電荷が前記所定基準量よりも小さい場合には前記光電変換部をリセットしないように構成されることが好ましい。

本発明の好適な実施形態によれば、前記飽和検出部は、１つの露光期間において、前記半導体領域に生じた信号と基準電位とを比較する比較器による比較動作を少なくとも２回行うように構成されることが好ましい。

本発明の好適な実施形態によれば、前記信号読み出し部は、前記転送制御部による転送動作に応じて前記半導体領域から読み出される信号と前記転送制御部による転送動作前に前記半導体領域から読み出されるリセットレベル信号との差分を画素信号として読み出すように構成され、前記リセット制御部は、前記比較器による少なくとも２回の比較動作のうち最後の比較動作をリセットレベル信号の読み出し後に行い、前記飽和検出部は、前記比較器による少なくとも２回の比較動作のうち最後の比較動作以外の比較動作の結果に応じて前記光電変換部をリセットするように構成されることが好ましい。

本発明の好適な実施形態によれば、前記飽和検出部は、前記比較器による比較結果を蓄積するメモリを更に含むことが好ましい。

本発明の好適な実施形態によれば、前記飽和検出部は、前記比較器による少なくとも２回の比較動作の結果をそれぞれ蓄積するメモリを更に含むことが好ましい。

本発明の好適な実施形態によれば、前記飽和検出部による検出結果を出力する出力回路を更に備えることが好ましい。

本発明の好適な実施形態によれば、前記出力回路は、前記信号読み出し部によって読み出される画素信号と前記飽和検出部による検出結果とを同一の信号線に対して互いに異なる期間に出力するように構成されることが好ましい。

本発明の好適な実施形態によれば、前記出力回路は、前記信号読み出し部によって読み出される１画素の画素信号と次の１画素の画素信号との間の期間において、前記飽和検出部による検出結果を出力するように構成されることが好ましい。

本発明の好適な実施形態によれば、前記基準電位を設定可能に構成されることが好ましい。
本発明の好適な実施形態によれば、前記リセット制御部が前記光電変換部をリセットするタイミングを設定可能に構成されることが好ましい。

本発明の好適な実施形態によれば、前記転送制御部は、前記光電変換部と前記電荷電圧変換部との間に接続された転送スイッチと、露光期間を制御する転送パルスと前記リセット制御部から提供されるリセット制御信号との論理和を演算してその演算結果によって前記転送スイッチを制御する転送スイッチ制御部とを含むことが好ましい。

本発明の好適な実施形態によれば、前記転送制御部は、前記光電変換部と前記電荷電圧変換部との間に並列に接続された第１、第２転送スイッチを含み、前記第１転送スイッチは、露光期間を制御する転送パルスによって制御され、前記第２転送スイッチは、前記リセット制御部から提供されるリセット制御信号によって制御されることが好ましい。

本発明の好適な実施形態によれば、前記画素は、前記半導体領域をリセットするリセット部を更に含み、前記光電変換部のリセットは、前記光電変換部と前記半導体領域とが電気的に接続されるように前記リセット制御部が前記転送制御部を制御するとともに、前記リセット部が前記半導体領域をリセットすることによってなされることが好ましい。

本発明の好適な実施形態によれば、前記撮像装置は、前記信号読み出し部から出力される信号を処理する信号処理回路を更に備えることが好ましい。

本発明の好適な実施形態によれば、前記信号処理回路は、前記飽和検出部による検出結果に基づいて、前記撮像素子から出力される画素信号を補正することが好ましい。

本発明の好適な実施形態によれば、前記信号処理回路は、前記検出結果に基づいて、前記信号読み出し部から出力される画素信号にゲインを掛けることが好ましい。

本発明の好適な実施形態によれば、前記撮像装置は、前記信号読み出し部から出力される信号を処理する信号処理回路を更に備え、前記信号処理回路は、前記飽和検出部による検出結果が、前記光電変換部の露光期間において前記光電変換部から前記半導体領域に漏れ込む電荷が所定基準量よりも多いことを示している場合に、前記リセット制御部による前記光電変換部のリセットによる露光期間の短縮分を補うように、前記信号読み出し部から出力される画素信号にゲインを掛けることが好ましい。

本発明の好適な実施形態によれば、前記撮像装置は、前記信号読み出し部から出力される信号を処理する信号処理回路を更に備え、前記信号処理回路は、前記比較器による少なくとも２回の比較動作のうち最後の比較動作以外の比較動作の結果が、前記光電変換部の露光期間において前記光電変換部から前記電荷電圧変換部に漏れ込む電荷が所定基準量よりも多いことを示している場合には、前記リセット制御部による前記光電変換部のリセットによる露光期間の短縮分を補うように、前記撮像素子から出力される画素信号にゲインを掛け、

前記最後の比較動作の結果が、前記光電変換部の露光期間において前記光電変換部から前記電荷電圧変換部に漏れ込む電荷が前記所定基準量よりも多いことを示している場合には、前記撮像素子から出力される画素信号を飽和信号によって置き換えることが好ましい。

本発明によれば、撮像素子によって撮像される画像の画質の低下を抑制しつつダイナミックレンジを拡大することができる。より具体的な例を挙げれば、本発明によれば、例えば、光電変換部から電荷電圧変換部への電荷の漏れ込みによるダイナミックの縮小問題、及び／又は、画素間におけるニーポイントのばらつき問題を解消或いは緩和することができる。

以下、添付図面を参照しながら本発明の好適な第１実施形態を説明する。

図１は、本発明の好適な実施形態の撮像素子１００の全体構成を概略的に示す図、図３は、図１に示す撮像素子１００における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。撮像素子１００は、画素アレイ１０１と、画素アレイ１０１における行を選択する垂直選択回路１０２、画素アレイ１０１における列を選択する水平選択回路１０４、画素アレイ１０１中の画素のうち垂直選択回路１０２及び水平選択回路１０４によって選択される画素の信号を読み出す読み出し回路１０３を含んで構成されうる。なお、撮像素子１００は、図示された構成要素以外にも、例えば、垂直選択回路１０２、水平選択回路１０４、信号読み出し部１０３等にタイミングを提供するタイミングジェネレータ或いは制御回路等を備えうる。

典型的には、垂直選択回路１０２は、画素アレイ１０１の複数の行を順に選択し、水平選択回路１０４は、垂直選択回路１０２によって選択されている行を構成する複数の画素を順に選択するように画素アレイの複数の列を順に選択する。

画素アレイ１０１は、２次元の画像を提供するために、複数の画素を２次元アレイ状に配列して構成される。図３に示すように、各画素３０１は、フォトダイオード(ＰＤ)３０２、転送スイッチ３０３、フローティングディフュージョン部（ＦＤ；半導体領域）３０４、リセットスイッチ３０７、増幅ＭＯＳアンプ３０５、選択スイッチ３０６、転送スイッチ制御部３０８及び比較結果転送スイッチ３２３を含んで構成されうる。

ＰＤ３０２は、光学系を通して入射する光を光電変換する光電変換部として機能する。ＰＤ３０２のアノードは接地ラインに接続され、カソードは転送スイッチ３０３のソースに接続される。転送スイッチ３０３は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ２０２で発生した電荷をＦＤ２０４に転送する。ＦＤ（半導体領域）２０４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

転送スイッチ制御部３０８は、露光期間を制御する垂直転送パルスφＴＸ１と後述の第１比較結果信号（リセット制御信号）ＣＲ１との論理和を演算して転送パルスφＴＸを発生する。転送スイッチ３０３及び転送スイッチ制御部３０８は、垂直転送パルスφＴＸ１及び第１比較結果信号ＣＲ１の少なくとも一方がアクティブレベル（ここでは、ハイレベル）になった時に、ＰＤ３０２で発生した電荷をＦＤ３０４に転送する転送制御部３５０を構成する。

図８は、転送制御部の他の構成例を示す図である。図８に示す転送制御部３５０'は、ＰＤ３０２のカソードとＦＤ３０４との間に並列接続された転送スイッチ３３１、３３２で構成され、転送スイッチ３３１のゲートには第１比較結果信号ＣＲ１が接続され、転送スイッチ３３２のゲートには露光期間を制御する垂直転送パルスφＴＸ１が接続されている。したがって、図８に示す転送制御部３５０'は、垂直転送パルスφＴＸ１及び第１比較結果信号ＣＲ１の少なくとも一方がアクティブレベル（ここでは、ハイレベル）になった時に、ＰＤ２０２で発生した電荷をＦＤ２０４に転送する転送制御部３５０を構成する。

増幅ＭＯＳアンプ３０５は、ソースフォロアとして機能し、そのゲートがＦＤ３０４に接続されていて、ＦＤ３０４で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ３０５は、そのドレインが第１電位を提供する第１電源線ＶＤＤ１に接続され、そのソースが選択スイッチ３０６に接続されている。選択スイッチ３０６は、そのゲートに対して垂直選択回路１０２から提供される垂直選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ３０５に接続され、そのソースが垂直信号線３６０に接続されている。垂直選択パルスφＳＥＬがアクティブレベル（ここでは、ハイレベル）になると、画素アレイ１０１の該当する行に属する画素の選択スイッチ３０６が導通状態になり、増幅ＭＯＳアンプ３０５のソースが垂直信号線３６０に接続される。

スイッチ３２３は、第１比較結果メモリ３２２に格納された比較結果を第１比較結果信号ＣＲ１として転送制御部３５０（図８に示す例では、転送制御部３５０'）に伝達するためのスイッチで、垂直選択回路１０２から提供される比較結果転送パルスφＴＸ２により駆動される。

リセットスイッチ３０７は、そのドレインが第２電位（リセット電位）を提供する第２電源線ＶＤＤ２に接続され、そのソースがＦＤ３０４に接続されていて、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されてＦＤ３０４に蓄積されている電荷を除去する。

ＦＤ３０４及び増幅ＭＯＳアンプ３０５の他、垂直信号線３６０に定電流を供給する定電流源３０９によってフローティングディフュージョンアンプが構成される。選択スイッチ３０６で選択された行を構成する各画素において、ＦＤ３０４に転送される電荷がＦＤ３０４で電圧信号に変換されて、フローティングディフュージョンアンプを通じて対応する読み出し部３１０に出力される。

読み出し部３１０は、信号読み出し部３１１、飽和検出部３１２及び信号選択回路３２９を含んで構成されうる。

まず、信号読み出し部３１１について説明する。スイッチ３１３は、ＦＤ３０４のリセット電位をリセットレベル信号として読み出すためのスイッチであり、リセットレベル読み出しパルスφＴＮにより駆動される。リセットレベル蓄積容量３１４には、画素信号の読み出しの直前にリセットレベル信号（ＦＤ３０４のリセットレベルに応じた電位の信号）が蓄積される。

スイッチ３１６は、ＰＤ３０２で発生した電荷信号に応じた電圧信号を読み出すためのスイッチであり、信号読み出しパルスφＴＳにより駆動される。信号レベル蓄積容量３１７には、画素信号の読み出し時に、その画素信号（ＰＤ３０２からＦＤ３０４に転送された電荷に応じた電位の信号）が蓄積される。

差動アンプ３１９は、リセットレベル蓄積容量３１４に蓄積された信号のレベルと信号レベル蓄積容量３１７に蓄積された信号のレベルとの差分を出力線１０５に出力するアンプである。スイッチ３１５、３１８は、水平選択回路１０４から提供される水平信号選択パルスφＨ１ｉによって駆動されて、それぞれ容量３１４、３１７の電位を差動アンプ３１９に伝達する。出力線１０５には、ＰＤ３０２からＦＤ３０４に転送される電荷に対応する電位とリセット状態のＦＤ３０４の電位との差分を増幅した値が画素信号として出力される。

ここで、差動アンプ３１９の入力端子にそれぞれ接続された共通出力線３１９ａ、３１９ｂには、水平信号選択パルスφＨ１１〜φＨ１（ｉ−１）、φＨ１（ｉ＋１）〜φＨ１ｎで駆動される他の列のスイッチ３１５、３１８も接続される（ｎは、画素アレイ１０１の列数）。水平信号選択パルスφＨ１ｉ（ｉ＝１〜ｎ）は、水平選択回路１０４によって、例えば、ｉ〜ｎの順に印加される。

次に、飽和検出部３１２について説明する。比較回路３２０は、増幅ＭＯＳアンプ３０５及び選択スイッチ３０６を通して垂直信号線３６０上に読み出される電荷蓄積期間（露光期間）におけるＦＤ３０４の電位と所定の基準電位ＲＥＦとを比較して、その比較結果を比較結果信号ＣＲとして出力する。

ここで、比較結果信号ＣＲは、比較結果に応じて、第１論理レベル又は第２論理レベルを有することになる。具体的には、比較回路３２０は、増幅ＭＯＳアンプ３０５及び選択スイッチ３０６を通して垂直信号線３６０上に読み出されるＦＤ３０４の電位が基準電位ＲＥＦよりも低い場合、すなわち、ＰＤ３０２からＦＤ３０４に対して電荷が基準量を超えて漏れ込んだ場合は、第１論理レベルＶＤＤＣＯＭＰ（ここでは、ハイレベル）を出力する。また、比較回路３２０は、増幅ＭＯＳアンプ３０５及び選択スイッチ３０６を通して垂直信号線３６０上に読み出されるＦＤ３０４の電位が基準電位ＲＥＦよりも高い場合は、すなわち、ＰＤ３０２からＦＤ３０４に対して電荷が漏れ込んでいない場合又は漏れ込みが基準量に満たない場合は、第２論理レベルＧＮＤＣＯＭＰ（ここでは、ローレベル）を出力する。

撮像素子１００は、基準電位ＲＥＦを任意に設定可能に構成されることが好ましい。例えば、基準電位ＲＥＦを撮像素子１００の外部から印加するように撮像素子１００を構成にすることによって、基準電位ＲＥＦを任意の電位に設定することができる。或いは、撮像素子１００に変換器を備えて、撮像素子１００の外部から提供されるデータ或いはコードにしたがって該変換器によって基準電位ＲＥＦを発生してもよい。

スイッチ３２１、３２４は、比較回路３２０による比較結果（ＶＤＤＣＯＭＰ又はＧＮＤＣＯＭＰ）をそれぞれ第１比較結果メモリ３２２、第２比較結果メモリ３２５に伝達するためのスイッチである。スイッチ３２１、３２４は、それぞれ第１格納パルスφＣｏｍｐ１、第２格納パルスφＣｏｍｐ２によって駆動される。

撮像素子１００は、比較結果転送パルスφＴＸ２のタイミングを任意に設定可能に構成されることが好ましい。スイッチ３２６、３２７は、第１比較結果メモリ３２２、第２比較結果メモリ３２５に格納された比較結果を飽和検出信号選択回路３２８に伝達するためのスイッチであり、水平比較信号選択パルスφＨ２ｉによって駆動される。飽和検出信号選択回路３２８は、飽和検出信号選択信号φｍｐｘ１が第１論理レベル（ここでは、ハイレベル）のときは第１比較メモリ３２２を選択し、第２論理レベル（ここでは、ローレベル）のときは第２比較メモリ３２５を選択する。

ここで、飽和検出信号選択回路３２８の入力端子にそれぞれ接続された共通出力線３２８ａ、３２８ｂには、水平比較信号選択パルスφＨ１１〜φＨ１（ｉ−１）、φＨ１（ｉ＋１）〜φＨ１ｎで駆動される他の列のスイッチ３２６、３２７も接続される（ｎは、画素アレイ１０１の列数）。水平比較信号選択パルスφＨ２ｉ（ｉ＝１〜ｎ）は、水平選択回路１０４によって、例えば、ｉ〜ｎの順に印加される。

次に信号選択回路３２９について説明する。信号選択回路３２９は、選択信号ｍｐｘ２にしたがって信号読み出し部３１１の出力信号（画素信号）及び飽和検出部３１２の出力信号（比較結果）のいずれか一方を選択して出力線１０５に出力する。具体的には、信号選択回路３２９は、選択信号ｍｐｘ２が第１論理レベル（ここでは、ハイレベル）ときは信号読み出し部３１１の出力信号（画素信号）を選択し、第２論理レベル（ここでは、ローレベル）のときは飽和検出部３１２の出力信号（比較結果）を選択する。

図５は、図１及び図３に示す撮像素子１００の駆動パターンを示している。以下、図１、図３及び図５を参照しながら撮像素子１００の動作を説明する。

期間ｔ５０１においてタイミングジェネレータ（或いは制御回路、以下同様）からパルスφＲＥＳとパルスφＴＸ１が印加されると、パルスφＴＸが生成され、パルスφＲＥＳによってリセットスイッチ３０７がオンされるとともにパルスφＴＸ１によって転送スイッチ３０３がオンされる。これによって、ＰＤ３０２とＦＤ３０４の電位が初期電位にリセットされて、そのリセットの終了とともに新たな露光期間（蓄積期間）ｔ５０９が開始される。なお、露光期間ｔ５０９は、リセットの終了時から垂直転送パルスφＴＸ１の終了時までである。

その後、タイミングジェネレータから画素アレイ１０１の該読み出し対象行についてのパルスφＳＥＬが印加されて選択スイッチ３０６がオンすることによって読み出し行が選択される。

露光期間内の期間ｔ５０２において、タイミングジェネレータからパルスφＣｏｍｐ１が印加されてスイッチ３２１がオンする。これによって、ＦＤ３０４に存在する電荷に対応する電位が増幅ＭＯＳアンプ３０５によって垂直信号線３６０上に増幅された電位と基準電位ＲＥＦとが比較器３２０によって比較されて、その比較結果が比較結果信号ＣＲとして出力されて、第１比較結果メモリ３２２に書き込まれる。図７の（ｂ）に示すようにＰＤ３０２からＦＤ３０４への漏れ込みある場合は、第１比較結果メモリ３２２には、第１論理レベルＶＤＤＣＯＭＰ（ここでは、ハイレベル）が書き込まれる。一方、ＰＤ３０２からＦＤ３０４への漏れ込みがない場合は、第１比較結果メモリ３２２には、第２論理レベルＧＮＤＣＯＭＰ（ここでは、ローレベル）が書き込まれる。

露光期間内の期間ｔ５０３において、タイミングジェネレータからリセットパルスφＲＥＳと比較結果転送パルスφＴＸ２が印加される。ここで、第１比較結果メモリ３２２に第１論理レベルＶＤＤＣＯＭＰが書き込まれている場合は、転送パルスφＴＸが発生して、ＰＤ３０２とＦＤ３０４がリセットされる。一方、第１比較結果メモリ３２２に第２論理レベルＧＮＤＣＯＭＰが書き込まれている場合は、転送パルスφＴＸが発生しないので、リセットパルスφＲＥＳによってＦＤ３０４だけがリセットされる。

露光期間内の期間ｔ５０４において、タイミングジェネレータからパルスφＴＮが印加されてスイッチ３１３をオンすることによって、ＦＤ３０４のリセット電位に応じた値がリセットレベル蓄積容量３１４に書き込まれる。

露光期間内の期間ｔ５０５において、タイミングジェネレータからパルスφＣｏｍｐ２が印加されされてスイッチ３２４がオンする。これによって、ＰＤ３０２からＦＤ３０４に漏れ込んだ電荷に対応する電位（漏れ込みがない場合には、リセットレベル）が増幅ＭＯＳアンプ３０５によって垂直信号線３６０上に増幅される。そして、垂直信号線３６０上の電位と基準電位ＲＥＦとが比較器３２０によって比較されて、その比較結果が比較結果信号ＣＲとして出力されて、第２比較結果メモリ３２５に書き込まれる

期間ｔ５０６において、パルスジェネレータから垂直転送パルスφＴＸ１と信号読み出しパルスφＴＳが印加される。垂直転送パルスφＴＸ１の終了は、露光期間の終了を意味する。垂直転送パルスφＴＸ１の印加によって転送パルスＴＸが生成され、これによってスイッチ３０３がオンし、ＰＤ３０２に蓄積された電荷がＦＤ３０４に転送される。また、信号読み出しパルスφＴＳの印加によってスイッチ３１６がオンし、これによってＦＤ３０４に転送された電荷に応じた電位が信号レベル蓄積容量３１７に格納される。

その後、画素アレイ１０１の各列（第１列〜第ｎ列）について、（ａ）信号レベル蓄積容量３１７に蓄積された信号とリセットレベル蓄積容量３１４に格納された信号との差分（つまり、画素信号）、（ｂ）第１比較結果メモリ３２２に格納された信号、（ｃ）第２比較結果メモリ３２５に格納された信号が出力される。ここで、（ｂ）及び（ｃ）の信号の出力は、（ａ）の画像信号の出力の合間（第ｉ列の画素信号の出力と第（ｉ＋１）列の画素信号の出力との合間）、すなわち、共通出力線３１９ａ、３１９ｂを不図示のリセット手段によってリセットする期間においてなされる。

（ａ）、（ｂ）、（ｃ）の信号の出力シーケンスについて、画素アレイ１０１の第１列を代表例として説明する。期間ｔ５１０において、タイミングジェネレータによって水平信号選択パルスφＨ１１（φＨ１ｉ；ｉ＝１）が印加されるとともに選択信号ｍｐｘ２が第１論理レベル（ここでは、ハイレベル）にされると（水平比較信号選択パルスφＨ２ｉ（Ｈ２ｉ；ｉ＝１〜ｎの全て）はインアクティブ状態）、スイッチ３１５、３１８がオンし、信号レベル蓄積容量３１７とリセットレベル蓄積容量３１４の差分がアンプ３１９によって増幅して出力線１０５上に出力される。

期間ｔ５１１において、タイミングジェネレータによって水平比較信号選択パルスφＨ２１（Ｈ２ｉ；ｉ＝１）が印加されるとともに選択信号ｍｐｘ２が第２論理レベル（ここでは、ローレベル）にされると（水平信号選択パルスφＨ１ｉ（Ｈ１ｉ；ｉ＝１〜ｎの全て）はインアクティブ状態）、選択回路３２９は、飽和検出部３１２の出力を出力線１０５上に出力する。ここで、期間ｔ５１１は、飽和検出信号選択信号φｍｐｘ１が第１論理レベル（ここでは、ハイレベル）となる期間ｔ５１２と、第２論理レベル（ここでは、ローレベル）になる期間ｔ５１３とを含む。期間ｔ５１２において、第１比較結果メモリ３２２に格納された信号が出力線１０５上に出力され、期間ｔ５１４において、第２比較結果メモリ３２５に格納された信号が出力線１０５上に出力される。

図６は、出力線１０５上に出力される信号の３つのタイプを例示的に示している。図６（ａ）は、第１比較結果メモリ３２２、第２比較結果メモリ３２５の双方に第２論理レベルＧＮＤＣＯＭＰが書き込まれている場合で、ＰＤ３０２からＦＤ３０４への電荷の漏れ込みが一度もなかった場合の例である。図６（ｂ）は、第１比較結果メモリ３２２に第１論理レベルＶＤＤＣＯＭＰが書き込まれ、第２比較結果メモリ３２５に第２論理レベルＧＮＤＣＯＭＰが書き込まれている場合である。この場合は、期間ｔ５０７においてＰＤ３０２からＦＤ３０４への電荷の漏れ込みがあり、そのために期間ｔ５０７においてＰＤ３０２に蓄積された電荷とＦＤ３０４に漏れ込んだ電荷がリセットされる。そのために、ＰＤ３０２における実質的な露光期間或いは蓄積時間（出力線１０５から出力される画素信号に反映される蓄積時間）は、期間ｔ５０８になる。図６（ｃ）は、第１比較結果メモリ３２２、第２比較結果メモリ３２５の双方に第１論理レベルＶＤＤＣＯＭＰが格納されている場合であり、期間ｔ５０７、期間ｔ５０８の双方において、ＰＤ３０２からＦＤ３０４への電荷の漏れ込みがあった場合である。

画素アレイ１０１の一部の画素においてＰＤ３０２からＦＤ３０４への基準量を超える電荷の漏れがあった場合において、出力線１０５からの信号は、そのままでは画像信号として有効ではない。なぜなら、第１比較結果メモリ３２２に格納された値に反映されるように、ＰＤ３０２における実質的な露光期間或いは蓄積時間が画素ごとに異なっているからである。そのため、撮像素子１００の後段に配置される信号処理回路（例えば、後述の信号処理回路８（図９））において、画像信号の各画素値を適正な値に補正する必要がある。

この補正方法を説明すると、図６（ａ）に示す場合は、出力線１０５上に出力される画像（撮像装置１００から出力される画像信号）信号をそのまま画像信号として使用する。図６（ｂ）の場合は、画像信号にゲインを掛ける。ゲインは、ＰＤ３０２の露光期間（ｔ５０９）に対する実質的な露光期間或いは蓄積時間（ｔ５０８）の不足分を補うように決定すればよい。すなわち、出力線１０５上に出力される画像信号に対して、ゲインとして（蓄積時間ｔ５０９）／（蓄積時間ｔ５０８）を掛ければよい。る図６（ｃ）の場合は、飽和した信号を画像信号とする。図６（ｃ）の信号は、ＦＤ３０４への漏れこみ電荷分の信号がＰＤ３０２に蓄積された電荷に相当する信号から引き算されたもので、信頼性に乏しいためである。

以上のように、本発明の好適な実施形態によれば、撮像装置における各画素の実質的な蓄積時間をＰＤからＦＤへの電荷の漏れ込みに応じて変化させることにより、ダイナミックレンジを拡大することができる。

上記の実施形態では、露光期間におけるＰＤのリセットを一度のみなされるが、第１比較結果メモリに相当するメモリを複数設けることで、露光期間におけるリセットの回数を複数回にすることができ、この場合、更にダイナミックレンジを拡大することができる。

また、上記の実施形態では、第１、第２比較結果メモリの値をそのまま出力するが、第１、第２比較結果メモリの一方の値を反転させて出力することにより、出力線上の信号変動を低減することができる場合がある。

また、上記の実施形態では、画素の飽和検出出力を信号出力のリセット期間を利用して出力するが、このような構成をとることで、飽和検出信号のように、画像信号に付随する情報を出力ピンを新たに設けることなく出力することができる。また、出力ピンの増加が可能な場合には、飽和検出信号を別のピンから出力することも可能である。

次に、上記の撮像素子１００の応用例として、これを組み込んだ撮像装置について説明する。図９は、本発明の好適な実施形態の撮像装置一実施形態を示す図である。

上記の実施形態の撮像素子１００には、絞り機構及びレンズを有する光学系１を通して光線が入射する。光学系１と撮像素子１００との間、又は光学系１内にメカニカルシャッタ２が配置されうる。光学系１、メカニカルシャッタ２及び撮像素子１００は、駆動回路７によって駆動される。ＣＤＳ回路４は、撮像素子１００の出力信号に対してＣＤＳ（Correlated Double Sampling）処理を施し、Ａ／Ｄ変換器５は、ＣＤＳ回路４で処理されたアナログ信号をデジタル信号に変換する。タイミング信号発生回路６は、撮像素子１００、ＣＤＳ回路４及びＡ／Ｄ変換器５に提供するタイミング信号を発生する。信号処理回路８は、Ａ／Ｄ変換された画像データに対して前述の信号処理の他、種々の信号処理を施す。画像メモリ９は、信号処理された画像データを記憶する。

記録回路１１は、信号処理された画像データを記録媒体１０に記録する。表示回路１３は、信号処理された画像データを画像表示装置１２に提供し画像を表示させる。

不揮発性メモリ等のＲＯＭ１５は、制御プログラム、プログラムを実行する際に使用されるパラメータやテーブル等の制御データ、及び、キズアドレス等の補正データを記憶する。ＲＡＭ１６には、ＲＯＭ１５に記憶されたプログラム、制御データ及び補正データが転送され、撮像装置全体を制御するシステム制御部１４によって使用される。

撮影動作に先立ち、撮像装置の電源投入時等のシステム制御部１４の動作開始時において、ＲＯＭ１５から必要なプログラム、制御データ及び補正データがＲＡＭ１６に転送される。光学系１は、システム制御部１４から送られてくる制御信号に応じて、絞りとレンズを駆動して、適切な明るさに設定された被写体像を撮像素子３上に結像させる。次に、メカニカルシャッタ２は、システム制御部１４から送られてくる制御信号に応じて、撮像素子３の動作に合わせて撮像素子１００３を遮光するように駆動される。撮像素子１００は、システム制御部１４により制御されるタイミング信号発生回路１００６が発生する動作パルスを基にして駆動回路７で生成される駆動パルスで駆動され、被写体像を光電変換により電気信号に変換してアナログ画像信号として出力する。撮像素子１００から出力されたアナログの画像信号は、システム制御部１４により制御されるタイミング信号発生回路６が発生する動作パルスにより、ＣＤＳ回路４でクロック同期性ノイズが除去され、Ａ／Ｄ変換器５でデジタル画像信号に変換される。次に、システム制御部１４により制御される信号処理回路８において、デジタル画像信号に対して、色変換、ホワイトバランス、ガンマ補正等の画像処理、解像度変換処理、画像圧縮処理等がなされる。画像メモリ９は、信号処理中のデジタル画像信号を一時的に記憶したり、信号処理されたデジタル画像信号である画像データを記憶したりするために用いられる。信号処理回路８で信号処理された画像データや画像メモリ９に記憶されている画像データは、記録回路１１において画像記録媒体１０に適したデータ（例えば階層構造を持つファイルシステムデータ）に変換されて記録媒体１０に記録したり、信号処理回路８で解像度変換処理を実施された後、表示回路１３において画像表示装置１１に適した信号（例えばＮＴＳＣ方式のアナログ信号等）に変換されて画像表示装置１１に表示されたりする。

ここで、信号処理回路８においては、信号処理をせずにデジタル画像信号をそのまま画像データとして画像メモリ９や記録回路１１に出力してもよい。また、信号処理回路８は、システム制御部１４から要求があった場合に、信号処理の過程で生じたデジタル画像信号や画像データの情報、例えば、画像の空間周波数、指定領域の平均値、圧縮画像のデータ量等の情報、あるいは、それらから抽出された情報をシステム制御部１４に出力する。更に、記録回路１１は、システム制御部１４から要求があった場合に、画像記録媒体１０の種類や空き容量等の情報をシステム制御部１４に出力する。

以下、添付図面を参照しながら本発明の好適な第２実施形態を説明する。この第２実施形態は、図３に示す画素３０１を図１０に示す構成で置き換えたものである。図１０に示すように、各画素１００１は、フォトダイオード(ＰＤ)３０２、転送スイッチ３０３、フローティングディフュージョン部（ＦＤ）３０４、リセットスイッチ３０７、増幅ＭＯＳアンプ３０５、選択スイッチ３０６、比較結果転送スイッチ３２３、オーバーフロードレイン領域（以下ＯＦＤ）１００３及びＰＤリセットスイッチ１００２を含んで構成されうる。

転送スイッチ３０３は、ＰＤ３０２のカソードとＦＤ３０４との間に接続され、ゲートには露光期間を制御する垂直転送パルスφＴＸ１が接続されている。ＰＤリセットスイッチ１００２はＰＤ３０２のカソードとＯＦＤ１００３との間に接続され、ゲートには第１比較結果信号ＣＲ１が接続されている。ＯＦＤ１００３は第３電源線ＶＤＤ３に接続されている。従って、垂直転送パルスφＴＸ１がアクティブ（ここでは、ハイレベル）になった時に、ＰＤ２０２で発生した電荷をＦＤ２０４に転送し、比較結果信号ＣＲ１がアクティブ（ここでは、ハイレベル）になった時には、ＰＤ２０２で発生した電荷をＯＦＤ１００３に排出する。

図１１において、上部にはＰＤ、ＦＤ、ＯＦＤ、ＰＤリセットスイッチ及び転送スイッチの位置関係が示され、下部にはこれらのポテンシャル状態が示されている。垂直転送パルスφＴＸ１とＣＲ１がともにローレベルになっているときに、ＰＤで発生した電荷がＯＦＤの側に漏れこまず、ＦＤの側にもれこむよう、ポテンシャル設計がされている。
画素構成以外の構成例は実施形態１と同様である。また、駆動シーケンスにおいても実施形態１と同様であるが、φＴＸ２とφＲＥＳはφＴＸ２は必ずしも同一の時間帯を持つ必要はない。

本発明の好適な実施形態の撮像素子の全体構成を概略的に示す図でである。 本発明の課題を例示的に説明するために撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。 図１に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。 図２に示す撮像素子の駆動パターンを示す図である。 図１及び図３に示す撮像素子の駆動パターンを示す図である。 出力線上に出力される信号についての３つのタイプを例示的に示す図である。 フォトダイオードとフローティングディフュージョンのポテンシャルを示す図である。 転送制御部の他の構成例を示す図である。 本発明の好適な実施形態の撮像装置或いは処理装置の一実施形態を示す図である。 図１に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。 フォトダイオード、フローティングディフュージョン及びオーバーフロードレイン領域のポテンシャルを示す図である。

符号の説明

１０５ 出力線
３０１ 画素
３０２ フォトダイオード（光電変換部）
３０３ 転送スイッチ
３０４ フローティングディフュージョン部（電荷電圧変換部）
３０５ 増幅ＭＯＳアンプ
３０６ 選択スイッチ
３０７ リセットスイッチ
３０８ 転送スイッチ制御部
３０９ 定電流源
３１０ 読み出し部
３１１ 信号読み出し部
３１２ 飽和検出部
３１３ リセットレベル読み出しスイッチ
３１４ リセットレベル蓄積容量
３１５ 水平選択スイッチ
３１６ 信号レベル読み出しスイッチ
３１７ 信号レベル蓄積容量
３１８ 水平選択スイッチ
３１９ 差動アンプ
３２０ 比較回路
３２１ 第１比較結果転送スイッチ
３２２ 第１比較メモリ
３２３ 比較結果転送スイッチ
３２４ 第２比較結果転送スイッチ
３２５ 第２比較メモリ
３２６ 第１比較メモリ出力スイッチ
３２７ 第２比較メモリ出力スイッチ
３２８ 飽和検出信号選択回路
３２９ 信号選択回路
３３０ 出力線３５０ 転送制御部
３６０ 垂直信号線

Claims (19)

1. 少なくとも１つの画素と、
   信号読み出し部と、
   飽和検出部と、
   を備え、
   前記画素は、光電変換部と、半導体領域と、前記光電変換部で発生した電荷を前記半導体領域に転送する転送制御部とを含み、
   前記信号読み出し部は、前記半導体領域からの信号を出すように構成され、
   前記飽和検出部は、前記光電変換部の露光期間において前記半導体領域に生じた信号を検出し、その検出結果に基づいて前記光電変換部をリセットするリセット制御部とを含む、
   ことを特徴とする撮像装置。
2. 前記リセット制御部は、前記光電変換部の露光期間において前記光電変換部から前記半導体領域に漏れ込む電荷が所定基準量よりも多い場合には前記光電変換部をリセットし、該電荷が前記所定基準量よりも小さい場合には前記光電変換部をリセットしないように構成されている、ことを特徴とする請求項１に記載の撮像装置。
3. 前記飽和検出部は、１つの露光期間において、前記半導体領域に生じた信号と基準電位とを比較する比較器による比較動作を少なくとも２回行うように構成されていることを特徴とする請求項１又は請求項２に記載の撮像装置。
4. 前記信号読み出し部は、前記転送制御部による転送動作に応じて前記半導体領域から読み出される信号と前記転送制御部による転送動作前に前記半導体領域から読み出されるリセットレベル信号との差分を画素信号として読み出すように構成され、
   前記リセット制御部は、前記比較器による少なくとも２回の比較動作のうち最後の比較動作をリセットレベル信号の読み出し後に行い、
   前記飽和検出部は、前記比較器による少なくとも２回の比較動作のうち最後の比較動作以外の比較動作の結果に応じて前記光電変換部をリセットするように構成されていることを特徴とする請求項３に記載の撮像装置。
5. 前記飽和検出部は、前記比較器による比較結果を蓄積するメモリを更に含むことを特徴とする請求項３又は請求項４に記載の撮像装置。
6. 前記飽和検出部は、前記比較器による少なくとも２回の比較動作の結果をそれぞれ蓄積するメモリを更に含むことを特徴とする請求項３又は請求項４に記載の撮像装置。
7. 前記飽和検出部による検出結果を出力する出力回路を更に備えることを特徴とする請求項１乃至請求項６に記載の撮像装置。
8. 前記出力回路は、前記信号読み出し部によって読み出される画素信号と前記飽和検出部による検出結果とを同一の信号線に対して互いに異なる期間に出力するように構成されていることを特徴とする請求項７に記載の撮像装置。
9. 前記出力回路は、前記信号読み出し部によって読み出される１画素の画素信号と次の１画素の画素信号との間の期間において、前記飽和検出部による検出結果を出力するように構成されていることを特徴とする請求項８に記載の撮像装置。
10. 前記基準電位を設定可能に構成されていることを特徴とする請求項３又は請求項４に記載の撮像素子。
11. 前記リセット制御部が前記光電変換部をリセットするタイミングを設定可能に構成されていることを特徴とする請求項１乃至請求項１０のいずれか１項に記載の撮像装置。
12. 前記転送制御部は、前記光電変換部と前記電荷電圧変換部との間に接続された転送スイッチと、露光期間を制御する転送パルスと前記リセット制御部から提供されるリセット制御信号との論理和を演算してその演算結果によって前記転送スイッチを制御する転送スイッチ制御部とを含むことを特徴とする請求項１乃至請求項１１のいずれか１項に記載の撮像装置。
13. 前記転送制御部は、前記光電変換部と前記電荷電圧変換部との間に並列に接続された第１、第２転送スイッチを含み、前記第１転送スイッチは、露光期間を制御する転送パルスによって制御され、前記第２転送スイッチは、前記リセット制御部から提供されるリセット制御信号によって制御されることを特徴とする請求項１乃至請求項１２のいずれか１項に記載の撮像装置。
14. 前記画素は、前記半導体領域をリセットするリセット部を更に含み、
    前記光電変換部のリセットは、前記光電変換部と前記半導体領域とが電気的に接続されるように前記リセット制御部が前記転送制御部を制御するとともに、前記リセット部が前記半導体領域をリセットすることによってなされることを特徴とする請求項１乃至請求項１３のいずれか１項に記載の撮像装置。
15. 前記信号読み出し部から出力される信号を処理する信号処理回路を更に備えることを特徴とする請求項1乃至請求項１４のいずれか1項に記載の撮像装置。
16. 前記信号処理回路は、前記飽和検出部による検出結果に基づいて、前記撮像素子から出力される画素信号を補正することを特徴とする請求項１５に記載の撮像装置。
17. 前記信号処理回路は、前記検出結果に基づいて、前記信号読み出し部から出力される画素信号にゲインを掛けることを特徴とする請求項１５に記載の撮像装置。
18. 前記信号読み出し部から出力される信号を処理する信号処理回路を更に備え、前記信号処理回路は、前記飽和検出部による検出結果が、前記光電変換部の露光期間において前記光電変換部から前記半導体領域に漏れ込む電荷が所定基準量よりも多いことを示している場合に、前記リセット制御部による前記光電変換部のリセットによる露光期間の短縮分を補うように、前記信号読み出し部から出力される画素信号にゲインを掛ける、
    ことを特徴とする請求項２に記載の撮像装置。
19. 前記信号読み出し部から出力される信号を処理する信号処理回路を更に備え、前記信号処理回路は、前記比較器による少なくとも２回の比較動作のうち最後の比較動作以外の比較動作の結果が、前記光電変換部の露光期間において前記光電変換部から前記電荷電圧変換部に漏れ込む電荷が所定基準量よりも多いことを示している場合には、前記リセット制御部による前記光電変換部のリセットによる露光期間の短縮分を補うように、前記撮像素子から出力される画素信号にゲインを掛け、
    前記最後の比較動作の結果が、前記光電変換部の露光期間において前記光電変換部から前記電荷電圧変換部に漏れ込む電荷が前記所定基準量よりも多いことを示している場合には、前記撮像素子から出力される画素信号を飽和信号によって置き換える、
    ことを特徴とする請求項２に記載の撮像装置。

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