JP5451052B2 - 撮像装置 - Google Patents

Description

本発明は、例えば、デジタルカメラやデジタルビデオカメラ等の撮像装置に関する。

ＣＭＯＳＡＰＳを撮像素子として使用し、撮影した画像を記録するデジタルカメラやデジタルビデオカメラなどの撮像装置がある。これらの撮像装置では、撮像素子が有している、暗時のノイズを出力信号から取り除く事で、低ノイズな画質を提供している。

図１４及び図１５を参照して、具体的に説明すると、図１４において、撮像素子１３００は、画素アレイ１３０１、垂直選択回路１３０２、水平選択回路１３０４、及び読み出し回路１３０３を備える。

画素アレイ１３０１は、２次元の画像を提供するために、複数の画素を行方向及び列方向に２次元アレイ状に配列して構成される。

垂直選択回路１３０２は、画素アレイ１３０１における行を選択する回路であり、水平選択回路１３０４は、画素アレイ１３０１における列を選択する回路である。読み出し回路１３０３は、画素アレイ１３０１中の画素のうち、垂直選択回路１３０２及び水平選択回路１３０４によって選択される画素の信号を読み出す回路である。なお、撮像素子１３００は、図示された構成要素以外にも、例えば、垂直選択回路１３０２、水平選択回路１３０４、読み出し回路１３０３等にタイミングを提供するタイミングジェネレータ或いは制御回路等を備える。

垂直選択回路１３０２は、画素アレイ１３０１の複数の行を順番に選択し、水平選択回路１３０４は、垂直選択回路１３０２によって選択されている行を構成する複数の画素を順番に選択するように画素アレイ１３０１の複数の列を順番に選択する。

図１５は、従来の撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。

画素１４０１は、フォトダイオード(ＰＤ)１４０２、転送スイッチ１４０３、フローティングディフュージョン部（ＦＤ）１４０４、リセットスイッチ１４０７、増幅ＭＯＳアンプ１４０５、及び選択スイッチ１４０６を備える。

ＰＤ１４０２は、光学系を通して入射する被写体像を受光して光電変換する光電変換部として機能する。転送スイッチ１４０３は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ１４０２で発生した電荷をＦＤ１４０４に転送する。ＦＤ１４０４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

増幅ＭＯＳアンプ１４０５は、ソースフォロアとして機能し、そのゲートにはＦＤ１４０４で電荷電圧変換された信号が入力される。選択スイッチ１４０６は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動される。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイ１３０１の該当する行に属する画素の選択スイッチ１４０６が導通状態になり、増幅ＭＯＳアンプ１４０５のソースが垂直信号線１４０８に接続される。

リセットスイッチ１４０７は、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されて、ＦＤ２０４に蓄積されている電荷を除去する。

ＦＤ１４０４及び増幅ＭＯＳアンプ１４０５の他、垂直信号線１４０８に定電流を供給する定電流源によってフローティングディフュージョンアンプ（ＦＤアンプ）が構成される。選択スイッチ１４０６で選択された行を構成する各画素において、ＦＤ１４０４に転送される電荷がＦＤ１４０４で電圧信号に変換されて、ＦＤアンプを通じて対応する信号読み出し部に出力される。

ここで、リセットスイッチ１４０７を開閉し、ＦＤ１４０４をリセットした後の信号をリセット信号として読み出し回路１３０３が取得する。その後、転送スイッチ１４０３を開閉し、ＰＤ１４０２の信号をＦＤ１４０４に転送した後の信号を画素信号として読み出し回路１３０３が取得する。

読み出し回路１３０３で画素信号とリセット信号の差分をとることで、画素毎に有するＦＤアンプのばらつきによる固定パターンノイズと、リセットスイッチ１４０７の開閉に伴うリセットノイズを低減し、低ノイズな画質を提供している。

しかし、上記従来の撮像素子では、暗電流ノイズなどのＰＤ１４０２で発生するノイズを取り除くことができないため、例えば、遮光状態で得た撮像素子の信号を画像信号から差分することで、暗電流ノイズを低減する技術が提案されている（特許文献１）。

ところで、最近は高感度化の要求に応えるため、高いゲインをかけ、被写体が暗いときでも撮影可能な撮像装置が提供されている。ゲインは、ＤＳＰやＡＤコンバータなどでかけてもよいが、撮像素子内で高いゲインをかける方が望ましい。なぜなら、システムの前段でゲインをかけた方がシステムの後段で発生するノイズをゲイン倍しなくてもすむので、撮像素子内でゲインをかける方が低ノイズの画像を提供できるからである。
特開平８−３０７７７５号公報

しかし、上述したように、撮像素子内でゲインをかけると、各画素に発生する暗電流のオフセットや暗電流むらによるシェーディングのため、撮像素子の回路のダイナミックレンジを圧迫するという問題が発生する。

そこで、本発明は、撮像素子の各画素で発生する暗電流のオフセット等によって撮像素子の回路のダイナミックレンジを圧迫することなく、低ノイズの画像を得ることができる撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の撮像装置は、入射光量に応じて電荷を発生する受光部と、前記受光部の電荷を一時的に蓄積する蓄積部と、該蓄積部の電荷をリセットするリセット手段とを有する複数の画素が行方向及び列方向に配置され、前記複数の画素から出力される信号を列毎に増幅するゲインアンプを備えた撮像素子を備える撮像装置であって、前記複数の画素における所定画素の出力に基づいて列毎の補正値を算出する算出手段と、各列共通の第１の基準電位または前記算出手段により算出された列毎の補正値に応じた列毎の第２の基準電位を前記ゲインアンプに供給する供給手段と、を備え、前記供給手段は、前記蓄積部の電荷をリセットすることで得られるリセット信号を読み出すときに前記第１基準電位を前記ゲインアンプに供給し、前記受光部で発生した電荷を前記蓄積部に転送することで得られる画素信号を読み出すときに前記第２基準電位を前記ゲインアンプに供給することを特徴とする。

本発明によれば、撮像素子の各画素で発生する暗電流のオフセット等によって該撮像素子の回路のダイナミックレンジを圧迫することなく、低ノイズの画像を得ることができる。

以下、本発明の実施形態を図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態である撮像装置における撮像素子を説明するための概略図である。

図１に示すように、本実施形態の撮像装置における撮像素子は、画素アレイ（受光部）１０１、垂直選択回路１０４、水平選択回路１０５、列読み出し回路１０６、メモリ１０７、出力線１０８、及び列補正値算出・基準電位供給回路１０９を備える。

画素アレイ１０１は、２次元の画像を提供するために、複数の画素を行方向及び列方向に２次元アレイ状に配列して構成される。また、画素アレイ１０１は、垂直方向及び水平方向に、それぞれオプティカルブラック画素（ＯＢ画素）１０２及び開口画素１０３を有する。

開口画素１０３は、被写体の信号を有するが、ＯＢ画素１０２は、光学的に遮光されているため、被写体の信号は有しない。ただし、暗電流や固定パターンノイズなどのノイズは、開口画素１０３と同様にＯＢ画素１０２も有する。ＯＢ画素１０２は、画面の垂直方向に有するＯＢ部を特にＶＯＢと呼び、水平方向に有するＯＢ部をＨＯＢと呼ぶ。

垂直選択回路１０４は、画素アレイ１０１における行を選択する回路であり、水平選択回路１０５は、画素アレイ１０１における列を選択する回路である。

列読み出し回路１０６は、各列に配置され、画素アレイ１０１の画素のうち、垂直選択回路１０４によって選択される画素の信号を読み出す補正回路・ゲイン回路である。列読み出し回路１０６の出力は、メモリ１０７に蓄積される。出力線１０８は、水平選択回路１０５によって選択したメモリ１０７に蓄積された信号を出力する。

列補正値算出・基準電位供給回路１０９は、ＶＯＢの出力を出力線１０８から読み取り、垂直方向、もしくは水平方向に平滑化して、その出力を基準電位として列読み出し回路１０６に供給する。

なお、撮像素子は、図示された構成要素以外にも、例えば、垂直選択回路１０４、水平選択回路１０５、列読み出し回路１０６等にタイミングを提供するタイミングジェネレータ或いは制御回路等を備える。

一般的には、垂直選択回路１０４は、画素アレイ１０１の複数の行を順番に選択し、選択した画素の信号を列毎に列読み出し回路１０６によってメモリ１０７に読み出す。水平選択回路１０５は、メモリ１０７を順番に選択することによって、画素の信号を順番に出力する。

図２（ａ）は、図１に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成例を示す図である。

図２（ａ）に示すように、画素２０１は、フォトダイオード（ＰＤ）２０２、転送スイッチ２０３、フローティングディフュージョン部（ＦＤ）２０４、リセットスイッチ２０７、増幅ＭＯＳアンプ２０５、及び選択スイッチ２０６を備える。

ＰＤ２０２は、光学系を通して入射する光を受光して光電変換する光電変換部として機能する。ＰＤ２０２のアノードは、接地ラインに接続され、カソードは、転送スイッチ２０３のソースに接続される。

転送スイッチ２０３は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ２０２で発生した電荷をＦＤ２０４に転送する。ＦＤ（蓄積部）２０４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

増幅ＭＯＳアンプ２０５は、ソースフォロアとして機能し、そのゲートにはＦＤ２０４で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ２０５は、そのドレインが第１電位を提供する第１電源線ＶＤＤ１に接続され、そのソースが選択スイッチ２０６に接続されている。

選択スイッチ２０６は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ２０５に接続され、そのソースが垂直信号線２０８に接続される。

垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイ１０１の該当する行に属する画素の選択スイッチ２０６が導通状態になり、増幅ＭＯＳアンプ２０５のソースが垂直信号線２０８に接続される。

リセットスイッチ２０７は、そのドレインが第２電位（リセット電位）を提供する第２電源線ＶＤＤ２に接続される。リセットスイッチ２０７は、そのソースがＦＤ２０４に接続されていて、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されて、ＦＤ２０４に蓄積されている電荷を除去する。

ＦＤ２０４及び増幅ＭＯＳアンプ２０５の他、垂直信号線２０８に定電流を供給する定電流源２０９によってフローティングディフュージョンアンプ（ＦＤアンプ）が構成される。

選択スイッチ２０６で選択された行を構成する各画素において、ＦＤ２０４に転送された電荷がＦＤ２０４で電圧信号に変換され、ＦＤアンプを通じて対応する読み出し回路に出力される。

読み出し回路において、容量２１０は、ＦＤ２０４のリセット電位をリセットレベル信号（リセット信号）としてクランプするためのクランプコンデンサであり、垂直信号線２０８に接続される。容量２１０は、コンデンサ２１２及びゲインアンプ（減算手段）２１１と合わせて垂直信号線２０８から読み出した基準信号にゲインをかける。また、容量２１０は、クランプスイッチ２１３とクランプパルスφＣと合わせてクランプ動作を行う。具体的には、クランプパルスφＣがオンのときに、クランプ電位Ｖｒｅｆの電位に垂直信号線２０８の電位をクランプする。

容量２１４は、ゲインアンプ２１１のリセット電位をリセットレベル信号としてクランプするためのクランプコンデンサである。容量２１４は、コンデンサ２１４、ゲインアンプ２１５と合わせてゲインアンプ２１１から読み出した信号にゲインをかける。ここで、ゲインアンプ２１１でかけるゲインに比べてゲインアンプ２１５でかけるゲインの方を高くする。また、容量２１４は、クランプスイッチ２１７とクランプパルスφＣとあわせてクランプ動作を行う。具体的には、クランプパルスφＣがオンのときに、クランプ電位Ｖｒｅｆの電位にゲインアンプ２１１の電位をクランプする。

スイッチ２１８は、ゲインアンプ２１５のオフセット信号を読み出すためのスイッチであり、オフセット読み出しパルスφＴＮにより駆動される。オフセット蓄積容量２１９には、画素信号の読み出しの直前にゲインアンプ２１５のオフセット信号が蓄積される。

スイッチ２２０は、ＰＤ２０２で発生した電荷信号から補正回路で低減したノイズ信号の差分に応じた電圧信号を読み出すためのスイッチであり、信号読み出しパルスφＴＳにより駆動される。信号レベル蓄積容量２２１には、画素信号の読み出し時に、その画素信号からノイズを低減した信号が蓄積される。

差動アンプ２２３は、オフセット蓄積容量２１９に蓄積された信号のレベルと信号レベル蓄積容量２２１に蓄積された信号のレベルとの差分を出力線２２４に出力するアンプである。スイッチ２２５，２２６は、水平信号選択パルスφＨｉによって駆動されて、それぞれ容量２１９，２２１の電位を差動アンプ２２３に伝達する。

ここで、差動アンプ２２３の入力端子に接続された共通出力線２２７ａ，２２７ｂには、一般に、水平信号選択パルスφＨ１〜φＨ（ｉ−１）、φＨ（ｉ＋１）〜φＨｎ（ｎ：画素アレイ１０１の列数）で駆動される他の列のスイッチ２２５，２２６が接続される。

図３は、図２（ａ）に示す撮像素子の駆動パターンとクランプ電位Ｖｒｅｆを示すタイムチャート図である。図２（ａ）および図３を参照して、撮像素子の駆動方法について説明する。

期間ｔ３０１において、パルスφＲＥＳとパルスφＴＸが印加されてリセットスイッチ２０７と転送スイッチ２０３がオンし、ＰＤ２０２とＦＤ２０４の電位が初期電位にリセットされ、そのリセットの終了とともに新たな露光期間が開始される。

その後、パルスφＳＥＬが印加されて選択スイッチ２０６をオンすることによって、読み出し行が選択される。読み出し行が選択されると、垂直信号線２０８がＦＤ２０４のリセットレベルに応じた電位に充電される。

期間ｔ３０２において、パルスφＣ１とパルスφＣ２が印加されてスイッチ２１３とスイッチ２１７がオンする。これにより、ゲインアンプ２１１の出力では、ＦＤ２０４のリセット電位に応じた値が、容量（クランプコンデンサ）２１０を介してクランプ電位ＶＲＥＦ１にクランプされ、また、ゲインアンプ２１５の出力では、クランプ電位ＶＲＥＦ３にクランプされる。

期間ｔ３０３において、パルスφＴＮが印加されてスイッチ２１８がオンすることによって、ＦＤ２０４のリセットレベルと等価であるクランプ電位ＶＲＥＦ３がオフセット蓄積容量２１９に書き込まれる。

期間ｔ３０４において、パルスφＴＸが印加されるが印加されることによってスイッチ２０３がオンし、ＰＤ２０２に蓄積されていた電荷がＦＤ２０４に転送されるとともにＦＤ２０４の電位に応じた電位に垂直信号線２０８が充電される。

ここで、容量２１０の出力側（垂直信号線２０８と接続していない側）の電位は、ＶＲＥＦ１とＰＤ２０２の信号に応じた電位となる。すなわち、クランプ回路によって、画素毎の増幅ＭＯＳアンプ２０５が有する固定パターンノイズやリセットスイッチ２０７のリセットノイズが取り除かれている。

期間ｔ３０５において、ゲインアンプ２１１の基準電位をＶＲＥＦ２に変更し、パルスφＴＳを印加してスイッチ２１６がオンすることによって、ゲインアンプ２１１とゲインアンプ２１５を通して、信号が信号レベル蓄積容量２２１に書き込まれる。

このときのゲインアンプ２１１の出力は、ＰＤ２０２の信号に応じた信号をＳ、容量２１０と容量２１２で決まるゲインをＱとすると、Ｓ＊Ｑ＋ＶＲＥＦ１＋（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）の信号となる。

期間ｔ３０６において、パルスφＨが印加されると、スイッチ２２５、スイッチ２２６がオンし、容量２２１に格納された信号と容量２１９に格納された信号との差分が差動アンプ２２３よって増幅されて出力線２２４に出力される。

出力される信号は、ゲインアンプ２１５でかけるゲインをＦとすると、Ｓ＊Ｑ＋（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）＊Ｆとなる。

次に、シェーディング補正について説明する。

ＶＯＢ画素を読み出す際、ＰＤ２０２の信号には、被写体の情報は存在しないが、期間ｔ３０７の間に画素部で発生する暗電流等のシェーディングが存在し、列毎にオフセットが異なっている。

ＶＯＢ画素を読み出す際は、ＶＲＥＦ２をＶＲＥＦ１と同じ電位に設定し、その際の差動アンプ２２３の出力は、Ｓ＊Ｑ＋（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）＝Ｓ＊Ｑ＊Ｆとなる。この場合のＳは、ＶＯＢで発生したノイズデータと等価であり、この出力を列補正値算出・基準電位供給回路１０９に供給する。

列補正値算出回路は、ＶＯＢの出力を行方向、および／または列方向に保持するメモリを有し、その平均値、中央値、上下の特定割合（数％）を除いた平均値などの演算を行い、列毎に補正値として保有する。これらの演算は、一般的な回路で実現可能である。

図４を用いて、Ｎ行ｍ列のＶＯＢがある場合に、Ｎ行ｍ列目の画素の出力をＰ(Ｎ)(ｍ)としてｍ列目の補正値について説明する。

例えば、ｍ列目の補正値を行方向に３行の平均値、列方向に３列の平均値をとった場合は、ｍ列目の補正値は、(P(N-1)(m-1)+P(N-1)(m)+P(N-1)(m+1)+ P(N)(m-1)+P(N)(m)+P(N)(m+1)+ P(N+1)(m-1)+P(N+1)(m)+P(N+1)(m+1))/9となる。

このようにＶＯＢの出力に対して、演算処理をすることで、欠陥画素の影響を取り除くことが可能となる。また、特定画素のオフセット量が大きいときには、通常の暗電流ではなく、欠陥画素とみなし、欠陥の出力レベルを強制的に一定以下までさげるクリップを行ってもよい。

開口画素１０３の信号を読み出す際には、ＰＤ２０２の信号には、期間ｔ３０７の間に画素で発生するオフセット信号と被写体の情報が含まれる。

その際の差動アンプ２２３の出力は、Ｓ＊Ｑ＋（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）＊Ｆとなる。しかし、ここで列補正値算出回路で求めた補正値が示す列毎のオフセット量が、−（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）となるように、ＶＲＥＦ２を基準電位供給回路で設定する。

そうすることで、差動アンプ２２３の出力は、（Ｓ−オフセット量）＊Ｑ＊Ｆとなる。従って、開口画素１０３のＳは、被写体成分とオフセット成分であるので、差動アンプ２２３の出力は、被写体成分にゲインをかけた値となり、列毎のオフセットをキャンセルすることが可能となる。

基準電位供給回路は、列補正値算出回路で求めた列毎の補正値に応じた値をＶＲＥＦ２として列毎に供給する。

図５は、基準電位供給回路が列補正値算出回路から補正値を受け取り、各列毎の基準電位を出力する処理を説明するための図である。

図５において、列補正値算出回路５０１は、列毎の補正値を算出する。補正値伝達線５０２は、列毎の補正値を基準電源供給回路に受け渡す。基準電位供給回路５０３は、列補正値算出回路５０１からの補正値を列毎に受けとり、基準電位ＶＲＥＦ５０４として供給する。

基準電位ＶＲＥＦは、前述のように、ＶＲＥＦ１（第１基準電位）とＶＲＥＦ２（第２基準電位）があり、ＶＲＥＦ１は各列共通の電圧であり、ＶＲＥＦ２は列毎に異なる電圧である。基準電位供給回路５０３は、前述のように、補正値＝−（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）となるようなＶＲＥＦ２を列毎に列読み出し回路１０６に供給する。

以上説明したように、本実施形態では、撮像素子の固定パターンノイズや画素のリセットスイッチのばらつきによるノイズだけでなく、ＶＯＢで求めた列方向のオフセットもアンプ２１１の後段回路でダイナミックレンジを圧迫することなく低減することができる。

また、本実施形態では、オフセットの補正値は画素アレイ１０１の列毎に有する場合を説明したが、これはオフセット量が列方向に一様でなく、シェーディングを有する場合に有効である。更に、列補正値算出回路を有することで、欠陥画素の影響を受けずに列方向にオフセットの補正をすることができる。

なお、オフセット量が画素アレイ１０１の列方向に一様であれば、列毎に補正値を持たず、補正値は全列同じであってもよい。また、列補正値算出回路で求めるオフセット量は、ＶＯＢの全領域であってもよいし、一部領域でもよい。

図２（ｂ）は、図２（ａ）に対して読み出し回路を変更した例を示す回路図である。図２（ｂ）では、ゲインアンプ２１１で高いゲインをかけることを想定し、ゲインアンプ２１５の役割をゲインアンプ２１１が兼ねている。回路の動作については、前述のとおりである。

（第２の実施形態）
次に、図６及び図７を参照して、本発明の第２の実施形態である撮像装置について説明する。なお、上記第１の実施形態に対して重複又は相当する部分については、図に同一符号を付してその説明を省略する。

本実施形態の撮像装置における撮像素子は、上記第１の実施形態の構成（図１）に加えて、図６に示すように、列毎にＡＤ変換器を有するＡＤ回路６１０を備える。

図７は、図６に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。

図７において、ＡＤ回路６１０を構成するＡＤ変換器７２０でＡ／Ｄ変換されたデジタルデータは、メモリ７２１に保持される。ＡＤ変換器７２０は、図２（ａ）の容量２１１から容量２１５の信号の差分をとる構成にすることが可能であり、また、ゲインをかけることも可能である。

出力線７２２は、メモリ７２１のデータを外部に取り出し、信号線７２３は、メモリ７２１のデータを列補正値算出回路に取り出す。この場合、列補正値算出回路は、デジタルの信号処理回路でよいため、半導体の微細化に伴い、回路の面積を縮小することが可能となる。

列補正値算出回路でのデジタル信号処理により、ＶＯＢの全領域、または一部領域の行および／または列方向の平均値、中央値、上下の特定割合（数％）を除いた平均値などを求め、列毎に補正値として保有する。

列毎の補正値は、基準電位供給回路中の列毎に有する不図示のＤＡ変換器でアナログの電圧に変換され、−（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）となるようなＶＲＥＦ２が、列毎に列読み出し回路１０６に供給される。

以上説明したように、本実施形態では、列補正値算出回路の回路面積を小さくすることができるので、撮像素子の回路規模を縮小することができる。その他の構成および作用効果は、上記第１の実施形態と同様である。

（第３の実施形態）
次に、図８〜図１０を参照して、本発明の第３の実施形態である撮像装置について説明する。なお、上記第１及び第２の実施形態に対して重複又は相当する部分については、図に同一符号を付してその説明を省略する。

本実施形態の撮像装置における撮像素子は、図８に示すように、上記第２の実施形態（図６）の列補正値算出回路・基準電位供給回路１０９が、列毎の補正値を算出する列補正値算出回路８１１及び全列共通の基準電位供給回路８１２に変更されている。

基準電位供給回路８１２は、列補正値算出回路８１１から出力される列毎の補正値に応じた基準電位を列読み出し回路１０６に順次出力する。

図９は、図８に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。

電源線９２３は、前述の基準電位ＶＲＥＦ１が供給され、電源線９２４は、前述の基準電位ＶＲＥＦ２が供給されている。スイッチ９２５は、水平選択回路１０５からのパルスΦＨＲにより制御され、アクティブ時に電源線９２４の電位をコンデンサ９２６に蓄積する。

スイッチ９２７は、ΦＲＥＦによって制御され、アクティブ時にゲインアンプ２１１の基準電源としてＶＲＥＦ１を供給する。スイッチ９２８は、ΦＲＥＦの反転信号であるΦＮＲＥＦによって制御され、アクティブ時にゲインアンプ２１１の基準電源としてコンデンサ９２６に蓄積されたＶＲＥＦ２を供給する。

なお、図示は省略するが、コンデンサ９２６とスイッチ９２８との間に電圧増幅率が１であるアンプを挿入することで、安定的にゲインアンプ２１１の基準電源としてＶＲＥＦ２を伝達することが可能である。

図１０は、図９に示す撮像素子の駆動パターンを説明するためのタイムチャート図である。図９及び図１０を参照して、撮像素子の駆動方法について説明する。図１０（ａ）は、ＶＯＢ画素を読み出す際の駆動パターンである。

期間ｔ１００１において、パルスφＲＥＳとパルスφＴＸが印加されてリセットスイッチ２０７と転送スイッチ２０３がオンし、ＰＤ２０２とＦＤ２０４の電位が初期電位にリセットされて、そのリセットの終了とともに新たな露光期間が開始される。

その後、パルスφＳＥＬが印加されて選択スイッチ２０６をオンすることによって読み出し行が選択され、読み出し行が選択されると、垂直信号線２０８がＦＤ２０４のリセットレベルに応じた電位に充電される。

このタイミングでΦＲＥＦが印加されて選択スイッチ８２７をオンすることによって、ゲインアンプ２１１の基準電位にＶＲＥＦ１が印加される。

期間ｔ１００２において、パルスφＣが印加されてスイッチ２１３がオンすることによって、ＦＤ２０４のリセット電位に応じた値がクランプコンデンサ２１０を介してクランプ電位ＶＲＥＦ１にクランプされる。

期間ｔ１００３において、ゲインアンプ２１１の出力をＡＤ変換器７２０で読み込むことによって、ＦＤ２０４のリセットレベルと等価である電位ＶＲＥＦ１が読み込まれる。

期間ｔ１００４において、パルスφＴＸが印加されることによってスイッチ２０３がオンし、ＰＤ２０２に蓄積されていた電荷がＦＤ２０４に転送されるとともにＦＤ２０４の電位に応じた電位に垂直信号線２０８が充電される。

時刻ｔ１００５の間にゲインアンプ２１１の出力をＡＤ変換器７２０で読み込むことによって、ＰＤ２０２で発生した信号とＦＤ２０４のリセットレベルが読み込まれ、その出力は、Ｓ＊Ｑ＋ＶＲＥＦ１となる。

時刻ｔ１００３の間に読み込んだ信号を時刻ｔ１００５の間に読み込んだ信号から差分をとることで、ＡＤ変換器７２０の出力はＳ＊Ｑとなる。

期間ｔ１００６において、パルスφＨが印加されると、ＡＤ変換器７２０の出力を保持したメモリ７２１から信号が出力線７２２を介し出力される。信号線７２３は、メモリ７２１から信号を読み出し、列補正値算出回路８１１にて前述のＶＯＢの演算処理を行う。

列毎に補正値を作成した後は、基準電位供給回路８１２で各列に対応した補正値から算出した値をＤＡ変換して、列読み出し回路１０６にＶＲＥＦ２を供給する。

その際、水平選択回路１０５でΦＨＲをアクティブにすることでコンデンサ９２６に各列に対応したＶＲＥＦ２を供給する。

例えば、基準電位供給回路８１２がｍ列目の補正値に対応したＶＲＥＦ２を出力している際は、ｍ列目の読み出し回路のΦＨＲをアクティブにしスイッチ９２５をオンし、それ以外の列はネガティブにする。これを各列毎に行うことで、各列のオフセット量に対応したＶＲＥＦ２がコンデンサ９２６に書き込まれる。

この際、水平選択回路１０５は、通常行う水平選択よりも動作クロックを遅くすることで、ＶＲＥＦ２がコンデンサ９２６に書き込まれる時間を十分確保することが可能である。また、ＤＡ変換する際に、隣の列や周りの列のＶＲＥＦ２の電圧との差に制限をかければ、ローパスフィルタを構成することも可能である。

図１０（ｂ）は、開口画素１０３を読み出す際の駆動パターンを説明するためのタイムチャート図である。

期間ｔ１００１において、パルスφＲＥＳとパルスφＴＸが印加されてリセットスイッチ２０７と転送スイッチ２０３がオンし、ＰＤ２０２とＦＤ２０４の電位が初期電位にリセットされて、そのリセットの終了とともに新たな露光期間が開始される。

その後、パルスφＳＥＬが印加されて選択スイッチ２０６をオンすることによって読み出し行が選択され、読み出し行が選択されると、垂直信号線２０８がＦＤ２０４のリセットレベルに応じた電位に充電される。

時刻ｔ１００８の間にΦＲＥＦが印加されて選択スイッチ９２７をオンすることによって、ゲインアンプ２１１の基準電位にＶＲＥＦ１が印加される。

期間ｔ１００２において、パルスφＣが印加されてスイッチ２１３がオンすることによって、ＦＤ２０４のリセット電位に応じた値がクランプコンデンサ２１０を介してクランプ電位ＶＲＥＦ１にクランプされる。

期間ｔ１００３において、ゲインアンプ２１１の出力をＡＤ変換器７２０で読み込むことによって、ＦＤ２０４のリセットレベルと等価であるＶＲＥＦ１が読み込まれる。

期間ｔ１００９の間に、ΦＮＲＥＦによってスイッチ９２８をオンし、ＶＲＥＦ２をゲインアンプ２１１の基準電源として供給する。

期間ｔ１００４において、パルスφＴＸが印加されることによってスイッチ２０３がオンし、ＰＤ２０２に蓄積されていた電荷がＦＤ２０４に転送されるとともにＦＤ２０４の電位に応じた電位に垂直信号線２０８が充電される。

時刻ｔ１００５の間にゲインアンプ２１１の出力をＡＤ変換器７２０で読み込むことによって、ＰＤ２０２で発生した信号とＦＤ２０４のリセットレベルが読み込まれ、その出力はＳ＊Ｑ＋ＶＲＥＦ１＋（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）となる。

時刻ｔ１００３の間に読み込んだ信号を時刻ｔ１００５の間に読み込んだ信号から差分をとることで、ＡＤ変換器７２０の出力は、Ｓ＊Ｑ＋（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）となる。

前述のように、−（ＶＲＥＦ１−ＶＲＥＦ２）＊（Ｑ＋１）が各列のオフセット成分と等価になるようなＶＲＥＦ２が設定されているので、ＡＤ変換器７２０の出力は、Ｓ＊Ｑ−オフセットとなる。

以上説明したように、本実施形態では、基準電位供給回路８１２中のＤＡ変換器は１つですむので、撮像素子の回路規模を縮小することができる。その他の構成及び作用効果は、上記第１及び第２の実施形態と同様である。

（第４の実施形態）
次に、図１１〜図１３を参照して、本発明の第４の実施形態である撮像装置について説明する。なお、上記第１〜第３の実施形態に対して重複又は相当する部分については、図に同一符号を付してその説明を省略する。

本実施形態の撮像装置における撮像素子は、図１１に示すように、上記第３の実施形態（図８）の列補正値算出回路８１１が省略され、代わりに、Ｉ／Ｆ１１ａを介して撮像信号処理回路１００６（図１２）によって求めた補正値データを受け取る。そして、受け取った補正値データは、基準電位供給回路８１２に伝達される。

撮像信号処理回路１００６は、撮影者が撮影を行う以前に画像の全領域、もしくは一部の領域のデータを取得し、あらかじめ補正値データを作成して外部メモリに保持する。

撮像信号処理回路１００６は、撮影時には外部メモリに保有する補正値データを温度、時間、設定ゲインなどに応じて加工し、加工したデータをＩ／Ｆ１１ａを介して基準電位供給回路８１２に伝達することで前述のように列毎に補正を行う。この場合、補正値は既知であり、ＶＯＢ領域についても図１０（ａ）と同様の駆動を行うことが可能である。

次に、図１２を参照して、図１１に示す撮像素子を備える撮像装置の構成例について説明する。

図１２において、レンズ部１００１は、レンズ駆動装置１００２によってズーム制御、フォーカス制御、絞り制御などが行われ、被写体の光学像を撮像素子１００５に結像させる。メカニカルシャッタ１００３は、シャッタ駆動装置１００４によって制御される。撮像素子１００５は、レンズ部１００１で結像された被写体像を光電変換して画像信号を出力する。

撮像信号処理回路１００６は、撮像素子１００５より出力される画像信号に各種の補正を行ったり、データを圧縮したりする。また、撮像信号処理回路１００６は、前述の補正値データの生成を行い、画像信号の補正処理を行う。タイミング発生部１００７は、撮像素子１００５、撮像信号処理回路１００６に各種タイミング信号を出力する。

制御回路１００９は、測光装置１０１３や測距装置１０１４が接続され、各種演算と撮像装置全体を制御する。メモリ部１００８は、画像データを一時的に記憶する為のメモリである。

記録媒体制御Ｉ／Ｆ部１０１０は、着脱自在な記録媒体１０１１に画像データを記録または記録媒体１０１１から画像データの読み出しを行うためのインターフェースである。外部Ｉ／Ｆ１０１２は，外部コンピュータ等と通信する為のインターフェースである。

次に、図１２に示す撮像装置における撮影時の動作例について説明する。

メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１００６などの撮像系回路の電源がオンされる。

次に、不図示のレリーズボタンが押されると、制御回路１００９は、測距装置１０１４から出力された信号を基に、高周波成分を取り出し、被写体までの距離を演算する。

その後、制御回路１００９は、レンズ駆動装置１００２によりレンズ部１００１を駆動して合焦か否かを判断し、合焦していないと判断した場合は、再びレンズ部１００１を駆動し測距を行う。

そして、制御回路１００９は、合焦が確認された後に撮影動作を開始し、撮影信号処理回路１００６から条件に応じた補正値データを撮像素子１００５に送信する。撮像素子１００５は、Ｉ／Ｆ１１ａを介して、補正値データに基づいたＶＲＥＦ２を列毎に設定し、図１０（ｂ）で示される駆動を行い、画像信号を出力する。

撮影動作が終了すると、固体撮像素子１００５から出力された画像信号は撮影信号処理回路１００６で画像処理をされ、制御回路１００９によりメモリ部１００８に書き込まれる。

メモリ１００８に蓄積されたデータは、制御回路１００９の制御により、記録媒体制御Ｉ／Ｆ部１０１０を介して記録媒体１０１１に記録される。

撮像信号処理回路１００６で生成される補正値データは、撮影前に生成して、前もって撮像素子が取得することも可能であるし、メイン電源がオンされた後に撮像素子が取得することも可能である。

次に、図１３を参照して、メイン電源がオンされた後の撮像装置の処理例について説明する。図１３での各処理は、撮像素子１００５又は制御回路１００９のＣＰＵにより実行される。制御回路１００９のＣＰＵは、不図示のＲＯＭ等に記憶された制御プログラムがＲＡＭにロードされることにより、処理を実行する。

まず、ステップＳ１２０１では、制御回路１００９は、メイン電源がオンされると、ステップＳ１２０２に進む。

ステップＳ１２０２では、制御回路１００９は、撮影者が撮影を開始するまでの間に撮像素子１００５の遮光状態で撮影（図１０（ａ））された画像データを取得し、ステップＳ１２０３に進む。

ステップＳ１２０３では、制御回路１００９は、ステップＳ１２０２で取得した画像データをメモリ部１００８に取り込み、ステップＳ１２０４に進む。

この場合、補正値データを求める領域は、ＶＯＢ領域に限定する必要はない。撮像素子１００５を遮光した状態で取得した画像データであれば、画像の全部の領域、もしくは一部の領域の画像データを取得することが可能であるので、特定領域の画像データをメモリ部１００８に取り込む。

ステップＳ１２０４では、制御回路１００９は、撮像信号処理回路１００６を制御して、メモリ部１００８に取り込まれた画像データに対して欠陥画素の補間を行い、ステップＳ１２０５に進む。

ステップＳ１２０５では、制御回路１００９は、撮像信号処理回路１００６を制御して、画面の全部の領域、または一部の領域に対して行方向に平均値、中央値、上下数％を除いた平均値などの演算を行う。この演算処理により１列分のノイズデータを生成し、ステップＳ１２０６に進む。

ステップＳ１２０６では、制御回路１００９は、撮像信号処理回路１００６を制御して、ノイズデータに対し列方向にも平均値、中央値、上下数％を除いた平均値などの演算を行う。

これにより、撮像信号処理回路１００６により、欠陥画素の影響や各画素のランダムノイズの影響をうけない列オフセットの補正値データが生成され、その後、制御回路１００９は、補正値データを不図示のメモリに保持し、ステップＳ１２０８に進む。

ステップＳ１２０８では、制御回路１００９は、レリーズボタンが押されると、ステップＳ１２０９に進む。

ステップＳ１２０９では、制御回路１００９は、撮像信号処理回路１００６を制御して、撮影された画像に補正が必要か否かを判断し、補正が必要な場合は、ステップＳ１２１１に進み、補正が必要でない場合は、ステップＳ１２１０に進む。

ステップＳ１２１０では、制御回路１００９は、ＶＲＥＦ２をＶＲＥＦ１と同電圧にして撮像素子を駆動し、処理を終了する。

ステップＳ１２１１では、制御回路１００９は、不図示のメモリから補正値データを撮像信号処理回路１００６に読み込み、ステップＳ１２１２に進む。

ステップＳ１２１２では、制御回路１００９は、撮像信号処理回路１００６を制御して、温度、撮影時蓄積時間、設定ゲインに応じて、補正値データに係数をかけ、最適な補正値データに展開して、ステップＳ１２１３に進む。

ステップＳ１２１３では、制御回路１００９は、撮像信号処理回路１００６で展開した補正値データを撮像素子に転送する。

ステップＳ１２１４では、撮像素子は、撮像信号処理回路１００６から転送された補正値データに応じたＶＲＥＦ２を列毎に設定し、撮影を行い、処理を終了する。

なお、本実施形態では、撮像素子の遮光時の特定領域からオフセットを列毎に求めたが、行毎に求めることも可能である。この場合には、撮像素子の遮光時の特定領域もしくはＨＯＢから同様に撮像信号処理回路１００６で補正値データを求める。

撮像信号処理回路１００６から１行毎に補正値データを撮像素子に送り、撮像素子は１行毎にＶＲＥＦ２を変更することで、行方向のオフセット成分を補正することができる。また、１行毎に１列毎の補正値データを更新することで、全画面の各画素のデータに基づく補正も可能である。

以上説明したように、本実施形態では、暗電流を含む画素オフセットの補正を行うことで、ＡＤ変換時のダイナミックレンジを損なうことなく、低ノイズの画像を取得することができる。その他の構成及び作用効果は、上記第１〜第３の実施形態と同様である。

なお、本発明は、上記各実施形態に例示したものに限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。

また、本発明の目的は、以下の処理を実行することによっても達成される。即ち、上述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出す処理である。

この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。

また、プログラムコードを供給するための記憶媒体としては、次のものを用いることができる。例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等である。または、プログラムコードをネットワークを介してダウンロードしてもよい。

また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現される場合も本発明に含まれる。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。

更に、前述した実施形態の機能が以下の処理によって実現される場合も本発明に含まれる。即ち、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行う場合である。

本発明の第１の実施形態である撮像装置における撮像素子を説明するための概略図である。 （ａ）は図１に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図、（ｂ）は（ａ）の変形例を示す図である。 図２（ａ）に示す撮像素子の駆動パターンとクランプ電位を示すタイムチャート図である。 撮像素子の画素の配列例を概略的に示す図である。 基準電位供給回路が列補正値算出回路から補正値を受け取り、各列毎の基準電位を出力する処理を説明するための図である。 本発明の第２の実施形態である撮像装置における撮像素子を説明するための概略図である。 図６に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。 本発明の第３の実施形態である撮像装置における撮像素子を説明するための概略図である。 図８に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。 （ａ）はＶＯＢ画素を読み出す際の駆動パターンを説明するためのタイムチャート図、（ｂ）は開口画素を読み出す際の駆動パターンを説明するためのタイムチャート図である。 本発明の第４の実施形態である撮像装置における撮像素子を説明するための概略図である。 撮像装置の構成例を説明するためのブロック図である。 メイン電源がオンされた後の撮像装置の処理例について説明するためのフローチャート図である。 従来の撮像装置における撮像素子の構成を概略的に示す図である。 図１４に示す撮像素子における１画素の構成及びその画素から信号を読み出す回路の構成を示す図である。

符号の説明

１０１ 画素アレイ
１０２ ＯＢ画素
１０３ 開口画素
１０４ 垂直選択回路
１０５ 水平選択回路
１０６ 列読み出し回路
１０７ メモリ
１０８ 出力線
１０９ 列補正値算出・基準電位供給回路
２０２ ＰＤ
２０４ ＦＤ
２０７ リセットスイッチ
２１１ ゲインアンプ
２１５ ゲインアンプ
６１０ ＡＤ回路
８１１ 列補正値算出回路
８１２ 基準電位供給回路
７２０ ＡＤ変換器
１００５ 撮像素子
１００６ 撮像信号処理回路
１００９ 制御回路

Claims (11)

1. 入射光量に応じて電荷を発生する受光部と、前記受光部の電荷を一時的に蓄積する蓄積部と、該蓄積部の電荷をリセットするリセット手段とを有する複数の画素が行方向及び列方向に配置され、前記複数の画素から出力される信号を列毎に増幅するゲインアンプを備えた撮像素子を備える撮像装置であって、
   前記複数の画素における所定画素の出力に基づいて列毎の補正値を算出する算出手段と、
   各列共通の第１の基準電位または前記算出手段により算出された列毎の補正値に応じた列毎の第２の基準電位を前記ゲインアンプに供給する供給手段と、を備え、
   前記供給手段は、前記蓄積部の電荷をリセットすることで得られるリセット信号を読み出すときに前記第１基準電位を前記ゲインアンプに供給し、前記受光部で発生した電荷を前記蓄積部に転送することで得られる画素信号を読み出すときに前記第２基準電位を前記ゲインアンプに供給することを特徴とする撮像装置。
2. 前記撮像素子は、前記リセット信号と前記画素信号との差分を出力する差動アンプを備えることを特徴とする請求項１に記載の撮像装置。
3. 前記算出手段は、前記差動アンプから出力される前記所定画素の前記リセット信号と前記画素信号との差分に基づいて列毎の補正値を算出することを特徴とする請求項２に記載の撮像装置。
4. 前記第２基準電位は前記第１基準電位より高いことを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
5. 前記ゲインアンプの出力をデジタルデータに変換するＡ／Ｄ変換手段を備えることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記算出手段は、前記デジタルデータに基づいて列毎の補正値を算出することを特徴とする請求項５に記載の撮像装置。
7. 前記算出手段は、前記撮像素子に含まれることを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
8. 前記算出手段は、前記撮像素子の出力を処理する撮像信号処理回路に含まれることを特徴とする請求項１に記載の撮像装置。
9. 前記補正値は、前記所定画素の出力に対する、行方向、及び／又は列方向の平均値、中央値、または上下の特定割合を除いた平均値であることを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
10. 前記複数の画素は、遮光されたＯＢ画素を有し、前記所定画素は、前記ＯＢ画素であることを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
11. 前記受光部を遮光する遮光手段を有し、前記所定画素は、前記遮光手段により遮光された状態の前記受光部の一部または全部であることを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。

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