JP2006222395A - 半導体装置 - Google Patents
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Abstract
【課題】表面電極が設けられた半導体装置の構造を簡素化することができる。
【解決手段】半導体装置100においては、ゲート電極101およびソース電極104として、はんだ接続をすることが可能な金属であるCuが用いられている。そのため、従来の技術のように、ゲート電極およびソース電極の上部に別途はんだ接続が可能なメタル層を設ける必要がない。
【選択図】 図1
【解決手段】半導体装置100においては、ゲート電極101およびソース電極104として、はんだ接続をすることが可能な金属であるCuが用いられている。そのため、従来の技術のように、ゲート電極およびソース電極の上部に別途はんだ接続が可能なメタル層を設ける必要がない。
【選択図】 図1
Description
本発明は、表面電極を有する半導体装置に関する。
従来、半導体装置の表面電極を外部端子と、はんだとによって接続する場合に、アルミ電極上にフォトリソグラフィーによって、はんだとの密着性確保と信頼性確保のために2〜3層のバリアメタルを形成する必要があり、コストの面で課題を有していた。
そのため、無電界めっき法によってアルミ電極との密着性が良い亜鉛、チタン、クロム、パラジウムなどの金属を形成し、その上にはんだのバリアとしてNiやCuを形成し、さらにその上に、NiやCuの酸化を防止する目的でAuなどの金属を無電界めっきで形成し、はんだバンプをスクリーン印刷で実施することによって、はんだバンプつきの半導体装置が製造されていた(特許文献1)。
特許文献1に記載された半導体装置のように、従来の半導体装置の配線に使用されているアルミ配線は、はんだ付け性に課題を有していたため、アルミ配線の上に、はんだ付け性を確保することができ、半導体装置のアルミ電極やはんだとの相互拡散による信頼性の劣化が大きくない金属の層が設けられていた。
また、特許文献2および特許文献3に記載された半導体装置のように、従来、上述のアルミ電極上に金属層(バリア層)を介して、はんだバンプが形成されていたものを、半導体装置において銅配線化が進むにあたり、銅配線に適した構造として、銅配線上に密着層(Al、Ti、Cr、Co、Ni,Mo、Ag、Ta、W、Auなど)を形成し、さらにその上に、バンプ用下地金属BLM(Bump Limited Metal)膜が形成されているものもあった。
しかしながら、従来の技術は以下の課題を有していた。以下、図3を用いて説明する。
半導体装置10は、上部に素子領域を有するシリコン基板9と、シリコン基板9の上に絶縁膜13を介して設けられたゲート電極1と、絶縁膜8に埋め込まれてシリコン基板9上に設けられたゲート配線5と、バリアメタル12を介してゲート配線5上に設けられたソース電極4と、シリコン基板9の下面に設けられたドレイン電極6と、を備える。ソース電極4は、アルミニウム配線により構成される。また、半導体装置10は、ゲート電極1およびソース電極4の上にメタル層7と、メタル層7上に設けられた表面酸化防止金属3と、表面保護膜2とを備える。メタル層7は、Cu、Niなど、はんだ付け可能な金属により構成され、めっきなどにより形成される。
半導体装置10においては、ソース電極4が、はんだ付けに適しているとはいえないアルミニウム配線により構成されている。そのため、はんだ付け性を確保するために、ソース電極4の上部に、はんだ付けが可能で、アルミやはんだとの接合信頼性が確保できる金属からなる、はんだとのコンタクト用のメタル層7を別途形成する必要があった。
本発明によれば、
素子領域を有する半導体基板と、
前記半導体基板の表面上に設けられた所定のパターンを有する配線と、
前記配線を覆うように設けられた絶縁膜と、
前記配線間を埋め込むように前記半導体基板上に設けられた第1の電極と、
前記配線と電気的に接続された第2の電極と、
を備え、
前記第1の電極は、前記素子領域と電気的に接続され、
前記第1の電極は、はんだ接続可能な金属により構成されたことを特徴とする半導体装置、
が提供される。
素子領域を有する半導体基板と、
前記半導体基板の表面上に設けられた所定のパターンを有する配線と、
前記配線を覆うように設けられた絶縁膜と、
前記配線間を埋め込むように前記半導体基板上に設けられた第1の電極と、
前記配線と電気的に接続された第2の電極と、
を備え、
前記第1の電極は、前記素子領域と電気的に接続され、
前記第1の電極は、はんだ接続可能な金属により構成されたことを特徴とする半導体装置、
が提供される。
この発明によれば、第1の電極がはんだ接続可能な金属により構成されることによって、第1の電極の上に別途はんだ接続可能な金属を設けることなく、はんだ接続の際のコンタクトとしての機能と電極としての機能とを兼用させることができる、そのため、半導体装置を実装基板に実装する際に設けられるはんだと第1の電極との間の接合信頼性を確保しつつ、簡便な工程で製造することができる第1の電極が設けられた半導体装置の構造を得ることができる。
本発明によれば、はんだ付けが可能で、かつ接合信頼度の高い第1の電極を簡便な工程で製造することが可能な半導体装置の構造を得ることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1に示す半導体装置100は、素子領域(ソース領域107)を有する半導体基板(シリコン基板110)と、半導体基板の表面上に設けられた所定のパターンを有する配線(ゲート配線105)と、配線を覆うように設けられた絶縁膜(絶縁膜108)と、配線間を埋め込むように半導体基板上に設けられた表面電極である第1の電極(ソース電極104)と、配線と電気的に接続された第2の電極(ゲート電極101)と、を備え、第1の電極は、素子領域と電気的に接続され、第1の電極は、はんだ接続可能な金属により構成される。
図1を用いて、本実施形態にかかる半導体装置100を説明する。
半導体装置100は、上面に素子領域を有する、N型不純物が導入され、ドレイン領域としての機能を有するシリコン基板110と、シリコン基板110の裏面と接するように設けられたドレイン電極106と、シリコン基板110の上面の一部にゲート絶縁膜109を介して設けられたゲート電極101と、シリコン基板110上に設けられたソース電極104と、を備えるMOSFETである。なお、本実施形態において、半導体装置100は、ディスクリートデバイスである。
ソース電極104は、N型不純物が導入されたソース領域107と接続され、ドレイン電極106は、ドレイン領域としての機能を有するシリコン基板110と接続される。シリコン基板110の上面には、P型不純物が導入されたチャネル拡散領域111が形成されている。
また、半導体装置100は、シリコン基板110とソース電極104との間に、絶縁膜108と、絶縁膜108中に埋め込まれたゲート配線105と、絶縁膜108上に設けられたバリアメタル112と、ゲート電極101およびソース電極104上に形成されたメタル層103と、シリコン基板110上に設けられた表面保護膜102と、を備える。
ゲート電極101およびソース電極104は、はんだ接続が可能な金属により構成されている。ここで、「はんだ接続が可能な金属」とは、たとえば、鉛フリーはんだ等のはんだとの接続性に優れ、かつ、はんだに対する耐食性を有する金属のことをいい、アルミニウムを除く。本実施形態においては、はんだ接続が可能な金属として、Cuが用いられている。ゲート電極101およびソース電極104の厚さは、1.5μm以上が、より望ましく、2.5μm以上が、より一層望ましい。なお、本実施形態においては、ゲート電極101およびソース電極104の厚さは、約5μmである。
ゲート電極101およびソース電極104は、ゲート配線105が形成された後、スパッタリング法や埋め込み法などを用いて同時に形成される。
ゲート電極101およびソース電極104は、電気伝導度の大きなCuにより構成されているため、ゲート電極101およびソース電極104における電気抵抗を低減することができる。また、Cuが用いられているため、ストレスマイグレーションなどの発生が抑制され、半導体装置100の信頼性を向上させることができる。
ゲート電極101は、ゲート絶縁膜109を介してシリコン基板110上に設けられているので、シリコン基板110上面に設けられた素子領域とは電気的に接続されていない。ゲート電極101は、コンタクトなどを介して、ゲート配線105と電気的に接続されている(不図示)。
ゲート配線105は、半導体装置100の表面上に設けられた最上層の配線であり、所定のパターンを有する。本実施形態において、ゲート配線105はポリシリコンにより構成され、ゲート配線105の厚みはゲート電極101の厚みよりも小さい。
ソース電極104は、図1中、ゲート配線105を囲むように設けられた絶縁膜108上にバリアメタル112を介して設けられている部分と、バリアメタル112を介してシリコン基板110上に設けられている部分とを有する。ソース電極104は、バリアメタル112を介してシリコン基板110上に設けられている部分を有するので、シリコン基板110上に設けられた素子領域であるソース領域107と電気的に接続されている。ソース電極104は、複数設けられたゲート配線105の間を埋め込むように設けられる。
絶縁膜108は、たとえば、SiO2、SiOCなどにより構成され、ゲート配線105と、絶縁膜108の周囲に設けられたバリアメタル112とを絶縁する機能を有する。
ゲート絶縁膜109は、たとえば、SiO2、SiOCなどにより構成され、ゲート電極101とシリコン基板110とを絶縁する機能を有する。
バリアメタル112は、絶縁膜108の上面およびシリコン基板110の一部の上面と、ソース電極104との間に設けられる。バリアメタル112は、Ti/TiNなどにより構成され、ソース電極104を構成するCuのイオン拡散を抑制する機能を有する。
ドレイン電極106は、その下面と接するように、マウント材122を介して、プリント基板120に設けられた配線パターン(不図示)に電気的に接続される。
表面保護膜102は、ポリイミド膜などにより構成され、シリコン基板110に設けられた素子領域を保護する機能を有する。
メタル層103は、ゲート電極101およびソース電極104の表面が酸化することを抑制する機能を有し、本実施形態においては、無電界めっきによりAuを設けることによって形成されている。
図2を用いて、半導体装置100がプリント基板120に実装された形態を説明する。
プリント基板120は、配線パターン132と、ワイヤ128を介してゲート電極101とワイヤボンディング接続されるパッド130とを備える。
配線パターン132は、銅板126と、ソース電極104の上面に接するように設けられた、はんだ層124とを介して、ソース電極104と電気的に接続される。
ドレイン電極106は、プリント基板120の上面に設けられた配線パターン(不図示)と、導電性を有するマウント材122を介して電気的に接続される。
以下、半導体装置100の効果について説明する。
半導体装置100においては、ゲート電極101およびソース電極104として、はんだ接続をすることが可能な金属であるCuが用いられている。そのため、図3に記載された技術のように、ゲート電極1およびソース電極4の上部に別途はんだ接続が可能なコンタクトとしてのメタル層を設ける必要がなく、表面電極であるソース電極104は、MOSFETのソース電極としての機能と、はんだ接続用のコンタクトとしての機能とを兼ねることができる。したがって、図3に記載された技術と比較して簡便な工程で製造可能な半導体装置100の構造を得ることができる。また、図3に記載された技術と比較して、半導体装置100の構造が簡素化されるので、はんだ接続を容易に行うことができる。また、ゲート電極およびソース電極104の上面を平坦化することができる。そのため、図3に記載された技術と比較して、はんだづけ可能な面積を広くすることができる。そのため、ゲート電極101またはソース電極104をはんだ接続する際のプロセスマージンを広くとることができる。
また、ゲート電極101およびソース電極104としてCuが用いられている。そのため、従来、ゲート電極1およびソース電極4として用いられることが多かったアルミニウムと比較して、ゲート電極101およびソース電極104の電気抵抗を低減することができる。そのため、半導体装置100の電気抵抗を低減することができる。また、半導体装置100の電力消費量を低減することができる。
特許文献2や特許文献3に記載の技術においては、はんだバンプの製造ばらつきの低減や信頼性を維持するために従来から使われていたBLM膜の技術を使うために工程が長くなるという課題を有していた。一方、半導体装置100においては、ゲート電極101およびソース電極104の厚さが1.5μm以上であることによって、ソース電極104とはんだ層124とがはんだ接続される際に生じる、電極とはんだとの合金が、シリコン基板110上に設けられた素子領域に到達することを抑制することができる。そのため、半導体装置100の信頼性を、より向上させることができる。また、ゲート電極およびソース電極104の厚さが2.5μm以上であることによって、電極とはんだとの合金が、シリコン基板110上に設けられた素子領域に到達することを、より抑制することができる。そのため、半導体装置100の信頼性を、より一層向上させることができる。
また、電極とはんだとの合金が、シリコン基板110上に設けられた素子領域に到達することを抑制するバリア層を設ける必要がないため、半導体装置100の製造工程を減少させることができ、半導体装置100の製造コストを低減することができる。
また、電極とはんだとの合金が、シリコン基板110上に設けられた素子領域に到達することを抑制するバリア層を設ける必要がないため、半導体装置100の製造工程を減少させることができ、半導体装置100の製造コストを低減することができる。
また、ゲート電極101およびソース電極104の上部に、別途、はんだ接続が可能なメタル層を設ける必要がないため、半導体装置100の信頼性を維持しつつ、半導体装置100の製造工程を減少させることができ、半導体装置100の製造コストを低減することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施形態においては、半導体装置100がディスクリートデバイスである形態について説明したが、コントロール回路付きのパワーデバイスなど、他のデバイスであってもよい。
また、上記実施形態においては、ゲート電極101およびソース電極104の厚さが5μmである形態について説明したが、それ以外の厚さであっても、上記実施形態の効果を奏することができる厚さであればよい。
また、上記実施形態においては、ゲート電極101およびソース電極104が、Cuにより構成される形態について説明したが、Cu合金やNiなど、他のはんだ接続が可能な金属を用いてもよい。
また、上記実施形態においては、メタル層103が、Auにより構成される形態について説明したが、その他の金属であっても、ゲート電極101およびソース電極104の表面の酸化を抑制することができる金属であればよい。
100 半導体装置
101 ゲート電極
102 表面保護膜
103 メタル層
104 ソース電極
105 ゲート配線
106 ドレイン電極
107 ソース領域
108 絶縁膜
109 ゲート絶縁膜
110 シリコン基板
111 チャネル領域
112 バリアメタル
120 プリント基板
122 マウント材
124 はんだ層
126 銅板
128 ワイヤ
130 パッド
132 配線パターン
101 ゲート電極
102 表面保護膜
103 メタル層
104 ソース電極
105 ゲート配線
106 ドレイン電極
107 ソース領域
108 絶縁膜
109 ゲート絶縁膜
110 シリコン基板
111 チャネル領域
112 バリアメタル
120 プリント基板
122 マウント材
124 はんだ層
126 銅板
128 ワイヤ
130 パッド
132 配線パターン
Claims (6)
- 素子領域を有する半導体基板と、
前記半導体基板の表面上に設けられた所定のパターンを有する配線と、
前記配線を覆うように設けられた絶縁膜と、
前記配線間を埋め込むように前記半導体基板上に設けられた第1の電極と、
前記配線と電気的に接続された第2の電極と、
を備え、
前記第1の電極は、前記素子領域と電気的に接続され、
前記第1の電極は、はんだ接続可能な金属により構成されたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記素子領域中にソース領域とドレイン領域とが設けられ、
前記第1の電極がソース電極であり、
前記第2の電極がゲート電極であり、
前記半導体基板の裏面にドレイン電極が設けられたことを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記絶縁膜の上面および前記半導体基板の一部の上面と前記第1の電極との間に拡散防止膜が設けられたことを特徴とする半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記第1の電極が、Cuを含む金属により構成されたことを特徴とする半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記第1の電極の上面と接するように、前記第1の電極の表面の酸化を抑制する層が形成されたことを特徴とする半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記拡散防止膜が前記絶縁膜の上面の形状に沿うように設けられ、
前記第1の電極が前記拡散防止膜を埋設するように設けられたことを特徴とする半導体装置。
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2006
- 2006-02-02 US US11/345,500 patent/US20060180935A1/en not_active Abandoned
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