JP2006215480A - トランジスタアレイパネル - Google Patents

Abstract

【課題】ゲートラインの左右の端部側の非表示領域を狭くすることができるトランジスタアレイパネルを提供すること。
【解決手段】トランジスタアレイパネル１においては、複数のゲートライン３と複数のデータライン４とが互いに絶縁されて直交し、これらの各交差部に複数の薄膜トランジスタ５がそれぞれ配置され、ゲート３１がゲートライン３に接続され、ソース３７がデータライン４に接続されている。データライン４に対して平行に設けられた複数の引き回し配線２１が表示領域の右方に配列されている。引き回し配線２１の下端部側には、ゲートライン３と平行な短絡用配線１４の横帯部１６が設けられ、横帯部１６と各引き回し配線２１との間に保護素子９が接続されている。これら保護素子９が横帯部１６に沿って配列されている。
【選択図】図４

Description

本発明は、アクティブマトリクス駆動方式のディスプレイパネルに用いられるトランジスタアレイパネルに関する。

アクティブマトリクス駆動方式の液晶ディスプレイパネルには、薄膜トランジスタ、画素電極等をアレイ状にパターニングしたトランジスタアレイパネルが用いられている。トランジスタアレイパネルの絶縁性透明基板上には、複数のゲートラインが行方向に延在し、これらゲートラインを被覆したゲート絶縁膜上には、複数のデータラインが列方向に延在し、これらゲートラインとデータラインの各交差部に薄膜トランジスタが配置されている。

トランジスタアレイパネルの製造工程中に静電気が発生するが、静電気によるトランジスタアレイパネルの破壊を防止するために、特許文献１に記載された技術が提案されている。特許文献１によれば、短絡用配線で表示領域を囲繞するようにその短絡用配線を形成し、高抵抗素子である保護素子をデータラインの上下端部と短絡用配線との間に接続し、ゲートラインの左右端部と短絡用配線との間にも保護素子を接続する。保護素子を介して短絡用配線とデータラインとが接続され、更に保護素子を介して短絡用配線とゲートラインが接続されるので、これらゲートラインやデータラインに発生した静電気がそれぞれに分散され、静電気によるトランジスタアレイの破壊を防止することができる。

特許文献１に記載されたトランジスタアレイパネルにおいて、図１３に示すように、液晶ディスプレイパネルを駆動するためのＩＣチップ型の駆動回路からの駆動信号を入力するためのアドレス端子４２２とデータ端子４０８をトランジスタアレイパネル４０１の下辺側にのみに設けるためには、一端がゲートライン４０３に接続された引き回し配線４２１をパネル上に設け、この引き回し配線４２１の他端とアドレス端子４２２、及び、データライン４０４とデータ端子４０８とをそれぞれ接続する構成とすることが考えられる。図１３は、この構成を有するトランジスタアレイパネルの等価回路図である。

このようなトランジスタアレイパネル４０１によって構成される液晶ディスプレイパネルによれば、アドレス端子４２２とデータ端子４０８がトランジスタアレイパネル４０１の下辺側にのみ設けられているので、表示領域の下側にのみ駆動回路を搭載すればよく、液晶ディスプレイパネルの表示領域の左右には駆動回路を搭載しなくともよいので、表示領域の左右の非表示領域の幅を小さくすることができる。
特開昭６３−８５５８６号公報

ところで、図１３に示すトランジスタアレイパネル４０１では、ゲートライン４０３の左右端部に保護素子４０９を設けるため、表示領域の左方及び右方に保護素子４０９を形成するためのスペースを必要とする。そのため、表示領域の左右の非表示領域が広くなってしまう。

そこで、本発明は、上記のような課題を解決しようとしてなされたものであり、ゲートラインの左右の端部側の非表示領域を狭くすることができるトランジスタアレイパネルを提供することを目的とする。

以上の課題を解決するために、請求項１に係る発明は、基板上に複数のゲートラインと複数のデータラインが互いに直交して絶縁膜を介して形成され、前記複数のゲートラインと前記複数のデータラインとの各交差部に薄膜トランジスタが配置され、前記薄膜トランジスタのゲートが前記ゲートラインに接続され、前記薄膜トランジスタのソースとドレインとのうちの一方が前記データラインに接続されたトランジスタアレイパネルにおいて、
前記複数のデータラインに対して平行に設けられた複数の引き回し配線が前記複数のゲートラインの端部側に配列され、前記複数の引き回し配線の一方の端部が前記複数のゲートラインにそれぞれ接続され、前記複数のゲートラインに対して平行に設けられた短絡用配線が前記複数の引き回し配線の他方の端部側に配置され、前記短絡用配線と前記複数の引き回し配線との間にそれぞれ接続した複数の第１の保護素子が前記短絡用配線に沿って配列されていることを特徴とする。

請求項１に係る発明によれば、データラインに平行な引き回し配線の他方の端部側に、ゲートラインに平行な短絡用配線が配置され、各引き回し配線の他方の端部側と短絡用配線との間に保護素子が接続され、それら保護素子が短絡用配線に沿って配列されているため、ゲートラインの左右端部側の非表示領域を狭くすることができる。 また、複数のゲートラインがそれぞれの引き回し配線とそれぞれの保護素子を介して短絡用配線に接続されるので、これらゲートラインに発生した静電気がそれぞれに分散され、静電気によるトランジスタアレイの破壊を防止することができる。

請求項２に係る発明は、請求項１に記載のトランジスタアレイパネルにおいて、前記複数のゲートラインに対して平行に設けられた別の短絡用配線が前記複数のデータラインの端部側に配置され、前記別の短絡用配線と前記複数のデータラインとの間にそれぞれ接続した複数の第２の保護素子が前記別の短絡用配線に沿って配列されていることを特徴とする。

請求項２に係る発明によれば、複数のデータラインがそれぞれの第２の保護素子を介して別の短絡用配線に接続されるので、これらデータラインに発生した静電気がそれぞれに分散され、静電気によるトランジスタアレイの破壊を防止することができる。

請求項３に係る発明は、請求項２に記載のトランジスタアレイパネルにおいて、前記短絡用配線と前記別の短絡用配線が接続されていることを特徴とする。

請求項３に係る発明によれば、短絡用配線と別の短絡用配線が接続されているので、ゲートラインやデータラインに発生した静電気がそれぞれに分散され、静電気によるトランジスタアレイの破壊を防止することができる。

本発明によれば、データラインに平行な引き回し配線の他方の端部側に、ゲートラインに平行な短絡用配線が配置され、各引き回し配線の他方の端部側と短絡用配線との間に保護素子が接続され、それら保護素子が短絡用配線に沿って配列されているため、ゲートラインの左右端部側の非表示領域を狭くすることができる。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

〔第１の実施の形態〕
図１は、本発明を適用したトランジスタアレイパネル１の等価回路図である。図１に示すように、このトランジスタアレイパネル１を平面視すると、行方向に延在した複数のゲートライン（走査線）３と、列方向に延在した複数のデータライン（信号線）４とが絶縁性透明基板２に形成され、これらゲートライン３とこれらデータライン４とはねじれの位置にある。具体的には、ゲートライン３とデータライン４が互いに絶縁され、ゲートライン３とデータライン４が平面視して互いに直交している。また、複数の薄膜トランジスタ５が絶縁性透明基板２上にマトリクス状に配列されており、各薄膜トランジスタ５がゲートライン３とデータライン４との各交差部においてゲートライン３とデータライン４に接続されている。ゲートライン３とデータライン４によって囲まれた各囲繞領域には、薄膜トランジスタ５に接続された画素電極６が配置され、複数の画素電極６が絶縁性透明基板２上にマトリクス状に配列されて表示領域が形成されている。

表示領域は、短絡用配線１０及び短絡用配線１４によって囲繞されている。短絡用配線１０は、表示領域の上に沿うようにゲートライン３に対して平行となった上辺部１１と、表示領域の下に沿うようにゲートライン３に対して平行となった下辺部１２と、表示領域の左に沿うようにデータライン４に対して平行となった左辺部１３とからなり、逆コ字状に形成されている。短絡用配線１４は、表示領域の右に沿うようデータライン４に対して平行となった縦帯部１５と、その下端部から行方向に延出してゲートライン３に対して平行となった横帯部１６とからなり、Ｌ字状に形成されている。

データライン４は短絡用配線１０の下辺部１２と絶縁されて交差し、短絡用配線１０の下辺部１２がこれらデータライン４を横切る。短絡用配線１０の下辺部１２と各データライン４との間には、高抵抗特性又は非線形抵抗特性を持つ第２の保護素子７が接続されている。

また、データライン４の下端部がデータ端子８となっており、データ端子８が短絡用配線１０の下辺部１２よりも下側にあり、複数のデータ端子８が絶縁性透明基板２の下辺に沿って一列に配列されている。

ゲートライン３が短絡用配線１４の縦帯部１５と絶縁されて平面視して交差し、短絡用配線１４の縦帯部１５がこれらゲートライン３を横切る。短絡用配線１４の縦帯部１５よりも右方において、各ゲートライン３の右端部が引き回し配線２１の端部に接続され、引き回し配線２１とゲートライン３が一体形成されている。これら引き回し配線２１がデータライン４に対して平行となるよう列方向に延在しており、これら引き回し配線２１が短絡用配線１４の横帯部１６と絶縁されて平面視して交差し、短絡用配線１４の横帯部１６がこれら引き回し配線２１を横切る。短絡用配線１４の横帯部１６と各引き回し配線２１との間には、高抵抗特性又は非線形抵抗特性を持つ第１の保護素子９が接続されている。

引き回し配線２１の下端部がアドレス端子２２となっており、アドレス端子２２が短絡用配線１４の横帯部１６よりも下側にあり、これらアドレス端子２２が絶縁性透明基板２の下辺に沿って配列されている。データ端子８、アドレス端子２２が配列されている領域αにＩＣチップ型の駆動回路が搭載され、駆動回路の出力端子がデータ端子８、アドレス端子２２に接続される。

図２は、トランジスタアレイパネル１の右縁部の下側を示した平面図である。図３は、図２の切断線III−IIIに沿った面の矢視断面図である。

何れの薄膜トランジスタ５も図３に示すように構成されている。図３に示すように、薄膜トランジスタ５は、ゲートライン３に接続されたゲート３１と、ゲート絶縁膜３２を挟んでゲート３１に対向配置した半導体膜３３と、半導体膜３３の中央部上に形成されたチャネル保護膜３４と、平面視してチャネル保護膜３４の両側に配置されるとともに互いに離間するよう半導体膜３３上に形成された不純物半導体膜３５，３６と、一方の不純物半導体膜３５上に形成されたソース３７と、他方の不純物半導体膜３６上に形成されたドレイン３８と、から構成されている。

ゲート３１は、低抵抗率な金属材料、合金等のような導電性材料からなり、より望ましくはクロム、クロム合金、アルミ、アルミ合金等のように遮光性を有すると良い。

ゲート絶縁膜３２は、酸化珪素、窒化珪素等の絶縁体を絶縁性透明基板２上にべた一面に成膜したものである。

半導体膜３３は、アモルファスシリコン又はポリシリコンからなるものである。

不純物半導体膜３５及び不純物半導体膜３６は、シリコン等の半導体に不純物（例えば、Ｇａ）をドープしたものである。

チャネル保護膜３４は、酸化珪素、窒化珪素等の絶縁体から形成されたものであり、不純物半導体膜３５及び不純物半導体膜３６のパターニングの際にエッチャントから半導体膜３３を保護するものである。

ソース３７及びドレイン３８は、低抵抗率な金属材料、合金等のような導電性材料からなり、より望ましくはクロム、クロム合金、アルミ、アルミ合金等のように遮光性を有すると良い。

薄膜トランジスタ５は絶縁膜３９によって被覆されている。絶縁膜３９は、酸化珪素、窒化珪素等の絶縁体をべた一面に成膜したものであり、複数の薄膜トランジスタ５をまとめて被覆している。

図１及び図２に示すように、行方向に一列に配列された複数の薄膜トランジスタ５のゲート３１は、共通のゲートライン３と一体形成されている。何れのゲート３１及び何れのゲートライン３も、絶縁性透明基板２上にべた一面に成膜された導電性膜（以下、この導電性膜をゲート膜と称する。）をパターニングすることによって形成されたものである。図１に示した短絡用配線１０も、ゲート膜のパターニングによってゲート３１及びゲートライン３と同時にパターニングされたものである。

列方向に一列に配列された複数の薄膜トランジスタ５のドレイン３８は、共通のデータライン４と一体形成されている。何れのドレイン３８、何れのソース３７及び何れのデータライン４も、不純物半導体膜３５，３６を被覆するようにべた一面に成膜された導電性膜（以下、この導電性膜をドレイン膜と称する。）をパターニングすることによって形成されたものである。

図２に示すように、短絡用配線１０の下辺部１２と各データライン４との交差部近傍には、保護素子７が形成されている。保護素子７の一方の電極７１がコンタクトホール４５を介して短絡用配線１０の下辺部１２に接続され、保護素子７の他方の電極７２がデータライン４と一体形成されている。電極７１と電極７２との間には抵抗体７３が接続されている。保護素子７の電極７１及び電極７２は、ドレイン膜のパターニングによってソース３７、ドレイン３８及びデータライン４と同時に形成されたものであり、抵抗体７３は、薄膜トランジスタ５の半導体膜３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜３３と同時に形成されたものである。これら保護素子７は、表示領域よりも下側において短絡用配線１０の下辺部１２に沿って配列されている。

図１、図２に示した短絡用配線１４は、ドレイン膜のパターニングによってソース３７、ドレイン３８及びデータライン４と同時に形成されたものであり、短絡用配線１４と短絡用配線１０との交差部においてコンタクトホール４３，４４がゲート絶縁膜３２に形成され、コンタクトホール４３，４４を介して短絡用配線１４と短絡用配線１０が接続されている。

図２に示すように、短絡用配線１４の縦帯部１５の右方においては、複数の引き回し配線２１が絶縁性透明基板２上に形成されている。これら引き回し配線２１は、ゲート膜のパターニングによりゲート３１及びゲートライン３と同時に形成されたものである。

図４は、図２の図示領域よりも下側の領域であってトランジスタアレイパネル１の下縁部を示した平面図である。短絡用配線１４の横帯部１６と各引き回し配線２１との交差部近傍には、保護素子９が形成されている。保護素子９の一方の電極９１がコンタクトホール４６を介して引き回し配線２１に接続され、保護素子９の他方の電極９２が短絡用配線１４と一体形成されている。電極９１と電極９２との間には抵抗体９３が接続されている。保護素子９の電極９１及び電極９２は、ドレイン膜のパターニングによってソース３７、ドレイン３８及びデータライン４と同時に形成されたものであり、抵抗体９３は、薄膜トランジスタ５の半導体膜３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜３３と同時に形成されたものである。これら保護素子９は、表示領域よりも下側において短絡用配線１４の横帯部１６に沿って配列されている。

図２及び図３に示すように、ゲート絶縁膜３２上には、複数の画素電極６がマトリクス状に配列されている。これら画素電極６は、ゲート絶縁膜３２上にべた一面に成膜された透明導電性膜をパターニングすることによって形成されたものである。画素電極６は、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）からなる。これら画素電極６も絶縁膜３９によってまとめて被覆されている。本実施形態においては、ソース３７が画素電極６に接続され、ドレイン３８がデータライン４と一体形成されているが、逆にドレイン３８が画素電極６に接続され、ソース３７がデータライン４と一体形成されていても良い。

図２に示すように、隣り合うゲートライン３の間にはキャパシタライン４１が行方向に延在し、ゲートライン３とキャパシタライン４１が交互に配列されている。これらキャパシタライン４１は、ゲート膜のパターニングによってゲート３１及びゲートライン３と同時にパターニングされたものである。また、キャパシタライン４１は行方向に一列に配列された複数の画素電極６と重なるように幅広に設けられており、キャパシタライン４１の幅広となった部分と画素電極６がゲート絶縁膜３２を挟んで対向することでキャパシタが形成されている。キャパシタライン４１の右端部と短絡用配線１４の縦帯部１５が重なる箇所において、コンタクトホール４２がゲート絶縁膜３２に形成され、キャパシタライン４１と短絡用配線１４がコンタクトホール４２を介して接続されている。

図２に示すように、絶縁膜３９上には、矩形枠状のシール８１が表示領域を囲繞するように形成されている。このシール８１は、トランジスタアレイパネル１と対向基板を対向させた場合においてトランジスタアレイパネル１と対向基板との間に挟持された液晶を封止するものであり、トランジスタアレイパネル１と対向基板との間に液晶が封止されることで液晶ディスプレイパネルが構成される。なお、対向基板には、カラーフィルタ、ブラックマトリックス、透明対向電極、配向膜等が形成されている。

次に、トランジスタアレイパネル１の製造方法について説明する。
まず、気相成長法（スパッタリング法、ＣＶＤ法、ＰＶＤ法等）によって絶縁性透明基板２にゲート膜をべた一面に成膜し、フォトリソグラフィー法及びエッチング法によってゲート膜をパターニングする。これにより、複数のゲートライン３、複数の薄膜トランジスタ５のゲート３１、複数のキャパシタライン４１、複数の引き回し配線２１及び短絡用配線１０を同時に形成する。

次に、気相成長法によって絶縁性透明基板２上にゲート絶縁膜３２をべた一面に成膜し、ゲート絶縁膜３２により複数のゲートライン３、複数の薄膜トランジスタ５のゲート３１、複数のキャパシタライン４１、複数の引き回し配線２１及び短絡用配線１０を被覆する。

次に、気相成長法によってゲート絶縁膜３２上にべた一面の半導体膜を成膜し、フォトリソグラフィー法及びエッチング法によってその半導体膜をパターニングする。これにより、複数の薄膜トランジスタ５の半導体膜３３、複数の保護素子９の抵抗体９３、複数の保護素子７の抵抗体７３を形成する。

次に、気相成長法、フォトリソグラフィー法、エッチング法を順に行うことによって、複数の薄膜トランジスタ５のチャネル保護膜３４を形成する。

次に、気相成長法、フォトリソグラフィー法、エッチング法を順に行うことによって、複数の薄膜トランジスタ５の不純物半導体膜３５，３６を形成する。

次に、気相成長法、フォトリソグラフィー法、エッチング法を順に行うことによって、複数の画素電極６を形成する。

次に、ゲート絶縁膜３２のうち各キャパシタライン４１の右端部に重なる部分に、コンタクトホール４２を形成する。更に、ゲート絶縁膜３２のうち短絡用配線１０の上辺部１１の右端部に重なる部分に、コンタクトホール４４を形成し、短絡用配線１０の下辺部１２の右端部に重なる部分に、コンタクトホール４３を形成する。また、複数のコンタクトホール４５を短絡用配線１０の下辺部１２に沿って配列させるようこれらコンタクトホール４５をゲート絶縁膜３２に形成する。また、ゲート絶縁膜３２のうち各引き回し配線２１の下端部に重なる部分に、コンタクトホール４６を形成する。

次に、気相成長法によってゲート絶縁膜３２上にドレイン膜をべた一面に成膜すると、コンタクトホール４１〜４６にドレイン膜が埋まり、その後フォトリソグラフィー法及びエッチング法によってドレイン膜をパターニングする。これにより、短絡用配線１４、複数のデータライン４、複数の薄膜トランジスタ５のドレイン３８及びソース３７、複数の保護素子９の電極９１及び電極９２、複数の保護素子７の電極７１及び電極７２を同時に形成する。

次に、気相成長法によりゲート絶縁膜３２上に絶縁膜３９をべた一面に成膜し、短絡用配線１０、複数のデータライン４、複数の薄膜トランジスタ５のドレイン３８及びソース３７、複数の保護素子９の電極９１及び電極９２、複数の保護素子７の電極７１及び電極７２を絶縁膜３９により被覆する。

次に、絶縁膜３９のうち各データライン４の下端部に重なる部分にコンタクトホールを形成し、各データライン４のデータ端子８を露出させる。また、絶縁膜３９及びゲート絶縁膜３２のうち引き回し配線２１の下端部に重なる部分にコンタクトホールを形成し、各引き回し配線２１のアドレス端子２２を露出させる。

製造したトランジスタアレイパネル１に配向膜を形成し、トランジスタアレイパネル１と対向基板を対向させ、トランジスタアレイパネル１と対向基板との間に液晶を挟んで、液晶をシール８１により封止すれば、液晶ディスプレイパネルが出来上がる。

本実施形態によれば、複数の保護素子９がデータライン４の下端部側の非表示領域において短絡用配線１４の横帯部１６に沿って配列されているから、ゲートライン３の左右の端部に保護素子９を設けるためのスペースが必要なくなる。そのため、ゲートライン３の左右端部側の非表示領域を狭くすることができる。

また、複数のゲートライン３がそれぞれの引き回し配線２１とそれぞれの保護素子９を介して短絡用配線１４に接続され、複数のデータライン４がそれぞれの第２の保護素子７を介して短絡用配線１０に接続され、短絡用配線１０と短絡用配線１４が接続されるので、これらゲートライン３やデータライン４に発生した静電気がそれぞれに分散され、静電気によるトランジスタアレイ１の破壊を防止することができる。

尚、従来のゲート引き回し配線及び保護素子の大きさは、ゲート引き回し配線の配線ピッチが２８μｍ程度であり、保護素子の形成に必要な領域が幅１８μｍ、高さ３６μｍ程度の略矩形状である。この保護素子を用いた場合、保護素子を配置するために必要な幅は、保護素子の短辺の長さ１８μｍと保護素子の特性を維持するために必要となる保護素子どうしの間隔４μｍとの合計２２μｍであり、ゲート引き回し配線の配線ピッチよりも小さい。従って、従来のゲート引き回し配線どうしの間隔を広げることなく、保護素子をゲート引き回し配線間に配置することができる。

〔第２の実施の形態〕
第２実施形態におけるトランジスタアレイパネル１０１について図５〜図６を用いて説明する。図５は、トランジスタアレイパネル１０１の等価回路図であり、図６は、トランジスタアレイパネル１０１の下縁部を示した平面図である。以下の説明において、トランジスタアレイパネル１０１については、第１実施形態におけるトランジスタアレイパネル１の何れかの部分に対応する部分に対して下二桁共通数字を付す。

第１実施形態においては、第２の保護素子７が短絡用配線１０の下辺部１２とデータライン４との間に接続されていたが、第２実施形態においては、第２の保護素子１０７が短絡用配線１１７とデータライン１０４との間に接続されている。短絡用配線１１７は、短絡用配線１１０の下辺部１１２の下方においてその下辺部１１２と平行となるよう行方向に延在している。また、短絡用配線１１７は、短絡用配線１１０に接続され、更に短絡用配線１１０と一体形成されている。そのため、短絡用配線１１７はゲート膜のパターニングによりゲート１３１及びゲートライン１０３と同時に形成されたものであり、複数のデータライン１０４を横切る。

保護素子１０７の一方の電極１７１がコンタクトホール１４５を介して短絡用配線１１７に接続され、保護素子１０７の他方の電極１７２がデータライン１０４と一体形成されている。電極１７１と電極１７２との間には抵抗体１７３が接続されている。保護素子７の電極１７１及び電極１７２は、ドレイン膜のパターニングによってソース１３７、ドレイン１３８及びデータライン１０４と同時に形成されたものであり、抵抗体１７３は、薄膜トランジスタ１０５の半導体膜１３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜１３３と同時に形成されたものである。これら保護素子１０７は、表示領域よりも下側において短絡用配線１１７に沿って配列されている。

第１実施形態においては、短絡用配線１４が縦帯部１５と横帯部１６とからなり、Ｌ字状に設けられているが、第２実施形態においては、短絡用配線１１４が縦帯部１１５からなり、一直線状に設けられている。

第１実施形態においては、第１の保護素子９が短絡用配線１４の横帯部１６と引き回し配線２１との間に接続されているが、第２実施形態においては、第１の保護素子１０９が引き回し配線１２１と短絡用配線１１８との間に接続されている。

短絡用配線１１８は、短絡用配線１１７の右端部から右方へ延長し、ゲートライン１０３に対して平行となっている。短絡用配線１１８は、ドレイン膜のパターニングによってソース１３７、ドレイン１３８及びデータライン１０４と同時に形成されたものであり、複数の引き回し配線１２１を横切る。短絡用配線１１７と短絡用配線１１８とが重なる部分において、コンタクトホール１４７がゲート絶縁膜１３２を貫通し、コンタクトホール１４７を介して短絡用配線１１７と短絡用配線１１８が接続されている。

保護素子１０９の一方の電極１９１がコンタクトホール１４６を介して引き回し配線１２１に接続され、保護素子１０９の他方の電極１９２が短絡用配線１１８と一体形成されている。電極１９１と電極１９２との間には抵抗体１９３が接続されている。保護素子１０９の電極１９１及び電極１９２は、ドレイン膜のパターニングによってソース１３７、ドレイン１３８及びデータライン１０４と同時に形成されたものであり、抵抗体１９３は、薄膜トランジスタ１０５の半導体膜１３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜１３３と同時に形成されたものである。これら保護素子１０９は、表示領域よりも下側において短絡用配線１１８に沿って配列されている。

上述したことを除いて、第２実施形態のトランジスタアレイパネル１０１と第１実施形態のトランジスタアレイパネル１との間で互いに対応する部分は同様に設けられている。

本実施形態においても、複数の保護素子１０９がデータライン１０４の下端部側の非表示領域において短絡用配線１１８に沿って配列されているから、ゲートライン１０３の左右の端部に保護素子１０９を設けるためのスペースが必要なくなる。そのため、ゲートライン１０３の左右端部側の非表示領域を狭くすることができる。

〔第３の実施の形態〕
第３実施形態におけるトランジスタアレイパネル２０１について図７〜図１０を用いて説明する。図７は、トランジスタアレイパネル２０１の等価回路図であり、図８は、トランジスタアレイパネル２０１の右縁部の下側を示した平面図である。図９は、図８の切断線IX−IXに沿った面の矢視断面図である。図１０は、トランジスタアレイパネル２０１の下縁部を示した平面図である。以下の説明において、トランジスタアレイパネル２０１については、第１実施形態におけるトランジスタアレイパネル１の何れかの部分に対応する部分に対して下二桁共通数字を付す。

第１実施形態では、どの引き回し配線２１もゲート膜から形成されたものであったが、第２実施形態では、奇数行目のゲートライン２０３（以下、奇数行目のゲートライン２０３の符号を２０３ａとする。）に接続された引き回し配線２２１ａがゲート膜から形成され、偶数行目のゲートライン２０３（以下、偶数行目のゲートライン２０３の符号を２０３ｂとする。）に接続された引き回し配線２２１ｂがドレイン膜から形成されている。なお、引き回し配線２２１ａの下端部がアドレス端子２２２ａとなっており、引き回し配線２２１ｂの下端部がアドレス端子２２２ｂとなっている。

引き回し配線２２１ａは、ゲートライン２０３ａと一体形成されている。引き回し配線２２１ｂの上端部は、コンタクトホール２４８を介してゲートライン２０３ｂの右端部に接続されている。引き回し配線２２１ａと引き回し配線２２１ｂが別層であり、平面視して引き回し配線２２１ａと引き回し配線２２１ｂが重なった状態で形成されている。表示領域の右方において引き回し配線２２１ａと引き回し配線２２１ｂが重なった状態となっているから、表示領域の右方の非表示領域の左右幅を狭くすることができる。

第１実施形態においては、短絡用配線１４が縦帯部１５と横帯部１６とからなり、Ｌ字状に設けられているが、第３実施形態においては、短絡用配線２１４が縦帯部２１５からなり、一直線状に設けられている。

また、短絡用配線２１０の下辺部２１２の下方には、短絡用配線２１７がその下辺部２１２と平行となるよう行方向に延在している。この短絡用配線２１７は、短絡用配線２１０に接続され、更に短絡用配線２１０と一体形成されている。そのため、短絡用配線２１７は、ゲート膜のパターニングによりゲート２３１及びゲートライン２０３と同時に形成されたものであり、複数のデータライン２０４を横切る。短絡用配線２１７の右端部は、ゲート絶縁膜２３２に形成されたコンタクトホール２４９を介して短絡用配線２１８に接続されている。短絡用配線２１８は、平面視して、短絡用配線２１７の右端部から右方へ延長するよう形成され、ゲートライン２０３に対して平行となっている。短絡用配線２１８は複数の引き回し配線２２１ａ，２２１ｂを横切り、短絡用配線２１８のうち引き回し配線２２１ａと交差する部分２１８ａは、ドレイン膜のソース２３７、ドレイン２３８及びデータライン２０４と同時に形成されたものであり、引き回し配線２２１ｂと交差する部分２１８ｂは、ゲート膜のパターニングによりゲート２３１及びゲートライン２０３と同時に形成されたものである。そして、引き回し配線２２１ａと交差する部分２１８ａと引き回し配線２２１ｂと交差する部分２１８ｂとは、ゲート絶縁膜２３２に形成されたコンタクトホール２４９を介して接続されている。

第１実施形態においては、第１の保護素子９が短絡用配線１４の横帯部１６と引き回し配線２１との間に接続されているが、第３実施形態においては、第１の保護素子２０９ａが短絡用配線２１８と引き回し配線２２１ａとの間に接続され、第１の保護素子２０９ｂが短絡用配線２１８と引き回し配線２２１ｂとの間に接続されている。保護素子２０９ａのどちらの電極２９１ａ，２９２ａもドレイン膜から形成されたものであり、一方の電極２９１ａがコンタクトホール２４６を介して引き回し配線２２１ａに接続され、他方の電極２９２ａが短絡用配線２１８のうち引き回し配線２２１ａと交差する部分２１８ａと一体形成されている。電極２９１ａと電極２９２ａとの間には、薄膜トランジスタ２０５の半導体膜２３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜２３３と同時に形成された抵抗体２９３ａが接続されている。保護素子２０９ｂのどちらの電極２９１ｂ，２９２ｂもドレイン膜から形成されたものであり、保護素子２０９ｂの一方の電極２９１ｂが引き回し配線２２１ｂと一体形成され、保護素子２０９ｂの他方の電極２９２ｂがコンタクトホール２４９を介して短絡用配線２１８のうち引き回し配線２２１ｂと交差する部分２１８ｂに接続されている。電極２９１ｂと電極２９２ｂとの間には、薄膜トランジスタ２０５の半導体膜２３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜２３３と同時に形成された抵抗体２９３ｂが接続されている。これら保護素子２０９ａ，２０９ｂは、表示領域よりも下側において短絡用配線２１８に沿って配列されている。

上述したことを除いて、第３実施形態のトランジスタアレイパネル２０１と第１実施形態のトランジスタアレイパネル１との間で互いに対応する部分は同様に設けられている。

本実施形態においても、複数の保護素子２０９がデータライン２０４の下端部側の非表示領域において短絡用配線２１８に沿って配列されているから、ゲートライン２０３の左右の端部に保護素子２０９を設けるためのスペースが必要なくなる。そのため、ゲートライン２０３の左右端部側の非表示領域を狭くすることができる。

〔第４の実施の形態〕
第４実施形態におけるトランジスタアレイパネル３０１について図１１〜図１２を用いて説明する。図１１は、トランジスタアレイパネル３０１の等価回路図であり、図１２は、トランジスタアレイパネル３０１の右縁部の下側を示した平面図である。以下の説明において、トランジスタアレイパネル３０１については、第３実施形態におけるトランジスタアレイパネル２０１の何れかの部分に対応する部分に対して下二桁共通数字を付す。

第３実施形態においては、短絡用配線２１７がゲート膜から形成され、平面視してデータライン２０４と交差するように行方向に延在していたが、第４実施形態においては、ドレイン膜から形成された短絡用配線３１８が平面視してデータライン３０４と交差せずに、データ端子３０８よりも下方においてゲートライン３０３に対して平行となっている。この短絡用配線３１８は、アドレス端子３２２ａ，３２２ｂよりも下方において行方向に延在し、平面視して引き回し配線３２１ａ，３２１ｂにも交差していない。また、この短絡用配線３１８は、ゲート絶縁膜３３２に形成されたコンタクトホール３５１を介して短絡用配線３１０に接続されている。

また、この短絡用配線３１８と引き回し配線３２１ａとの間に第１の保護素子３０９ａが接続され、短絡用配線３１８と引き回し配線３２１ｂとの間に第１の保護素子３０９ｂが接続されている。保護素子３０９ａのどちらの電極３９１ａ，３９２ａもドレイン膜から形成されたものであり、一方の電極３９１ａがコンタクトホール３４６を介して引き回し配線３２１ａに接続され、他方の電極３９２ａが短絡用配線３１８と一体形成されている。電極３９１ａと電極３９２ａとの間には、薄膜トランジスタ３０５の半導体膜３３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜３３３と同時に形成された抵抗体３９３ａが接続されている。保護素子３０９ｂのどちらの電極３９１ｂ，３９２ｂもドレイン膜から形成されたものであり、保護素子３０９ｂの一方の電極３９１ｂが引き回し配線３２１ｂと一体形成され、保護素子３０９ｂの他方の電極３９２ｂが短絡用配線３１８と一体形成されている。電極３９１ｂと電極３９２ｂとの間には、薄膜トランジスタ３０５の半導体膜３３３のもとなるべた一面の半導体膜をパターニングすることによって半導体膜３３３と同時に形成された抵抗体３９３ｂが接続されている。これら保護素子３０９ａ，３０９ｂは、表示領域よりも下側において短絡用配線３１８に沿って配列されている。

上述したことを除いて、第４実施形態のトランジスタアレイパネル３０１と第３実施形態のトランジスタアレイパネル２０１との間で互いに対応する部分は同様に設けられている。

本実施形態においても、複数の保護素子３０９がデータライン３０４の下端部側の非表示領域において短絡用配線３１８に沿って配列されているから、ゲートライン３０３の左右の端部に保護素子３０９を設けるためのスペースが必要なくなる。そのため、ゲートライン３０３の左右端部側の非表示領域を狭くすることができる。

第１実施形態におけるトランジスタアレイパネル１の等価回路図である。 トランジスタアレイパネル１の右縁部を示した平面図である。 図２の切断線III−IIIに沿った面の矢視断面図である。 トランジスタアレイパネル１の下縁部を示した平面図である。 第２実施形態におけるトランジスタアレイパネル１０１の等価回路図である。 トランジスタアレイパネル１０１の下縁部を示した平面図である。 第３実施形態におけるトランジスタアレイパネル２０１の等価回路図である。 トランジスタアレイパネル２０１の右縁部を示した平面図である。 図８の切断線IX−IXに沿った面の矢視断面図である。 トランジスタアレイパネル２０１の下縁部を示した平面図である。 第４実施形態におけるトランジスタアレイパネル３０１の等価回路図である。 トランジスタアレイパネル３０１の下縁部を示した平面図である。 従来のトランジスタアレイパネル４０１の等価回路図である。

符号の説明

１、１０１、２０１、３０１ トランジスタアレイパネル
２、１０２、２０２、３０２ 絶縁性透明基板（基板）
３、１０３、２０３、３０３ ゲートライン
４、１０４、２０４、３０４ データライン
５、１０５、２０５、３０５ 薄膜トランジスタ
６、１０６、２０６、３０６ 画素電極
７、１０７、２０７、３０７ 第２の保護素子
９、１０９、２０９、３０９ 第１の保護素子
１０、２１０、３１０ 短絡用配線（別の短絡用配線）
１２、２１２、３１２ 下辺部
１４ 短絡用配線
１６ 横帯部
１１７ 短絡用配線（別の短絡用配線）
１１８、２１８、３１８ 短絡用配線
２１、１２１、２２１ａ、２２１ｂ、３２１ａ、３２１ｂ 引き回し配線

Claims (3)

1. 基板上に複数のゲートラインと複数のデータラインが互いに直交して絶縁膜を介して形成され、前記複数のゲートラインと前記複数のデータラインとの各交差部に薄膜トランジスタが配置され、前記薄膜トランジスタのゲートが前記ゲートラインに接続され、前記薄膜トランジスタのソースとドレインとのうちの一方が前記データラインに接続されたトランジスタアレイパネルにおいて、
   前記複数のデータラインに対して平行に設けられた複数の引き回し配線が前記複数のゲートラインの端部側に配列され、前記複数の引き回し配線の一方の端部が前記複数のゲートラインにそれぞれ接続され、前記複数のゲートラインに対して平行に設けられた短絡用配線が前記複数の引き回し配線の他方の端部側に配置され、前記短絡用配線と前記複数の引き回し配線との間にそれぞれ接続した複数の第１の保護素子が前記短絡用配線に沿って配列されていることを特徴とするトランジスタアレイパネル。
2. 前記複数のゲートラインに対して平行に設けられた別の短絡用配線が前記複数のデータラインの端部側に配置され、前記別の短絡用配線と前記複数のデータラインとの間にそれぞれ接続した複数の第２の保護素子が前記別の短絡用配線に沿って配列されていることを特徴とする請求項１に記載のトランジスタアレイパネル。
3. 前記短絡用配線と前記別の短絡用配線が接続されていることを特徴とする請求項２に記載のトランジスタアレイパネル。

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