JP2714649B2 - 液晶表示素子 - Google Patents
液晶表示素子Info
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は液晶表示素子に関し、特にその画素電極と
接続される付加容量部の構成に関する。
接続される付加容量部の構成に関する。
「従来の技術」 従来の液晶表示素子を第５図を参照して説明する。ガ
ラスのような透明基板11及び12が近接対向して設けら
れ、その周縁部にはスペーサ13が介在され、これら透明
基板11,12間に液晶14が封入されている。一方の透明基
板11の内面に画素電極15が複数形成され、これら各画素
電極15に接してそれぞれスイッチング素子としてTFT
（薄膜トランジスタ）16が形成され、そのTFT16のドレ
インは画素電極15に接続されている。これら複数の画素
電極15と対向して他方の透明基板12の内面に透明な共通
電極17が形成されている。
ラスのような透明基板11及び12が近接対向して設けら
れ、その周縁部にはスペーサ13が介在され、これら透明
基板11,12間に液晶14が封入されている。一方の透明基
板11の内面に画素電極15が複数形成され、これら各画素
電極15に接してそれぞれスイッチング素子としてTFT
（薄膜トランジスタ）16が形成され、そのTFT16のドレ
インは画素電極15に接続されている。これら複数の画素
電極15と対向して他方の透明基板12の内面に透明な共通
電極17が形成されている。
画素電極15は第６図に示すように、透明基板11上にほ
ゞ正方形の画素電極15が行及び列に近接配列されてお
り、画素電極15の各行配列と近接し、かつこれに沿って
それぞれゲートバス18が形成され、また画素電極15の各
列配列と近接してそれに沿ってソースバス19がそれぞれ
形成されている。これら各ゲートバス18及びソースバス
19の交差点においてTFT16が設けられ、各TFT16のゲート
は両バスの交差点位置においてゲートバス18に接続さ
れ、各ソースはソースバス19にそれぞれ接続され、更に
各ドレインは画素電極15に接続されている。
ゞ正方形の画素電極15が行及び列に近接配列されてお
り、画素電極15の各行配列と近接し、かつこれに沿って
それぞれゲートバス18が形成され、また画素電極15の各
列配列と近接してそれに沿ってソースバス19がそれぞれ
形成されている。これら各ゲートバス18及びソースバス
19の交差点においてTFT16が設けられ、各TFT16のゲート
は両バスの交差点位置においてゲートバス18に接続さ
れ、各ソースはソースバス19にそれぞれ接続され、更に
各ドレインは画素電極15に接続されている。
これらゲートバス18とソースバス19との各一つを選択
してそれら間に電圧を印加し、その電圧が印加されたTF
T16のみが導通し、その導通したTFT16のドレインに接続
された画素電極15に電荷を蓄積して画素電極15と共通電
極17との間の液晶14の部分においてのみ電圧を印加し、
これによって画素電極15の部分のみを光透明或は光遮断
とすることによって選択的な表示を行う。この画素電極
15に蓄積した電荷を放電させることによって表示を消去
させることができる。
してそれら間に電圧を印加し、その電圧が印加されたTF
T16のみが導通し、その導通したTFT16のドレインに接続
された画素電極15に電荷を蓄積して画素電極15と共通電
極17との間の液晶14の部分においてのみ電圧を印加し、
これによって画素電極15の部分のみを光透明或は光遮断
とすることによって選択的な表示を行う。この画素電極
15に蓄積した電荷を放電させることによって表示を消去
させることができる。
TFT16は例えば第７図及び第８図に示すように構成さ
れる。即ち透明基板11上に画素電極15とソースバス19と
がITOのような透明導電膜によって形成され、画素電極1
5及びソースバス19の互に平行近接した部分間にまたが
ってアモルファスシリコンのような半導体層21が形成さ
れ、更にその上に窒化シリコンなどのゲート絶縁膜22が
形成される。このゲート絶縁膜22上において半導体層21
を介して画素電極15及びソースバス19とそれぞれ一部重
なってゲート電極23が形成される。ゲート電極23の一端
はゲートバス18に接続される。このようにしてゲート電
極23とそれぞれ対向した画素電極15、ソースバス19はそ
れぞれドレイン電極15a、ソース電極19aを構成し、これ
ら電極15a,19a、半導体層21、ゲート絶縁膜22、ゲート
電極23によってTFT16が構成される。ゲート電極23及び
ゲートバス18は同時に形成され、例えばアルミニウムに
よって構成される。液晶に対する保護のためにゲート電
極23上に全体に覆って保護層29が形成されている。
れる。即ち透明基板11上に画素電極15とソースバス19と
がITOのような透明導電膜によって形成され、画素電極1
5及びソースバス19の互に平行近接した部分間にまたが
ってアモルファスシリコンのような半導体層21が形成さ
れ、更にその上に窒化シリコンなどのゲート絶縁膜22が
形成される。このゲート絶縁膜22上において半導体層21
を介して画素電極15及びソースバス19とそれぞれ一部重
なってゲート電極23が形成される。ゲート電極23の一端
はゲートバス18に接続される。このようにしてゲート電
極23とそれぞれ対向した画素電極15、ソースバス19はそ
れぞれドレイン電極15a、ソース電極19aを構成し、これ
ら電極15a,19a、半導体層21、ゲート絶縁膜22、ゲート
電極23によってTFT16が構成される。ゲート電極23及び
ゲートバス18は同時に形成され、例えばアルミニウムに
よって構成される。液晶に対する保護のためにゲート電
極23上に全体に覆って保護層29が形成されている。
第９図に示すように、画素電極15の一端部は、隣接す
るゲートバス18の下側において、ゲートバス18のほぼ中
間位置まで延長されてそのゲートバス18との間に付加容
量部30が形成される。この付加容量は画素電極部の静電
容量を補ってTFT16のチャンネル部の抵抗値とで作る時
定数を大きくするために必要とされる。
るゲートバス18の下側において、ゲートバス18のほぼ中
間位置まで延長されてそのゲートバス18との間に付加容
量部30が形成される。この付加容量は画素電極部の静電
容量を補ってTFT16のチャンネル部の抵抗値とで作る時
定数を大きくするために必要とされる。
「発明が解決しようとする課題」 上記の付加容量部30において、ゲートバス18と画素電
極15との間のゲート絶縁膜22にピンホールが発生した
り、製造プロセスの途中で塵埃が混入すると、両電極間
に絶縁低下や短絡が発生することがある。このような付
加容量部の不良によって、表示素子内のいくつかの画素
は表示すべき映像信号とは無関係に、常にオン（点灯）
の状態となり、表示品位を低下させる。そこでこれらの
不良画素を常時オフ状態に変えて表示品位の低下を少な
くすることが行われる。即ち、第５図の透明基板12側か
らレーザー光線を照射し、不良画素の画素電極15に２〜
10μの焦点を結ばせ、第７図に示す直線ｌに沿ってカッ
ティングして付加容量部30を切り離す。
極15との間のゲート絶縁膜22にピンホールが発生した
り、製造プロセスの途中で塵埃が混入すると、両電極間
に絶縁低下や短絡が発生することがある。このような付
加容量部の不良によって、表示素子内のいくつかの画素
は表示すべき映像信号とは無関係に、常にオン（点灯）
の状態となり、表示品位を低下させる。そこでこれらの
不良画素を常時オフ状態に変えて表示品位の低下を少な
くすることが行われる。即ち、第５図の透明基板12側か
らレーザー光線を照射し、不良画素の画素電極15に２〜
10μの焦点を結ばせ、第７図に示す直線ｌに沿ってカッ
ティングして付加容量部30を切り離す。
しかしながら不良付加容量部をカッティングするため
に、比較的大きな工数を必要とする。また付加容量部を
切り離した場合でも、周囲温度が上昇すると液晶の誘電
率が減少し、画素電極15と共通電極17との間の静電容量
が減少するために、付加容量部を分離した影響が大きく
現われ、再び欠陥画素となることも多い。
に、比較的大きな工数を必要とする。また付加容量部を
切り離した場合でも、周囲温度が上昇すると液晶の誘電
率が減少し、画素電極15と共通電極17との間の静電容量
が減少するために、付加容量部を分離した影響が大きく
現われ、再び欠陥画素となることも多い。
この発明の目的は、付加容量部における絶縁不良を低
減し、レーザーカットの作業性を改善し、また付加容量
分離の影響を軽減しようとするものである。
減し、レーザーカットの作業性を改善し、また付加容量
分離の影響を軽減しようとするものである。
「課題を解決するための手段」 透明基板上に複数のソースバスと複数のゲートバスと
が互いに直交する方向に、それぞれ等間隔に形成され、
それら各交叉点位置と対応してその交叉するソースバス
及びゲートバスに接続された薄膜トランジスタが上記ソ
ースバスとゲートバスとで囲まれた網目内の一角に形成
され、そのトランジスタのドレイン電極と接続される画
素電極が上記網目内に広く形成され、その画素電極の端
部が隣接する薄膜トランジスタの接続されるゲートバス
の下側に重なるように延長されて付加容量部が形成され
ている液晶表示素子において、この発明では、上記画素
電極の延長部を半導体層及び補強絶縁膜で順次覆い、そ
の上にゲート絶縁膜を一様に形成する。
が互いに直交する方向に、それぞれ等間隔に形成され、
それら各交叉点位置と対応してその交叉するソースバス
及びゲートバスに接続された薄膜トランジスタが上記ソ
ースバスとゲートバスとで囲まれた網目内の一角に形成
され、そのトランジスタのドレイン電極と接続される画
素電極が上記網目内に広く形成され、その画素電極の端
部が隣接する薄膜トランジスタの接続されるゲートバス
の下側に重なるように延長されて付加容量部が形成され
ている液晶表示素子において、この発明では、上記画素
電極の延長部を半導体層及び補強絶縁膜で順次覆い、そ
の上にゲート絶縁膜を一様に形成する。
また上記付加容量部を複数に分割するのが望ましい。
またその分割された各付加容量部を構成する上記画素電
極の延長部を上記ゲートバスの幅方向の中間位置に重ね
て島状に形成し、棒状の橋絡片により上記画素電極に連
結するのが望ましい。
またその分割された各付加容量部を構成する上記画素電
極の延長部を上記ゲートバスの幅方向の中間位置に重ね
て島状に形成し、棒状の橋絡片により上記画素電極に連
結するのが望ましい。
「実施例」 この発明の実施例を第１図及び第２図を参照して説明
する。同図には第７図乃至第９図と対応する部分には同
じ符号を付してある。この発明では画素電極15、その延
長部15b、ドレイン電極15a、ソースバス19、ソース電極
19a等が形成された透明基板11上に一様にアモルファス
シリコンなどの半導体層21及び窒化シリコンなどの補強
絶縁膜31を順次連続して堆積させる（第２図Ａ）。次に
エッチングにより付加容量部30及びTFT16の半導体層21
と補強絶縁膜31を同時にパターニングする（第２図
Ｂ）。次に窒化シリコンのようなゲート絶縁膜22を一様
に堆積させ、その上にゲートバス18及びTFTのゲート電
極23を同時に形成する（第１図Ｂ）。第２図には付加容
量部30附近の中間工程における断面図を示しTFT16附近
は示していない。第１図Ｂから明らかなように、付加容
量部30では延長部15bとゲートバス18との間に半導体層2
1、補強絶縁膜31及びゲート絶縁膜22の３層が形成され
るので、従来のようにゲート絶縁膜22だけの場合と異な
りピンホールや塵埃の影響により延長部15bとゲートバ
ス18との間に絶縁低下や短絡が発生する恐れはほとんど
無い。
する。同図には第７図乃至第９図と対応する部分には同
じ符号を付してある。この発明では画素電極15、その延
長部15b、ドレイン電極15a、ソースバス19、ソース電極
19a等が形成された透明基板11上に一様にアモルファス
シリコンなどの半導体層21及び窒化シリコンなどの補強
絶縁膜31を順次連続して堆積させる（第２図Ａ）。次に
エッチングにより付加容量部30及びTFT16の半導体層21
と補強絶縁膜31を同時にパターニングする（第２図
Ｂ）。次に窒化シリコンのようなゲート絶縁膜22を一様
に堆積させ、その上にゲートバス18及びTFTのゲート電
極23を同時に形成する（第１図Ｂ）。第２図には付加容
量部30附近の中間工程における断面図を示しTFT16附近
は示していない。第１図Ｂから明らかなように、付加容
量部30では延長部15bとゲートバス18との間に半導体層2
1、補強絶縁膜31及びゲート絶縁膜22の３層が形成され
るので、従来のようにゲート絶縁膜22だけの場合と異な
りピンホールや塵埃の影響により延長部15bとゲートバ
ス18との間に絶縁低下や短絡が発生する恐れはほとんど
無い。
第３図に示すのは、付加容量部30を複数に分割した場
合である。この例では分割された各付加容量部を構成す
る延長部15bはゲートバス18の幅方向の中間位置に重ね
られて島状に形成されると共に、棒状の橋絡片32により
画素電極15に連結される。
合である。この例では分割された各付加容量部を構成す
る延長部15bはゲートバス18の幅方向の中間位置に重ね
られて島状に形成されると共に、棒状の橋絡片32により
画素電極15に連結される。
このように付加容量部30を分割して設けておくと、付
加容量部の絶縁不良が発生した場合に、従来のように全
部をレーザカットで除去するのではなく、不良のある容
量部を選択的にカットすればよく静電容量の減少を従来
より小さくでき、温度変動に対するマージンが得られ
る。
加容量部の絶縁不良が発生した場合に、従来のように全
部をレーザカットで除去するのではなく、不良のある容
量部を選択的にカットすればよく静電容量の減少を従来
より小さくでき、温度変動に対するマージンが得られ
る。
第３図の例では付加容量部30を除去する場合、狭い橋
絡片32をカットすればよいので、作業時間が少なくて済
む。また第４図に示すようにゲートバス18と延長部15b
との間でパターンずれが生じても、両者の重なる面積は
ほとんど変わらないので、付加容量値もほとんど変動し
ない。第４図でＡはパターンずれのない場合、Ｂはゲー
トバス18が延長部15bを基準にして上方にずれた場合を
示している。もし付加容量部30が島状にくびれていなけ
ればＢ図の場合延長部15bとゲートバス18との重なる面
積が小さくなり容量値が減少する。
絡片32をカットすればよいので、作業時間が少なくて済
む。また第４図に示すようにゲートバス18と延長部15b
との間でパターンずれが生じても、両者の重なる面積は
ほとんど変わらないので、付加容量値もほとんど変動し
ない。第４図でＡはパターンずれのない場合、Ｂはゲー
トバス18が延長部15bを基準にして上方にずれた場合を
示している。もし付加容量部30が島状にくびれていなけ
ればＢ図の場合延長部15bとゲートバス18との重なる面
積が小さくなり容量値が減少する。
「発明の効果」 この発明によれば、付加容量部30における延長部15b
とゲートバス18との間は半導体層21、補強絶縁膜31及び
ゲート絶縁膜22より成る３層構造であるので、ピンホー
ルや塵埃に起因する絶縁不良が大幅に低減できる。
とゲートバス18との間は半導体層21、補強絶縁膜31及び
ゲート絶縁膜22より成る３層構造であるので、ピンホー
ルや塵埃に起因する絶縁不良が大幅に低減できる。
付加容量部30を分割した場合には、付加容量部に絶縁
不良が発生したとき不良容量部を選択的にカットするこ
とにより、静電容量の低下を小さく抑えられる。
不良が発生したとき不良容量部を選択的にカットするこ
とにより、静電容量の低下を小さく抑えられる。
分割した各付加容量部30をゲートバスの幅方向の中間
部に島状に形成し、橋絡片32で画素電極15に連結した場
合には、不良容量部をレーザカットする作業時間を著し
く短絡できる。また延長部15bとゲートバス18との間の
パターンずれに起因する付加容量の変動も小さく押えら
れる。
部に島状に形成し、橋絡片32で画素電極15に連結した場
合には、不良容量部をレーザカットする作業時間を著し
く短絡できる。また延長部15bとゲートバス18との間の
パターンずれに起因する付加容量の変動も小さく押えら
れる。
第１図Ａ及びＢはそれぞれこの発明の実施例の説明に供
するための液晶表示素子の要部の平面図及びＢ−Ｂ断面
図、第２図は第１図Ｂの付加容量部30を作製する途中の
工程を説明するための断面図、第３図Ａ及びＢはそれぞ
れこの発明の他の実施例の説明に供するための液晶表示
素子の要部の平面図及びＢ−Ｂ断面図、第４図は第３図
の付加容量部30における延長部15bとゲートバス18との
間のパターンずれを説明するための要部の平面図、第５
図は液晶表示素子の一部の断面図、第６図は液晶表示素
子の等価回路図、第７図は従来の液晶表示素子の要部の
平面図、第８図は第７図のＡ−Ａ断面図、第９図は第７
図のＢ−Ｂ断面図である。
するための液晶表示素子の要部の平面図及びＢ−Ｂ断面
図、第２図は第１図Ｂの付加容量部30を作製する途中の
工程を説明するための断面図、第３図Ａ及びＢはそれぞ
れこの発明の他の実施例の説明に供するための液晶表示
素子の要部の平面図及びＢ−Ｂ断面図、第４図は第３図
の付加容量部30における延長部15bとゲートバス18との
間のパターンずれを説明するための要部の平面図、第５
図は液晶表示素子の一部の断面図、第６図は液晶表示素
子の等価回路図、第７図は従来の液晶表示素子の要部の
平面図、第８図は第７図のＡ−Ａ断面図、第９図は第７
図のＢ−Ｂ断面図である。
Claims (3)
- 【請求項１】透明基板上に複数のソースバスと複数のゲ
ートバスとが互いに直交する方向に、それぞれ等間隔に
形成され、それら各交叉点位置と対応してその交叉する
ソースバス及びゲートバスに接続された薄膜トランジス
タが上記ソースバスとゲートバスとで囲まれた網目内の
一角に形成され、そのトランジスタのドレイン電極と接
続される画素電極が上記網目内に広く形成され、その画
素電極の端部が隣接する薄膜トランジスタの接続される
ゲートバスの下側に重なるように延長されて付加容量部
が形成されている液晶表示素子において、 上記画素電極の延長部は半導体層及び補強絶縁膜で順次
覆われ、その上にゲート絶縁膜が一様に形成されている
ことを特徴とする液晶表示素子。 - 【請求項２】請求項（１）において、上記付加容量部が
複数に分割されていることを特徴とする液晶表示素子。 - 【請求項３】請求項（２）において、上記分割された各
付加容量部を構成する上記画素電極の延長部は、上記ゲ
ートバスの幅方向の中間位置に重ねられて島状に形成さ
れると共に、棒状の橋絡片により上記画素電極に連結さ
れていることを特徴とする液晶表示素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25953789A JP2714649B2 (ja) | 1989-10-04 | 1989-10-04 | 液晶表示素子 |
| KR1019900015632A KR940005124B1 (ko) | 1989-10-04 | 1990-09-29 | 액정표시소자 |
| US07/592,272 US5042916A (en) | 1989-10-04 | 1990-10-03 | Active matrix display device having divided additional capacitors |
| DE69020288T DE69020288T2 (de) | 1989-10-04 | 1990-10-04 | Flüssigkristallanzeigeelement. |
| EP94111000A EP0621503A3 (en) | 1989-10-04 | 1990-10-04 | Liquid crystal display device. |
| EP90118978A EP0421386B1 (en) | 1989-10-04 | 1990-10-04 | Liquid crystal display element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25953789A JP2714649B2 (ja) | 1989-10-04 | 1989-10-04 | 液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03121420A JPH03121420A (ja) | 1991-05-23 |
| JP2714649B2 true JP2714649B2 (ja) | 1998-02-16 |
Family
ID=17335488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25953789A Expired - Fee Related JP2714649B2 (ja) | 1989-10-04 | 1989-10-04 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714649B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101689154B1 (ko) * | 2016-07-05 | 2016-12-23 | 천창옥 | 과일씨 제거장치 |
-
1989
- 1989-10-04 JP JP25953789A patent/JP2714649B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03121420A (ja) | 1991-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |