JPH03121420A - 液晶表示素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は液晶表示素子に関し、特（；その画素電極と
接続される付加容量部の構成に関する。

「従来の技術」 従来の液晶表示素子を第５図を参照して説明する。ガラ
スのような透明基板１１及び１２が近接対向して設けら
れ、その周縁部にはスペーサ１３が介在され、これら透
明基板１１．１２間に液晶１４が封入されている。一方
の透明基板１１の内面に画素電極１５が複数形成され、
これら各画素電極１５じ接してそれぞれスイッチング素
子としてＴＰＴ（薄膜トランジスタ）１６が形成され、
そのＴＦＴＩ　６のドレインは画素電極１５（−接続さ
れている。これら複数の画素電極１５と対向して他方の
透明基板１２の内面区：透明な共通電極１７が形成され
ている。

画素電極１５は第６図に示すよう砿；、透明基板１１上
にはゾ正方形の画素電極１５が行及び列（；近接配列さ
れており、画素電極１５の各行配列と近接し、かつこれ
Ｃ：沿ってそれぞれゲートバス１８が形成され、また画
素電極１５の各列配列と近接してそれに沿ってソースバ
ス１９がそれぞれ形成されている。これら各ゲートバス
１８及びソースバス１９の交差点においてＴＦ’Ｔ１６
が設けられ、各ＴＦＴ１６のゲートは両パスの交差点位
置（−おいてゲートバス１８に接続され、各ソースはソ
ースバス１９にそれぞれ接続され、更ζ；各ドレインは
画素電極１５（−接続されている。

これらゲートバス１８とソースバス１９との各−つを選
択してそれら間に電圧を印加し、その電圧が印加された
ＴＦＴＩ６のみが導通し、その導通したＴＦＴＩ６のド
レインに接続された画素電極１５に電荷を蓄積して画素
電極１５と共通電極１７との間の液晶１４の部分におい
てのみ電圧を印加し、これによって画素電極１５の部分
のみを光透明或は光遮断とすることによって選択的な表
示を行う。この画素電極１５に蓄積した電荷を放電させ
ることによって表示を消去させることができる。

ＴＦＴＩ６は例えば第７図及び第８図（：示すようＣ二
構成される。即ち透明基板ｌｌ上に画素電極１５とソー
スバス１９とがＩＴＯのような透明導電膜によって形成
され、画素電極１５及びソースバス１９の互（−平行近
接した部分間にまたがってアモルファスシリコンのよう
な半導体層２）が形成され、更にその上Ｃ：窒化シリコ
ンなどのゲート絶縁膜２２が形成される。このゲート絶
縁膜２２上において半導体層２）を介して画素電極１５
及びソースバス１９とそれぞれ一部重なってゲート電極
２３が形成される。ゲート電極２３の一端はゲートバス
１８に接続される。このよう（ニしてゲート電極２３と
それぞれ対向した画素電極１５、ソースバス１９はそれ
ぞれドレイン電極１５ａ、ソース電極１９８１に構成し
、これら電極１５ａ。

１９ａ、半導体層２）、ゲート絶縁膜２２、ゲート電極
２３（：よってＴＦＴＩ６が構成される。ゲート電極２
３及びゲートバス１８は同時に形成され、例えばアルミ
ニワム（：よって構成される。液晶に対する保護のため
く＝ゲート電極２３上に全体を覆って保護層２９が形成
されている。

第９図亀二示すように、画素電極１５の一端部は、隣接
するゲートバス１８の下側（；おいて、ゲートバス１８
のほぼ中間位置まで延長されてそのゲートバス１８との
間（；付加容量部３０が形成される。

この付加容量は画素電極部の静電容量を補ってＴＦＴＩ
　６のチャンネル部の抵抗値とで作る時定数を大きくす
るために必要とされる。

「発明が解決しようとする課題」 上記の付加容量部３０において、ゲートバス１８と画素
電極１５との間のゲート絶縁膜２２４：ピンが混入する
と、両電極間に絶縁低下や短絡が発生することがある。

このような付加容量部の不良によって、表示素子内のい
くつかの画素は表示すべき映像信号とは無関係に、常に
オン（点灯］の状態となり、表示品位？：低下させる。

そこでこれらの不良画素を常時オフ状態に変えて表示品
位の低下を少なくすることが行われる。即ち、第５図の
透明基板１２側からレーザー光線を照射し、不良画素の
画素電極１５に２〜１０μの焦点を結ばせ、第７図ζ：
示す直線！に沿ってカッティングして付加容量部３０を
切り離す。

しかしながら不良付加容量部をカッティングするためＣ
二、比較的大きな工数を必要とする。また付加容量部を
切り離した場合でも、周囲温度が上昇すると液晶の誘電
率が減少し、画素電極１５と共通電極１７との間の静電
容量が減少するために、付加容量部を分離した影響が大
きく現われ、再び欠陥画素となることも多い。

この発明の目的は、付加容量部（：おける絶縁不また付
加容量分離の影響を軽減しようとするものである。

「課題を解決するための手段」 透明基板上に複数のソースバスと複数のゲートバスとが
互いに直交する方向に、それぞれ等間隔（−形成され、
それら各交叉点位置と対応してその交叉するソースバス
及びゲートバス（ユ接続された薄膜トランジスタが上記
ソースバスとゲートバスとで囲まれた網目内の一角に形
成され、そのトランジスタのドレイン電極と接続される
画素電極が上記網目内に広く形成され、その画素電極の
端部が隣接する薄膜トランジスタの接続されるゲートバ
スの下側に重なるように延長されて付加容量部が形成さ
れている液晶表示素子Ｃ二おいて、この発明では、上記
画素電極の延長部７半導体層及び補強絶縁膜で順次覆い
、その上にゲート絶縁膜？−様艦＝形成する。

また上記付加容量部を複数じ分割するのが望ましい。ま
たその分割された各付加容量部を構成する上記画素電極
の延長部を上記ゲートバスの幅方向の中間位置に重ねて
島状に形成し、棒状の橋絡片により上記画素電極に連結
するのが望ましい。

「実施例」 この発明の実施例を第１図及び第２図を参照して説明す
る。同図（−は第７図乃至第９因と対応する部分には同
じ符号７付しである。この発明では画素電極１５、その
延長部１５ｂ、ドレイン電極１５ａ　　ソースバス１９
、ソース電極１９８等が形成された透明基板１１上に一
様（−アモルファスシリコンなどの半導体層２）及び窒
化シリコンなどの補強絶縁膜３１を順次連続して堆積さ
せる（第２図Ａ）。次にエツチングにより付加容量部３
０及びＴＦＴ１６の半導体層２）と補強絶縁膜３１を同
時（ニパターニングする（第２図Ｂ）。次に窒化シリコ
ンのようなゲート絶縁膜２２を一様ζ二堆積させ、その
上Ｃ；ゲートバス１８及びＴＰＴのゲート電極２３を同
時に形成する（第１図Ｂ）。第２因には付加容量部３０
附近の中間工程における断面図を示しＴＦＴ１６附近は
示していない。第１１ＪＢから明らかなように、付加容
量部３０では延長部１５ｂとゲートバス１８との間に半
導体層２）、補強絶縁膜３１及びゲート絶縁膜２２の３
層が形成されるので、従来のよう（ニゲート絶縁膜２２
だけの場合と異なりピンホールや塵埃の影響により延長
部１５ｂとゲートバス１８との間（−絶縁低下や短絡が
発生する恐れはほとんど無い。

第３図６＝示すのは、付加容量部３０を複数に分割した
場合である。この例では分割された各付加容量部を構成
する延長部１５ｂはゲートバス１８の幅方向の中間位置
に重ねられて島状に形成されると共に、棒状の橋絡片３
２により画素電極１５に連結される。

このように付加容量部３０を分割して設けておくと、付
加容量部の＠縁不良が発生した場合ζ：、従来のようζ
；全部ｔレーザカットで除去するのではなく、不良のあ
る容量部を選択的にカットすればよく静電容量の減少全
従来より小さくでき、温度変動に対するマージンが得ら
れる。

第３図の例では付加容量部３０χ除去する場合、狭い橋
絡片３２をカットすればよいので、作業時間が少なくて
済む。また第４図に示すようにゲートバス１８と延長部
１５ｂとの間でパターンずれが生じても、両者の重なる
面積はほとんど変らないので、付加容量値もほとんど変
動しない。第４図でＡはパターンずれのない場合、Ｂは
ゲートバス１８が延長部１５ｂを基準にして上方にずれ
た場合を示している。もし付加容量部３０が島状にくび
れていなければＢＩＤの場合延長部１５ｂとゲートバス
１８との重なる面積が小さくなり容量値が減少する。

「発明の効果」 この発明によれば、付加容量部３０４；おける延長部ｔ
ｓｂとゲートバス１８との間は半導体層２）、補強絶縁
膜３１及びゲート絶縁膜２２より成る３層構造であるの
で、ピンホールや塵埃に起因する絶縁不良が大幅に低減
できる。

付加容量部３０を分割した場合には、付加容量部ζ−絶
縁不良が発生したとき不良容量部を選択的（−カットす
ることにより、静電容量の低下を小さく抑えられる。

分割した各付加容量部３０をゲートバスの幅方向の中間
部Ｃ二島状Ｃ二形成し、橋絡片３２で画素電極１５に連
結した場合（−は、不良容量部をレーザカットする作業
時間を著しく短縮できる。また延長部１５ｂとゲートバ
ス１８との間のパターンずれに起因する付加容量の変動
も小さく押えられる。

【図面の簡単な説明】

第１図Ａ及びＢはそれぞれこの発明の詳細な説明に供す
るための液晶表示素子の要部の平面図図である。

Claims (3)

【特許請求の範囲】
1. （１）透明基板上に複数のソースバスと複数のゲートバ
   スとが互いに直交する方向に、それぞれ等間隔に形成さ
   れ、それら各交叉点位置と対応してその交叉するソース
   バス及びゲートバスに接続された薄膜トランジスタが上
   記ソースバスとゲートバスとで囲まれた網目内の一角に
   形成され、そのトランジスタのドレイン電極と接続され
   る画素電極が上記網目内に広く形成され、その画素電極
   の端部が隣接する薄膜トランジスタの接続されるゲート
   バスの下側に重なるように延長されて付加容量部が形成
   されている液晶表示素子において、 上記画素電極の延長部は半導体層及び補強絶縁膜で順次
   覆われ、その上にゲート絶縁膜が一様に形成されている
   ことを特徴とする液晶表示素子。
2. （２）請求項（１）において、上記付加容量部が複数に
   分割されていることを特徴とする液晶表示素子。
3. （３）請求項（２）において、上記分割された各付加容
   量部を構成する上記画素電極の延長部は、上記ゲートバ
   スの幅方向の中間位置に重ねられて島状に形成されると
   共に、棒状の橋絡片により上記画素電極に連結されてい
   ることを特徴とする液晶表示素子。