JP2006179837A - 半導体装置の製造方法、ウェハおよびウェハの製造方法 - Google Patents

半導体装置の製造方法、ウェハおよびウェハの製造方法 Download PDF

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Abstract

【課題】 熱処理時のウェハの面内温度分布を均一化する。
【解決手段】 半導体装置が形成されるデバイス形成領域の側からランプ光を照射してウェハ２０の熱処理を行う場合、その熱処理前に、デバイス形成領域の平均的な反射率と同等の反射率となるような膜厚のＳｉＮ膜２５を、デバイス形成領域外側の周端部に形成する。これにより、ウェハ２０のランプ光照射面における反射率を均一化することができ、均一性の良い温度分布でウェハ２０の熱処理を行うことが可能になる。その結果、ウェハ２０面内での特性のばらつきの少ない高品質の半導体装置を製造することが可能になる。
【選択図】 図１４

Description

本発明は半導体装置の製造方法、ウェハおよびウェハの製造方法に関し、特に半導体装置の製造過程において熱処理を行う半導体装置の製造方法およびそのような熱処理に用いられるウェハ並びにウェハの製造方法に関する。
現在、半導体装置の製造分野においては、ウェハに対して熱処理、例えば急速な昇温・降温が必要なスパイクアニール等を行う際、ウェハにランプ光を照射することによって熱処理を行うランプアニール装置が広く利用されている。
ランプアニール装置を用いたウェハの熱処理では、まず、そのチャンバ内に設けられた所定サイズのリング状の基板支持体に、所定サイズのシリコン（Ｓｉ）ウェハ等をその周端部が支持されるようにして配置する。そして、そのように配置されたウェハに所定面側からランプ光を照射することによって熱処理が行われるようになっている。
現在のランプアニール装置は、ランプ光の照射領域を複数のゾーンに分け、ゾーンごとに適当なランプ照射強度でランプ光を照射することのできる構成になっており、ウェハ温度を複数箇所でモニタし、それぞれを各ゾーンのランプ照射強度にフィードバックするようになっている。これにより、各ゾーンのランプ照射強度のバランスを調整しながらゾーンごと適切なランプ照射強度で照射を行い、ウェハの面内温度分布ができるだけ均一になるようにしている。
また、従来、ランプアニール装置を用いる際のウェハの面内温度分布を均一化するために、その昇温・降温にランプ光を用いる点から、ランプ光が照射されるウェハの反射率を調整する提案もなされている。例えば、ランプ光を直接照射する面の反射率がウェハごとに異なることから生じる到達温度の変動を回避する目的で、ウェハごとに、ランプ光照射面側の反射率を一定にしたり、ランプ光照射面の粗さ等を調整して中心から周端に向かって反射率が小さくなるようにしたりした提案がなされている（特許文献１参照）。また、長時間加熱を行ったときのスリップラインの発生を回避する目的で、ウェハをその中央部と周端部で反射率を変えるように加工する提案もなされている（特許文献２参照）。
特開平９−２４６２０２号公報 特開昭６０−７３２号公報
しかし、ランプアニール装置を用いた従来の熱処理方法には、次のような問題点があった。
例えば、半導体装置を製造する際には、通常、ウェハの周端部を避けて、半導体装置（形成途中のものを含む。）のパターンを形成していく。これは、そのような周端部にレジストを用いてデバイスパターン形成を行うと、製造上、周端部を発生源とするパーティクルが発生する可能性が高くなるためである。現在は、そのようなパーティクルの発生を回避するため、所定のデバイスパターンを形成する際に、ウェハの周端部（周端から内側へおよそ１ｍｍ〜２ｍｍの領域）にはデバイスパターンが形成されないよう、周端部を露光してその部分のレジストを除去しておくといった作業を初期の段階から繰り返し行っている。そのため、工程が進んでくると、ウェハは、その周端部を除いた領域にデバイスパターンが形成される一方、周端部にはＳｉ面が露出するようになる。
このようにデバイスパターンが形成されたウェハ（「デバイスウェハ」という。）の場合、そのデバイスパターンが形成されている領域（「デバイス形成領域」という。）は、主にゲート電極になるポリシリコンや素子分離領域等になるシリコン酸化膜で構成されている。一方、その外側にある周端部は、前述のように、Ｓｉ面が露出した状態になっている。ここで、両領域の反射率について見ると、ポリシリコンやシリコン酸化膜を含むデバイス形成領域の平均的な反射率と、周端部の露出したＳｉ面の反射率とは異なる。
例えばデバイス形成領域の反射率がＳｉ露出部の反射率よりも低いような場合、その反射率の差から、ランプアニール装置での昇温・降温の際には、１枚のデバイスウェハに対し一様のランプ照射強度で熱処理を行うと、周端部の温度がデバイス形成領域の温度よりも低い状態になり易い。その結果、デバイスウェハの中央部から得られる半導体装置と周端部に近い所から得られる半導体装置とでは、それらの熱履歴が異なるために、最終的な特性に差が生じてくる場合もある。
前述のように、現在のランプアニール装置は、ゾーンごとにランプ光を照射することのできる構成になっており、複数箇所でモニタしたウェハ温度をその中心から周端部に至る各ゾーンのランプ照射強度にフィードバックするようになっている。しかし、現行のランプアニール装置は、周端部や基板支持体に光を直接的に照射するランプは備えていても、基板支持体まで温度をモニタしてランプ照射強度にフィードバックするようにはなっていない。そのため、ランプアニール装置では、周端部に近いデバイス形成領域でモニタした温度を、周端部や基板支持体に光を照射するランプ照射強度にフィードバックさせるようにしている。しかし、このように、反射率が低く昇温しやすいデバイス形成領域の温度で、反射率が高く昇温しにくい周端部の温度を制御するようにしても、制御量が小さく、周端部の温度は相対的に低くなってしまい、面内温度分布を均一に保つことは難しい。
さらに、ランプアニール装置内でデバイスウェハの周端部を支持する基板支持体は、通常、デバイスウェハよりも耐熱性のある材質で構成され、反射率や熱容量がデバイスウェハよりも大きい。そのため、デバイスウェハの周端部の温度は、ゾーンごとにランプ光を照射した場合でも、基板支持体の温度状態の影響を受けてしまう。これもデバイスウェハの周端部の温度をデバイス形成領域の温度よりも相対的に低下させてその面内温度分布を均一に保てなくする一因になっている。
ウェハ面内温度分布は、温度のモニタ結果をランプ照射強度にフィードバックする際に、それに加えてランプ照射強度にあるオフセットを持たせて最適化することができる。これまではそのようなオフセット値を求めるのにベアウェハが使用されてきた。すなわち、デバイスウェハを処理するランプアニール装置であらかじめベアウェハを処理し、そのときの面内温度分布からデバイスウェハを処理する際の各ゾーンのランプ照射強度のオフセット値を最適化しておく。しかし、ベアウェハの反射率は、デバイスウェハの露出Ｓｉ面と同じであり、デバイス形成領域の平均的反射率とは異なる。そのため、ベアウェハを基に設定されたオフセット値を用いると、ランプアニール時のデバイス形成領域の到達温度が変わってきてしまう。
このように、ランプアニール装置を用いた従来の熱処理方法では、反射率の異なるデバイス形成領域と周端部とを同等の温度に制御することは困難であった。
本発明はこのような点に鑑みてなされたものであり、均一性の良い温度分布でウェハの熱処理を行うことのできる半導体装置の製造方法を提供することを目的とする。
また、本発明は、均一性の良い温度分布で熱処理を行うために用いられるウェハおよびウェハの製造方法を提供することを目的とする。
本発明では上記課題を解決するために、光を照射して熱処理を行う工程を有する半導体装置の製造方法において、前記半導体装置が形成されるデバイスウェハのデバイス形成領域に前記光を照射して熱処理を行う際に、前記デバイス形成領域の反射率と同等の反射率を有する膜を前記光が直接照射される面の特定領域に形成した膜形成ウェハを用いることを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法では、デバイスウェハのデバイス形成領域に光を照射して熱処理を行う際に、膜形成ウェハを用いる。膜形成ウェハは、その光が直接照射される面側に、デバイスウェハのデバイス形成領域の反射率と同等の反射率を有する膜が形成される。膜は、例えば、デバイスウェハのデバイス形成領域より外側の周端部や、デバイスウェハのデバイス形成領域に対応したベアウェハ上の領域等、種々のウェハの特定領域に形成され、それによって膜形成ウェハが形成される。例えば、デバイスウェハの光の照射面の反射率を均一化した構成を有する膜形成ウェハを形成したり、反射率の異なる領域が存在するデバイスウェハと同じように反射率の異なる領域が存在する膜形成ウェハを形成したりすることが可能になる。その場合、デバイスウェハの反射率を均一化した構成を有する膜形成ウェハは、そのまま熱処理に用いられ、また、反射率の異なる領域が存在する膜形成ウェハは、同じように反射率の異なる領域が存在しているデバイスウェハの熱処理を行う前のオフセット値の設定に用いられる。
また、本発明では、光を照射して行う熱処理に用いられるウェハにおいて、半導体装置が形成されるデバイス形成領域の反射率と同等の反射率を有する膜が、前記光が直接照射される面の特定領域に形成されていることを特徴とするウェハが提供される。
このようなウェハによれば、例えば、デバイスウェハのデバイス形成領域より外側の周端部や、デバイスウェハのデバイス形成領域に対応したベアウェハ上の領域等、ウェハ上の特定領域にデバイス形成領域の反射率と同等の反射率を有する膜を形成する。それにより、デバイスウェハの光の照射面の反射率を均一化したり、反射率の異なる領域が存在するデバイスウェハと同じように反射率の異なる領域が存在するウェハを形成したりすることが可能になる。
また、本発明では、光を照射して行う熱処理に用いられるウェハの製造方法において、半導体装置が形成されるデバイス形成領域の形成面側の全面に、前記デバイス形成領域の反射率と同等の反射率を有する膜を形成し、周端部を覆うレジストを形成し、前記レジストをマスクにしてエッチングを行い前記デバイス形成領域の前記膜を除去することを特徴とするウェハの製造方法が提供される。
このようなウェハの製造方法によれば、デバイス形成領域の反射率と同等の反射率を有する膜がウェハのデバイス形成領域より外側の周端部に形成されるようになるので、光の照射面の反射率を均一化したウェハが形成可能になる。
さらに、本発明では、光を照射して行う熱処理に用いられるウェハの製造方法において、半導体装置が形成されるデバイス形成領域の反射率と同等の反射率を有する膜を全面に形成した後、一方の面側に形成された前記膜と、他方の面側に形成された前記膜のうち周端部に形成された前記膜と、を除去することを特徴とするウェハの製造方法が提供される。
このようなウェハの製造方法によれば、デバイス形成領域の反射率と同等の反射率を有する膜がウェハの一方の面側と周端部を除いた領域に形成されるようになるので、反射率の異なるデバイス形成領域と周端部とが存在するデバイスウェハと同じように反射率の異なる領域が存在しているウェハが形成可能になる。
本発明では、半導体装置の製造過程において、光を照射して熱処理を行う際、半導体装置のパターンが形成されるデバイス形成領域の反射率と同等の反射率を有する膜を、光が直接照射される面の特定領域に形成したウェハを用いて熱処理を行うようにした。これにより、デバイスウェハの光の照射面の反射率を均一化したり、反射率の異なる領域が存在するデバイスウェハと同じように反射率の異なる領域が存在するウェハを形成したりすることが可能になり、均一性の良い温度分布でデバイスウェハの熱処理を行うことが可能になる。その結果、デバイスウェハ面内で特性のばらつきの少ない高品質の半導体装置を製造することが可能になる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、ランプアニール装置の概略を説明する。
図１はランプアニール装置の構成例を示す要部断面模式図、図２は図１のＡ部拡大図である。なお、図１には、ランプアニール装置のチャンバ内のおよそ半分の領域について図示している。
この図１に示すランプアニール装置１０は、チャンバ内に、例えばデバイスウェハ１をはじめ、ランプアニールを行う各種ウェハが載置される基板支持体１１を有しており、ウェハは、この基板支持体１１によってその周端部を支持されるようになっている。さらに、このランプアニール装置１０は、基板支持体１１に支持されたウェハの一方の面側に配置されたランプゾーンＺ１〜Ｚ５、および他方の面側に配置された反射板１２を有している。ランプアニール装置１０は、基板支持体１１によって支持されたウェハの一方の面側にランプ光（図中太矢印）を直接照射するとともに、そのウェハからの輻射光（図中細矢印）をウェハの他方の面側にある反射板１２によってウェハに反射することにより、熱処理を行う。また、ウェハの他方の面側には、ウェハと反射板１２で多重反射したウェハからの輻射光を検出する５本の輻射光検出センサＰ１〜Ｐ５が配置されている。
例えばデバイスウェハ１は、図２に示すように、その一方の面側の周端から幅約１ｍｍ〜２ｍｍの周端部１ａがＳｉ面の露出した領域であり、それより内側の領域が半導体装置（形成途中のものを含む。）の各種デバイスパターンが形成されるデバイス形成領域１ｂである。デバイス形成領域１ｂは、ゲート電極のポリシリコンやＳＴＩ（Shallow Trench Isolation）に埋め込まれるシリコン酸化膜がその大部分を占めている。このデバイス形成領域１ｂの平均的な反射率は、主には、例えばゲート電極の高さやＳＴＩの深さ等で変化するが、通常は周端部１ａの露出Ｓｉ面の反射率よりも低くなる。このような周端部１ａとデバイス形成領域１ｂを備えたデバイスウェハ１は、ランプアニール装置１０において、デバイス形成領域１ｂがランプゾーンＺ１〜Ｚ５側に向けられ、周端部１ａがその裏面側から基板支持体１１によって支持されるように配置される。
ランプゾーンＺ１〜Ｚ５にはそれぞれ、基板支持体１１に支持されたデバイスウェハ１にランプ光を照射するランプが備えられている。ランプゾーンＺ１は、デバイスウェハ１のほぼ中央に直接的にランプ光を照射するように配置され、そこから周端に向かって順にランプゾーンＺ２，Ｚ３，Ｚ４がそれぞれ所定領域に直接的にランプ光を照射するように配置されている。また、ランプゾーンＺ５は、デバイスウェハ１の周端部１ａと基板支持体１１上の領域に直接的にランプ光を照射するように配置されている。
輻射光検出センサＰ１〜Ｐ５は、デバイスウェハ１の中心を０ｍｍとして、ここでは中心からの距離がそれぞれある特定の位置のデバイス形成領域１ｂに対応した反射板１２表面での温度をモニタするように配置されている。輻射光検出センサＰ１〜Ｐ５によって検出される温度Ｔ１〜Ｔ５はそれぞれ、ランプゾーンＺ１〜Ｚ５のランプ照射強度にフィードバックされるようになっている。このようにランプアニール装置１０では、デバイスウェハ１の周端部１ａに直接的にランプ光を照射するランプゾーンＺ５には、最も周端部１ａに近いデバイス形成領域１ｂでの温度Ｔ５がフィードバックされるようになっている。
このような構成を有するランプアニール装置１０を用いてデバイスウェハ１のランプアニールを行うと、通常はデバイス形成領域１ｂの平均的な反射率が周端部１ａの露出Ｓｉ面の反射率よりも低くなるため、デバイス形成領域１ｂでは昇温しやすく、周端部１ａでは昇温しにくい。したがって、そのままでは、輻射光検出センサＰ５で検出されるデバイス形成領域１ｂでの温度Ｔ５をランプゾーンＺ５のランプ照射強度にフィードバックしても、周端部１ａや基板支持体１１を昇温させるには制御量が小さく、適切な温度制御が行えない。すなわち、ランプアニール時には、周端部１ａや基板支持体１１が本来必要とされる温度よりも低い温度に制御されてしまうようになる。
ここで、上記ランプアニール装置１０を用いた熱処理時のウェハの面内温度分布についてより詳細に説明する。
図３はベアウェハの一例の断面模式図である。また、図４はベアウェハおよびデバイスウェハの面内温度分布の一例を示す図である。図４において、横軸はウェハ中心（０ｍｍ）からの距離Ｘ（ｍｍ）を表し、縦軸は設定温度との温度差△Ｔ（℃）を表している。
図３に示すベアウェハ２は、その一方の面側にｐ型不純物、例えばフッ化ボロン（ＢＦ2 +）がイオン注入されてｐ型不純物層２ａが形成されている。ランプアニールの際、ベアウェハ２は、ランプアニール装置１０の基板支持体１１上に配置してその周端部を支持し、ｐ型不純物層２ａの形成面側と反対の面側の露出したＳｉ面２ｂにランプ光が直接照射されるように配置した。
このベアウェハ２の面内温度分布を図４に示す。また、図４には、上記図１および図２に示したようなデバイスウェハ１に対してランプアニールを行ったときの面内温度分布も示している。なお、デバイスウェハ１には、上記図１および図２には図示しないが、ベアウェハ２同様、ｐ型不純物層をデバイス形成領域１ｂと反対面側に形成した。ランプアニール装置１０には、デバイス形成領域１ｂの形成面側にランプ光が直接照射されるようにして配置した。また、デバイス形成領域１ｂには、ここではｐＭＯＳ用またはｎＭＯＳ用のデバイスパターンを形成した。
ベアウェハ２およびデバイスウェハ１の面内温度分布は、ランプアニール後の各ウェハについて、イオン注入したｐ型不純物を利用してシート抵抗値の面内分布を測定し、そのシート抵抗値からランプアニール時の温度分布を見積もることにより取得している。具体的には、まず、あらかじめアニール温度を変化させて複数のウェハのランプアニールを行い、それらの各ウェハの特定位置におけるシート抵抗値を測定して、アニール温度とシート抵抗値の関係を求める。そして、実際にベアウェハ２やデバイスウェハ１の温度を見積もる際には、あらかじめ求めておいたアニール温度とシート抵抗値の関係を用いて温度感度を求め、その温度感度を用いてウェハ面内の平均温度と各位置における温度差△Ｔ（℃）を求める。なお、図４の縦軸に示す温度差△Ｔ（℃）は、ウェハ面内の各位置での温度と面内の平均温度との差を示している。
図４より、ランプアニール時のベアウェハ２の温度は、ウェハ中心から周端部まで、設定温度に対し−２℃〜＋２℃の範囲内を推移している。これに対し、デバイスウェハ１の温度は、形成されているデバイスパターンがｐＭＯＳ用であるかｎＭＯＳ用であるかに関わらず、ウェハ中心からの距離Ｘが８０ｍｍ〜９０ｍｍ程度の範囲で設定温度よりも最高＋４℃程高くなってしまっている。さらに、デバイスウェハ１では、それよりも周端に近付くにつれて、すなわちウェハ中心からの距離Ｘが９０ｍｍを超えるようなデバイス形成領域１ｂで、その温度が設定温度よりも大幅に低くなってしまっていることがわかる。
デバイスウェハ１は、その周端部１ａに、デバイス形成領域１ｂよりも反射率の高い露出Ｓｉ面が存在しており、かつ、その周端部１ａが基板支持体１１に支持されている。そのため、周端部１ａや周端部１ａに近い領域では、温度が設定温度に比べて低くなってしまう。そして、その影響を受け、それより内側の領域も温度が低下しそうになるため、本来必要な制御量よりも大きな制御量がフィードバックされるが、この領域はデバイス形成領域１ｂでありその平均的な反射率が低いために、結果的にその温度は設定温度よりも高くなってしまう。
このように、周端部１ａに比較的近いデバイス形成領域１ｂでは、その温度がそれより内側のデバイス形成領域１ｂの温度とは大きく異なり、また、ベアウェハ２をアニールしたときの温度とも大きく異なる。このことはまた、面内の反射率が高くほぼ一定のベアウェハ２を用いてデバイスウェハ１のランプアニール時のオフセット値を設定しても、デバイスウェハ１の温度を適切に制御することは困難であるということを示している。
そこで、ウェハのランプ光照射面の特定領域にシリコン窒化膜（「ＳｉＮ膜」と記す。）を形成した膜形成ウェハを用意し、同様に面内温度分布を求めた。なお、ＳｉＮ膜形成前のウェハの形態に依らず、ランプ光照射面の特定領域にＳｉＮ膜が形成されているウェハを膜形成ウェハというものとする。
図５は膜形成ウェハの一例の断面模式図である。また、図６は膜形成ウェハおよびデバイスウェハの面内温度分布の一例を示す図である。上記図４同様、この図６において、横軸はウェハ中心からの距離Ｘ（ｍｍ）を表し、縦軸は設定温度との温度差△Ｔ（℃）を表している。
ここでは図５に示すように、膜形成ウェハ３は、一方の面側にその周端部３ａを除いた領域に形成されたＳｉＮ膜３ｂを有し、他方の面側にｐ型不純物層３ｃを有している。ＳｉＮ膜３ｂは、ここではＣＶＤ（Chemical Vapor Deposition）法により、膜厚約１１７ｎｍで成膜を行った。ＳｉＮ膜３ｂの膜厚は、デバイスウェハ１のデバイス形成領域１ｂの平均的な反射率に基づき、ここではデバイス形成領域１ｂの平均的な反射率とＳｉＮ膜３ｂの反射率とが同等になるように設定した。また、ランプアニールの際、膜形成ウェハ３は、ランプアニール装置１０に、ＳｉＮ膜３ｂの形成面側にランプ光が直接照射されるように配置した。
この膜形成ウェハ３の面内温度分布を図６に示す。また、図６には、上記図４同様、ｐ型不純物層をデバイス形成領域１ｂと反対面側に形成したデバイスウェハ１に対してランプアニールを行ったときの面内温度分布も示している。デバイス形成領域１ｂには、ｐＭＯＳ用またはｎＭＯＳ用のデバイスパターンを形成し、ランプアニール装置１０には、デバイス形成領域１ｂの形成面側にランプ光が直接照射されるようにして配置した。ランプアニール時の面内温度分布は、膜形成ウェハ３はシート抵抗値から、デバイスウェハ１はエクステンション抵抗値から、それぞれ見積もった。
図６より、ランプアニール時の膜形成ウェハ３の面内温度分布は、全体的にデバイスウェハ１の面内温度分布に近くなっている。特にベアウェハ２とデバイスウェハ１とで温度差が大きかった距離Ｘが８０ｍｍを超えるような領域（図４参照。）についても、良好な温度分布の近似を示している。これは、膜形成ウェハ３のランプ光照射面側の反射率がデバイスウェハ１のランプ光照射面側の反射率と同等に構成されているためである。
図７は上記のデバイスウェハ１、ベアウェハ２および膜形成ウェハ３の各ウェハの昇温・降温時の温度プロファイルの一例を示す図である。図７において、横軸は時間（秒）を表し、縦軸は温度（℃）およびランプ照射強度（％）を表している。なお、この図７の縦軸に示す温度は、図１に示したランプアニール装置１０において同一昇温速度条件で処理を行ったときの輻射光検出センサＰ１〜Ｐ５で検出される温度Ｔ１〜Ｔ５の平均値である。また、図７において、点線はデバイスウェハ１、実線はベアウェハ２、一点鎖線は膜形成ウェハ３の各温度プロファイルを表している。
図７より、デバイスウェハ１、ベアウェハ２および膜形成ウェハ３の各ウェハの昇温・降温時の温度プロファイルは、デバイスウェハ１および膜形成ウェハ３については両者に良い一致が見られ、いずれもピーク温度は所望の温度にほぼ一致する。しかし、ベアウェハ２については、ピーク温度が所望の温度を超え、さらに降温時の温度もデバイスウェハ１や膜形成ウェハ３に比べて高くなる。同じく図７より、この昇温・降温時のランプ照射強度のプロファイルを見てみると、デバイスウェハ１および膜形成ウェハ３のランプ照射強度に比べ、ベアウェハ２のランプ照射強度は高くなっていることがわかる。
これは、ベアウェハ２は、デバイスウェハ１や膜形成ウェハ３に比べ、ランプ光照射面の反射率が高く昇温しにくいため、温度を所定の昇温速度で設定温度まで上げようとする際、ランプ照射強度をより大きくするような制御量がフィードバックされるためである。その結果、ベアウェハ２についてはより大きなランプ照射強度の光が照射されて設定温度付近でオーバーシュートしてしまう。そして、その影響が降温時にも現れている。
図８はウェハの反射率と温度の関係の一例を示す図である。図８において、横軸はウェハの反射率を表し、縦軸は温度差（℃）を表している。なお、横軸に示す反射率は、膜形成ウェハ３のＳｉＮ膜３ｂの膜厚を変化させることによって変化させている。また、ベアウェハ２の反射率は約０．３であり、縦軸の温度差は、ベアウェハ２のピーク温度と各膜形成ウェハ３のピーク温度との差を表している。
ＳｉＮ膜３ｂは、その膜厚を制御することによって単層で反射率を広い範囲で変化させることができ、特に、ベアウェハ２の反射率約０．３よりも小さい反射率を精度良く制御することができる。図８より、反射率の増加に伴い、ピーク温度も増加する傾向が見られる。上記図７に示した膜形成ウェハ３は、反射率が約０．１であり、そのピーク温度は、ベアウェハ２に比べて約２℃低くなる。このように、反射率の差はランプアニール時の温度に影響を及ぼしている。
以上述べたように、反射率が実際のデバイスウェハとは異なるベアウェハを用いてランプ照射強度にあるオフセットを最適化したとしても、反射率の異なる領域が存在しているデバイスウェハの適切な温度制御は困難である。そして、以上の結果から、適当な膜厚のＳｉＮ膜を用いることにより、デバイスウェハと同じような反射率分布を有するウェハを構成することができ、また、デバイス形成領域と共に形成してデバイスウェハのランプ光照射面の反射率をほぼ一定にすることも可能であることがわかる。
そこで、以下では、まず第１に、デバイス形成領域と同等の反射率を有するＳｉＮ膜を用いて加工したデバイスウェハを膜形成ウェハとし熱処理を行う方法について具体的に述べる（第１の実施の形態）。そして、第２に、ベアウェハに代えて、特定領域にＳｉＮ膜を形成した膜形成ウェハを用いてオフセット値を設定しデバイスウェハの熱処理を行う方法について具体的に述べる（第２の実施の形態）。
まず、第１の実施の形態について説明する。この第１の実施の形態では、膜形成ウェハとして、ＳｉＮ膜を用いて加工したデバイスウェハを用い、熱処理を行う方法について述べる。
図９は素子分離領域形成後ウェル領域形成前の犠牲酸化膜形成工程の要部断面模式図である。
半導体装置の製造では、例えば、ウェハ２０にトレンチ２１を形成した後、そのトレンチ２１の内壁を熱酸化法により酸化して膜厚約１０ｎｍの薄い熱酸化膜２２を形成し、さらに、内部をＳｉＯ2膜２３で埋め込み、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。これにより、素子分離のためのＳＴＩが形成される。その後、ウェハ２０の表面を熱酸化法により酸化し、膜厚約１０ｎｍの犠牲酸化膜２４を形成する。なお、ここでは、ウェハ２０の周端部の犠牲酸化膜２４は、例えばフッ酸（ＨＦ）処理によって除去され、周端部にはＳｉ面が露出している。
通常の製造フローでは、この犠牲酸化膜２４の形成後に、ウェル領域を形成するためのイオン注入やチャネル領域を形成するためのイオン注入が行われる。これに対し、この第１の実施の形態では、犠牲酸化膜２４まで形成したウェハ２０のデバイス形成領域における平均的な反射率を測定した上で、次のような第１〜第５の５つの工程を新たに追加する。
図１０は第１の工程の要部断面模式図、図１１は第２の工程の要部断面模式図、図１２は第３の工程の要部断面模式図、図１３は第４の工程の要部断面模式図、図１４は第５の工程の要部断面模式図である。また、図１５は第５の工程の要部平面模式図である。
まず、第１の工程では、図１０に示すように、犠牲酸化膜２４の形成後、ウェハ２０の犠牲酸化膜２４の形成面側の全面に、ＳｉＮ膜２５を所定の膜厚でＣＶＤ法により形成する。ＳｉＮ膜２５を形成する際の成膜温度は例えば約７００℃とする。
ＳｉＮ膜２５の膜厚は、犠牲酸化膜２４形成後のウェハ２０についてあらかじめ測定された反射率を基に設定される。例えば、ウェハ２０のデバイス形成領域における平均的な反射率が０．１程度であれば、上記条件で形成するＳｉＮ膜２５の膜厚は約１１０ｎｍにすればよい。
続く第２の工程では、図１１に示すように、ＳｉＮ膜２５上の全面にポリヒドロキシスタイレン（ＰＨＳ）系のネガ型レジスト２６をスピンコート等の方法で塗布する。
第３の工程では、図１２に示すように、ウェハ２０の周端部を露光し、ＳＴＩが形成されているデバイス形成領域の外側にのみネガ型レジスト２６を残す。
第４の工程では、図１３に示すように、残ったネガ型レジスト２６をマスクに、犠牲酸化膜２４をエッチングストッパにして、露出するＳｉＮ膜２５をエッチング除去する。エッチングには、例えばＣxＨyＦz系ガスを用いる。
最後の第５の工程では、図１４に示すように、通常のアッシング処理およびアンモニア過酸化水素水（ＡＰＭ）／硫酸過酸化水素水（ＳＰＭ）処理を行い、周端部のＳｉＮ膜２５上に残るネガ型レジスト２６を除去する。周端部にネガ型レジスト２６が形成されているためキャリア部分にパーティクルが残留する懸念もあるが、キャリアは第５の工程後に清浄なものに交換すればよい。
以上の第１〜第５の工程により、図１４および図１５に示すように、従来はＳｉ面が露出していた周端部にＳｉＮ膜２５が形成され、デバイス形成領域はこれまでと同じ構造のまま残されたデバイスウェハが得られるようになる。すなわち、このデバイスウェハは、デバイス形成領域の形成面側をランプ光照射面とした場合、その面の中心から周端まで同等の反射率で構成されるようになる。
このようなデバイスウェハの形成後は、通常の製造フローに戻り、ウェル領域のイオン注入、チャネル領域のイオン注入、不純物活性化のためのスパイクアニール、ゲート酸化膜形成等を行い、トランジスタ構造を形成していく。イオン注入後のスパイクアニールには上記図１に示したようなランプアニール装置１０を用いるが、デバイスウェハは、ランプ光照射面側の反射率がほぼ一定であるため、設定温度に留意すれば、比較的均一性の良い面内温度分布でランプアニールを行うことが可能である。
ただし、そのアニールに先立ち、ランプ光照射面側の全面にＳｉＮ膜を形成した膜形成ウェハ（「オフセット値設定用ウェハ」という。）を用いてランプ照射強度にあるオフセットを最適化しておくことが望ましい。オフセット値設定用ウェハのＳｉＮ膜の膜厚は、デバイスウェハの場合と同様、デバイス形成領域の平均的な反射率を基に設定すればよい。これにより、オフセット値設定用ウェハとデバイスウェハとが同等の反射率であるため、ランプアニール時の基板支持体１１の影響も考慮され、ベアウェハを用いた場合に比べてより適正なオフセット値を設定することができる。その結果、より均一性の良い面内温度分布でランプアニールを行うことができるようになる。
このように第１の実施の形態では、膜形成ウェハとして、周端部にデバイス形成領域と同等の反射率を有するＳｉＮ膜２５を形成したデバイスウェハを構成する。これにより、ランプ光照射面の反射率を全面にわたって均一化することができ、面内温度分布の均一化を図ることが可能になる。
なお、この第１の実施の形態では、犠牲酸化膜２４の形成後に行われるスパイクアニール工程前に、ＳｉＮ膜２５を利用してランプ光照射面の反射率が全面にわたって均一化されたデバイスウェハを形成する場合を例にして述べた。これは、この段階がＳｉＮ膜２５を最も形成しやすく、また、面内温度分布の均一化が非常に効果的であるためである。すなわち、この段階でＳｉＮ膜２５を周端部に形成する場合、犠牲酸化膜２４をエッチングストッパとして利用することができ、かつ、この犠牲酸化膜２４はその後ＨＦ処理等で除去することができる。また、イオン注入後のランプアニールは、注入された不純物の濃度プロファイルや活性化率に大きく影響するため、この段階で面内温度分布の均一化を図れるようにしておけば、ウェハ面内における特性のばらつきの少ない高品質の半導体装置を製造することが可能になる。ただし、この段階以外の他のランプアニール工程の前に同様な構成を有するデバイスウェハを形成することも可能である。
次に、第２の実施の形態について説明する。この第２の実施の形態では、膜形成ウェハとして、特定領域にＳｉＮ膜を部分的に形成したオフセット値設定用ウェハを用い、デバイスウェハのランプアニール前に、そのオフセット値を設定する方法について述べる。
図１６はオフセット値設定の流れを示す図である。また、図１７から図２０はオフセット値設定用ウェハの形成工程の断面模式図であって、図１７はＳｉＮ膜形成工程の断面模式図、図１８はＳｉＮ膜の一部除去工程の断面模式図、図１９はイオン注入工程の断面模式図、図２０はランプアニール工程の断面模式図である。
まず、オフセット値設定用ウェハの形成に先立ち、ランプアニールを行う段階のデバイスウェハの平均的な反射率を測定する（ステップＳ１）。
そして、オフセット値設定用ウェハを形成する際には、まず、図１７に示すように、ウェハ３０の全面にＣＶＤ法により所定の膜厚のＳｉＮ膜３１を形成する（ステップＳ２）。ＳｉＮ膜３１の膜厚は、前述のように、ランプアニールを行うデバイスウェハのデバイス形成領域の平均的な反射率を基に設定される。例えば、デバイス形成領域の平均的な反射率が０．１程度であれば、成膜温度約７００℃で、膜厚約１１０ｎｍのＳｉＮ膜３１を形成する。
次いで、図１８に示すように、全面に形成したＳｉＮ膜３１のうち、一方の面側と側面のＳｉＮ膜３１、および他方の面側の周端部３０ａのＳｉＮ膜３１を除去する（ステップＳ３）。
このステップＳ３におけるＳｉＮ膜３１の除去には、例えばＨＦ溶液を用いることができる。除去する際は、まず、スピンプロセッサー（日本エスイーゼット株式会社製ＳＥＺ２０３）を用いて全面にＳｉＮ膜３１を形成したウェハ３０の一方の面側に、ＳｉＮ膜３１を溶解可能な高濃度のＨＦ溶液（濃度６０％）を吹き付けながら、これを５００ｒｐｍで回転させる。そして、ＨＦ溶液を吹き付けない他方の面側には、窒素（Ｎ2）ガスを流量５０ＮＬ／ｍｉｎでブローする。これにより、一方の面側のＳｉＮ膜３１が除去されるとともに、ＨＦ溶液の一部が他方の面側へと回り込み、その側面と周端部３０ａのＳｉＮ膜３１が除去される。この例では、周端からの幅約１．５ｍｍのＳｉＮ膜３１が除去されるようになる。
なお、周端部３０ａの幅は、ランプアニールを行うデバイスウェハのＳｉ面が露出する周端部の幅（あるいはデバイス形成領域の大きさ）を考慮して設定する。すなわち、デバイスウェハのデバイス形成領域がウェハ３０上に残るＳｉＮ膜３１の領域に対応するように加工する。ＳｉＮ膜３１を除去する周端部３０ａの幅は、ＨＦ溶液吹き付け時のウェハ３０の回転数とブローするＮ2流量を制御することにより調整することができる。例えば回転数を遅くしてＮ2流量を減らすと、ＨＦ溶液の回り込みはより起こりやすくなる。
次いで、図１９に示すように、シート抵抗値を測定可能とするために、ウェハ３０のＳｉＮ膜３１をすべて除去した一方の面側に、ｐ型不純物をイオン注入してｐ型不純物層３２を形成する（ステップＳ４）。ｐ型不純物層３２は、例えば、ＢＦ2 +を、加速エネルギー約２０ｋｅＶ，ドーズ量約５×１０15ｃｍ-2でイオン注入することにより形成する。このステップＳ４により、一方の面側にｐ型不純物層３２が形成され、他方の面側の周端部３０ａを除いた領域にＳｉＮ膜３１が形成されたオフセット値設定用ウェハが形成される。
その後は、上記図１に示したランプアニール装置１０を用い、図２０に示すように、ＳｉＮ膜３１の側がランプアニール時のランプ光照射面になるようにしてチャンバ内の基板支持体１１上に配置し、オフセット値設定用ウェハのランプアニールを行う（ステップＳ５）。
ランプアニール後は、そのオフセット値設定用ウェハのシート抵抗値を測定し、それを用いて面内温度分布を見積もる。そして、その面内温度分布を基に、デバイスウェハをアニールする際のランプアニール装置の各ゾーンのランプ照射強度に最適なオフセット値を設定する（ステップＳ６）。例えば、デバイスウェハのアニール時に温度が低くなりやすい周端部に直接的にランプ光を照射するゾーンのランプ照射強度に、他のゾーンのランプ照射強度に対するよりも大きな制御量が与えられるよう、必要なオフセット値を設定する。
上記のようにして設定されたオフセット値を用いてデバイスウェハのランプアニールを行った結果を以下に示す。
図２１はｎＭＯＳパターンが形成されたデバイスウェハの面内温度分布の一例を示す図である。図２１において、横軸はウェハ中心からの距離Ｘ（ｍｍ）を表し、縦軸は温度（℃）を表している。また、図２２はデバイスウェハの中心から約６５ｍｍまでの領域の温度の平均値を基準にしたときの温度差の一例を示す図である。図２２において、横軸はウェハ中心からの距離Ｘ（ｍｍ）を表し、縦軸は温度差△Ｔ（℃）を表している。なお、図２１および図２２には、比較のため、従来通りベアウェハを用いてオフセット値を設定し、ｎＭＯＳパターンが形成されたデバイスウェハのランプアニールを行った場合の面内温度分布も併せて示している。
図２１に示すように、ベアウェハを用いてオフセット値を設定した場合には、中心からの距離Ｘが８０ｍｍを超える領域で温度の変動が大きくなり、特に９０ｍｍを超える領域では温度が大きく低下してしまっている。これに対し、デバイスウェハのデバイス形成領域に対応する領域にＳｉＮ膜３１を形成したオフセット値設定用ウェハを用いてオフセット値を最適化した場合には、図２１に示したように、上記領域での温度低下が大幅に改善されていることがわかる。
また、図２２に示すように、温度が比較的均一な中心から約６５ｍｍまでの領域の平均値を基準にしたときの上記領域の温度差も、ベアウェハを用いた場合よりもオフセット値設定用ウェハを用いた場合の方が小さく抑えられるようになる。
オフセット値設定用ウェハを用いた場合、デバイスウェハ面内の温度の変動幅は、中心から周端部まででおおよそ６℃程度におさまり、均一性の良い面内温度分布でランプアニールを行うことができる。デバイスウェハの面内温度分布の均一性が改善されることにより、中心部と周端部に近い領域とに形成される半導体装置の熱履歴をいっそう近似させることが可能になる。したがって、注入された不純物の濃度プロファイルや活性化率のウェハ面内でのばらつきが抑えられるようになり、その結果、半導体装置の寄生抵抗のばらつきを抑えることが可能になる。
図２３はｎＭＯＳのオン電流のデバイスウェハ面内での分布の一例を示す図である。図２３において、横軸はウェハ中心からの距離Ｘ（ｍｍ）を表し、縦軸はオン電流Ｉon（μＡ／μｍ）を表している。また、図２４はデバイスウェハの中心から約６５ｍｍまでの領域のオン電流の平均値を基準にしたときのオン電流差の一例を示す図である。図２４において、横軸はウェハ中心からの距離Ｘ（ｍｍ）を表し、縦軸はオン電流差△Ｉon（μＡ／μｍ）を表している。なお、図２３および図２４には、比較のため、従来通りベアウェハを用いてオフセット値を設定してランプアニールを行った場合のｎＭＯＳのオン電流の面内分布も併せて示している。
図２３に示すように、ベアウェハを用いてオフセット値を設定した場合には、ランプアニール時に温度の変動が大きくなる８０ｍｍ付近からｎＭＯＳのオン電流のばらつきが大きくなり、９０ｍｍを超える領域では大幅にオン電流が低下してしまっている。これに対し、オフセット値設定用ウェハを用いてオフセット値を設定した場合には、８０ｍｍ付近から周端部手前までに形成されているｎＭＯＳのオン電流は、ベアウェハを用いてオフセット値を設定した場合に比べ、大幅に改善されていることがわかる。
また、図２４に示すように、オン電流が比較的均一な中心から約６５ｍｍまでの領域の平均値を基準にしたときのオン電流差も、周端部付近では、ベアウェハを用いた場合よりもオフセット値設定用ウェハを用いた場合の方が小さく抑えられるようになる。例えばデバイスウェハの９５ｍｍから周端部手前までに形成されているｎＭＯＳの場合、そのオン電流の低下を従来に比べ約１５％抑制することが可能である。このように、デバイスウェハの面内温度分布の均一化を図ることにより、ウェハ面内での半導体装置の特性のばらつきを抑えることができるようになる。
このように第２の実施の形態では、ランプアニール装置の各ゾーンのランプ照射強度のオフセット値の設定に、膜形成ウェハとして、ランプ光照射面の周端部３０ａが露出Ｓｉ面でそれ以外の領域がＳｉＮ膜３１であるオフセット値設定用ウェハを用いる。オフセット値設定用ウェハは、ＳｉＮ膜３１を所定の膜厚に設定することによってデバイスウェハと同等の反射率を有することとすることができ、ベアウェハによってオフセット値を求める場合に比べ、より適正なオフセット値を求めることが可能になる。その結果、ランプアニール時のデバイスウェハの面内温度分布を均一化することが可能になる。
さらに、この第２の実施の形態では、ランプアニールを行う段階のデバイスウェハの構成に応じたオフセット値設定用ウェハを用いて適正なオフセット値を設定する。そのため、デバイスウェハ側の加工は不要であり、半導体装置の製造プロセスは変えず、生産性を低下させることなく、高品質の半導体装置を製造することが可能になる。
なお、この第２の実施の形態で得られた効果と同様の効果が、上記第１の実施の形態のデバイスウェハを用いた場合にも得られている。
以上説明したように、本発明では、デバイスウェハの周端部に適当な膜厚でＳｉＮ膜を形成し、周端部をデバイス形成領域の平均的な反射率と同等の反射率にすることにより、デバイスウェハ全面の反射率を均一化するようにした。半導体装置の通常の製造フローに、そのようなデバイスウェハの周端部にＳｉＮ膜を形成する工程を追加することにより、ランプアニール時のデバイスウェハの面内温度分布を均一化することができるようになる。それにより、ウェハ面内で特性のばらつきの少ない高品質の半導体装置を製造することが可能になる。
また、本発明では、デバイスウェハのランプアニールに先立ち、デバイス形成領域に対応する領域に適当な膜厚でＳｉＮ膜を形成したオフセット値設定用ウェハを用いてランプアニール装置の各ゾーンのランプ照射強度のオフセット値を設定するようにした。これにより、半導体装置の製造フローに変更を加えることなく、ランプアニール時のデバイスウェハの面内温度分布を均一化することができ、ウェハ面内で特性のばらつきの少ない高品質の半導体装置を製造することが可能になる。
なお、以上述べたようなＳｉＮ膜の代わりに、デバイス形成領域の大部分を占めるポリシリコンとシリコン酸化膜を用い、反射率に応じてそれらの積層構造を形成することも可能である。ただし、形成上の煩雑性や他の工程への影響等を考慮すると、単層でかつ反射率制御が容易であるＳｉＮ膜がより好適である。
（付記１） 光を照射して熱処理を行う工程を有する半導体装置の製造方法において、
前記半導体装置が形成されるデバイスウェハのデバイス形成領域に前記光を照射して熱処理を行う際に、前記デバイス形成領域の反射率と同等の反射率を有する膜を前記光が直接照射される面の特定領域に形成した膜形成ウェハを用いることを特徴とする半導体装置の製造方法。
（付記２） 前記膜は、シリコン窒化膜であり、前記シリコン窒化膜の膜厚を制御することによって、前記デバイス形成領域の反射率と同等の反射率を有するように形成されることを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記デバイス形成領域の反射率は、前記デバイス形成領域の平均的な反射率であることを特徴とする付記１記載の半導体装置の製造方法。
（付記４） 前記膜形成ウェハは、前記デバイスウェハの前記デバイス形成領域より外側の周端部に前記膜を形成することによって構成されることを特徴とする付記１記載の半導体装置の製造方法。
（付記５） 前記膜形成ウェハは、前記デバイスウェハの前記デバイス形成領域の形成面側の全面に前記膜を形成し、前記膜が形成された前記デバイスウェハの前記周端部を覆うレジストを形成し、前記レジストをマスクにしてエッチングを行い前記デバイス形成領域の前記膜を除去することによって構成されることを特徴とする付記４記載の半導体装置の製造方法。
（付記６） 前記デバイスウェハの前記デバイス形成領域の形成面側の全面に前記膜を形成する前に、前記デバイスウェハの少なくとも前記デバイス形成領域に酸化膜を形成し、前記酸化膜の形成後に、前記デバイスウェハの前記デバイス形成領域の形成面側の全面に前記膜を形成することを特徴とする付記５記載の半導体装置の製造方法。
（付記７） 前記レジストをマスクにしてエッチングを行い前記デバイス形成領域の前記膜を除去した後に、前記膜形成ウェハに不純物を導入し、前記不純物が導入された前記膜形成ウェハの熱処理を行うことを特徴とする付記５記載の半導体装置の製造方法。
（付記８） 前記膜形成ウェハは、前記光が直接照射される面の領域であって、前記デバイスウェハの前記デバイス形成領域に対応する領域に、前記膜を形成することによって構成されることを特徴とする付記１記載の半導体装置の製造方法。
（付記９） 前記膜形成ウェハに前記光を照射して熱処理を行い、前記膜形成ウェハの面内温度分布を基に、前記デバイスウェハの熱処理を行う際の前記光の照射強度のオフセット値を設定し、前記オフセット値を用いて前記デバイスウェハの熱処理を行うことを特徴とする付記８記載の半導体装置の製造方法。
（付記１０） 前記膜形成ウェハは、ウェハの全面に前記膜を形成した後、前記ウェハの一方の面側に形成された前記膜と、前記ウェハの他方の面側に形成された前記膜のうち前記ウェハの周端部に形成された前記膜と、を除去することによって構成されることを特徴とする付記８記載の半導体装置の製造方法。
（付記１１） 前記ウェハの前記一方の面側に形成された前記膜と、前記ウェハの前記他方の面側に形成された前記膜のうち前記ウェハの前記周端部に形成された前記膜と、を除去する際には、
前記一方の面側に前記膜を溶解可能な薬液を吹き付け、前記薬液を前記一方の面側から前記他方の面側の前記周端部に回り込ませることによって、前記ウェハの前記一方の面側に形成された前記膜と、前記ウェハの前記他方の面側の前記周端部に形成された前記膜と、を除去することを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２） 前記薬液を前記一方の面側から前記他方の面側の前記周端部に回り込ませる際には、前記ウェハを回転させながら前記他方の面側からガスを吹き付けることによって、前記薬液を前記周端部に回り込ませることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３） 前記膜形成ウェハは、前記光が直接照射される面の全面に前記膜を形成することによって構成されることを特徴とする付記１記載の半導体装置の製造方法。
（付記１４） 前記膜形成ウェハに前記光を照射して熱処理を行い、前記膜形成ウェハの面内温度分布を基に、前記デバイス形成領域より外側の周端部に前記膜を形成した前記デバイスウェハの熱処理を行う際の前記光の照射強度のオフセット値を設定し、前記オフセット値を用いて前記デバイスウェハの熱処理を行うことを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５） 前記光を照射して熱処理を行う際には、
支持体によって支持されたウェハの一方の面側に前記光を直接照射するとともに、前記ウェハからの輻射光を前記ウェハの他方の面側に配置された反射板によって前記ウェハへ反射することにより熱処理を行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記１６） 複数のゾーンごとに前記光を直接照射し、前記他方の面側の複数箇所の温度をセンサを用いて検出し、前記センサによって検出された温度を用いて前記ゾーンごと照射する前記光の照射強度を制御することを特徴とする付記１５記載の半導体装置の製造方法。
（付記１７） 光を照射して行う熱処理に用いられるウェハにおいて、
半導体装置が形成されるデバイス形成領域の反射率と同等の反射率を有する膜が、前記光が直接照射される面の特定領域に形成されていることを特徴とするウェハ。
（付記１８） 前記膜は、シリコン窒化膜であり、前記シリコン窒化膜の膜厚を制御することによって、前記デバイス形成領域の反射率と同等の反射率を有するように形成されていることを特徴とする付記１７記載のウェハ。
（付記１９） 前記デバイス形成領域の反射率は、前記デバイス形成領域の平均的な反射率であることを特徴とする付記１７記載のウェハ。
（付記２０） 前記デバイス形成領域より外側の周端部に前記膜が形成されていることを特徴とする付記１７記載のウェハ。
（付記２１） 前記光が直接照射される面の領域であって、前記デバイス形成領域を有する別のウェハの前記デバイス形成領域に対応する領域に、前記膜が形成されていることを特徴とする付記１７記載のウェハ。
（付記２２） 前記光が直接照射される面の全面に前記膜が形成されていることを特徴とする付記１７記載のウェハ。
（付記２３） 光を照射して行う熱処理に用いられるウェハの製造方法において、
半導体装置が形成されるデバイス形成領域の形成面側の全面に、前記デバイス形成領域の反射率と同等の反射率を有する膜を形成し、周端部を覆うレジストを形成し、前記レジストをマスクにしてエッチングを行い前記デバイス形成領域の前記膜を除去することを特徴とするウェハの製造方法。
（付記２４） 前記膜は、シリコン窒化膜であり、前記シリコン窒化膜の膜厚を制御することによって、前記デバイス形成領域の反射率と同等の反射率を有するように形成することを特徴とする付記２３記載のウェハの製造方法。
（付記２５） 前記デバイス形成領域の反射率は、前記デバイス形成領域の平均的な反射率であることを特徴とする付記２３記載のウェハの製造方法。
（付記２６） 光を照射して行う熱処理に用いられるウェハの製造方法において、
半導体装置が形成されるデバイス形成領域の反射率と同等の反射率を有する膜を全面に形成した後、一方の面側に形成された前記膜と、他方の面側に形成された前記膜のうち周端部に形成された前記膜と、を除去することを特徴とするウェハの製造方法。
（付記２７） 前記膜は、シリコン窒化膜であり、前記シリコン窒化膜の膜厚を制御することによって、前記デバイス形成領域の反射率と同等の反射率を有するように形成することを特徴とする付記２６記載のウェハの製造方法。
（付記２８） 前記デバイス形成領域の反射率は、前記デバイス形成領域の平均的な反射率であることを特徴とする付記２６記載のウェハの製造方法。
（付記２９） 前記一方の面側に形成された前記膜と、前記他方の面側に形成された前記膜のうち前記周端部に形成された前記膜と、を除去する際には、
前記一方の面側に前記膜を溶解可能な薬液を吹き付け、前記薬液を前記一方の面側から前記他方の面側の前記周端部に回り込ませることによって、前記一方の面側に形成された前記膜と、前記他方の面側の前記周端部に形成された前記膜と、を除去することを特徴とする付記２６記載のウェハの製造方法。
（付記３０） 前記薬液を前記一方の面側から前記他方の面側の前記周端部に回り込ませる際には、前記ウェハを回転させながら前記他方の面側からガスを吹き付けることによって、前記薬液を前記周端部に回り込ませることを特徴とする付記２９記載のウェハの製造方法。
（付記３１） 前記膜を除去する前記周端部の幅を、前記ウェハの回転数と前記ガスの流量を制御することによって調整することを特徴とする付記３０記載のウェハの製造方法。
（付記３２） デバイス形成領域と特定領域とを有する半導体ウェハの表面に、
保護膜を形成する工程と、
前記特定領域上に形成された前記保護膜を除去する工程と、
前記半導体ウェハの表面を覆うように、あらかじめ決められた反射率を有する反射膜を形成する工程と、
前記デバイス形成領域上に形成された前記反射膜を除去する工程と
を有する半導体装置の形成方法。
ランプアニール装置の構成例を示す要部断面模式図である。 図１のＡ部拡大図である。 ベアウェハの一例の断面模式図である。 ベアウェハおよびデバイスウェハの面内温度分布の一例を示す図である。 膜形成ウェハの一例の断面模式図である。 膜形成ウェハおよびデバイスウェハの面内温度分布の一例を示す図である。 各ウェハの昇温・降温時の温度プロファイルの一例を示す図である。 ウェハの反射率と温度の関係の一例を示す図である。 素子分離領域形成後ウェル領域形成前の犠牲酸化膜形成工程の要部断面模式図である。 第１の工程の要部断面模式図である。 第２の工程の要部断面模式図である。 第３の工程の要部断面模式図である。 第４の工程の要部断面模式図である。 第５の工程の要部断面模式図である。 第５の工程の要部平面模式図である。 オフセット値設定の流れを示す図である。 ＳｉＮ膜形成工程の断面模式図である。 ＳｉＮ膜の一部除去工程の断面模式図である。 イオン注入工程の断面模式図である。 ランプアニール工程の断面模式図である。 ｎＭＯＳパターンが形成されたデバイスウェハの面内温度分布の一例を示す図である。 デバイスウェハの中心から約６５ｍｍまでの領域の温度の平均値を基準にしたときの温度差の一例を示す図である。 ｎＭＯＳのオン電流のデバイスウェハ面内での分布の一例を示す図である。 デバイスウェハの中心から約６５ｍｍまでの領域のオン電流の平均値を基準にしたときのオン電流差の一例を示す図である。
符号の説明
１ デバイスウェハ
１ａ，３ａ，３０ａ 周端部
１ｂ デバイス形成領域
２ ベアウェハ
２ａ，３ｃ，３２ ｐ型不純物層
２ｂ Ｓｉ面
３ 膜形成ウェハ
３ｂ，２５，３１ ＳｉＮ膜
１０ ランプアニール装置
１１ 基板支持体
１２ 反射板
２０，３０ ウェハ
２１ トレンチ
２２ 熱酸化膜
２３ ＳｉＯ2膜
２４ 犠牲酸化膜
２６ ネガ型レジスト
Ｚ１〜Ｚ５ ランプゾーン
Ｐ１〜Ｐ５ 輻射光検出センサ
Ｔ１〜Ｔ５ 温度

Claims (10)

  1. 光を照射して熱処理を行う工程を有する半導体装置の製造方法において、
    前記半導体装置が形成されるデバイスウェハのデバイス形成領域に前記光を照射して熱処理を行う際に、前記デバイス形成領域の反射率と同等の反射率を有する膜を前記光が直接照射される面の特定領域に形成した膜形成ウェハを用いることを特徴とする半導体装置の製造方法。
  2. 前記膜は、シリコン窒化膜であり、前記シリコン窒化膜の膜厚を制御することによって、前記デバイス形成領域の反射率と同等の反射率を有するように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記膜形成ウェハは、前記デバイスウェハの前記デバイス形成領域より外側の周端部に前記膜を形成することによって構成されることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記膜形成ウェハは、前記光が直接照射される面の領域であって、前記デバイスウェハの前記デバイス形成領域に対応する領域に、前記膜を形成することによって構成されることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記膜形成ウェハに前記光を照射して熱処理を行い、前記膜形成ウェハの面内温度分布を基に、前記デバイスウェハの熱処理を行う際の前記光の照射強度のオフセット値を設定し、前記オフセット値を用いて前記デバイスウェハの熱処理を行うことを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記膜形成ウェハは、前記光が直接照射される面の全面に前記膜を形成することによって構成されることを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記膜形成ウェハに前記光を照射して熱処理を行い、前記膜形成ウェハの面内温度分布を基に、前記デバイス形成領域より外側の周端部に前記膜を形成した前記デバイスウェハの熱処理を行う際の前記光の照射強度のオフセット値を設定し、前記オフセット値を用いて前記デバイスウェハの熱処理を行うことを特徴とする請求項６記載の半導体装置の製造方法。
  8. 光を照射して行う熱処理に用いられるウェハにおいて、
    半導体装置が形成されるデバイス形成領域の反射率と同等の反射率を有する膜が、前記光が直接照射される面の特定領域に形成されていることを特徴とするウェハ。
  9. 光を照射して行う熱処理に用いられるウェハの製造方法において、
    半導体装置が形成されるデバイス形成領域の形成面側の全面に、前記デバイス形成領域の反射率と同等の反射率を有する膜を形成し、周端部を覆うレジストを形成し、前記レジストをマスクにしてエッチングを行い前記デバイス形成領域の前記膜を除去することを特徴とするウェハの製造方法。
  10. 光を照射して行う熱処理に用いられるウェハの製造方法において、
    半導体装置が形成されるデバイス形成領域の反射率と同等の反射率を有する膜を全面に形成した後、一方の面側に形成された前記膜と、他方の面側に形成された前記膜のうち周端部に形成された前記膜と、を除去することを特徴とするウェハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277696A (ja) * 2007-05-07 2008-11-13 Toshiba Corp 半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070293026A1 (en) * 2006-06-16 2007-12-20 Hynix Semiconductor Inc. Method of manufacturing semiconductor device
US8171877B2 (en) * 2007-03-14 2012-05-08 Lam Research Corporation Backside mounted electrode carriers and assemblies incorporating the same
KR20130128227A (ko) * 2012-05-16 2013-11-26 삼성전자주식회사 전자소자 탑재용 기판의 제조방법
JP7032947B2 (ja) * 2018-02-13 2022-03-09 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59169126A (ja) * 1983-03-16 1984-09-25 Ushio Inc 半導体ウエハ−の加熱方法
JPS6027115A (ja) * 1983-07-25 1985-02-12 Ushio Inc 光照射炉による半導体ウエハ−の熱処理法
JPS60137027A (ja) * 1983-12-26 1985-07-20 Ushio Inc 光照射加熱方法
JPS63114135A (ja) * 1986-10-31 1988-05-19 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPS63207125A (ja) * 1987-02-24 1988-08-26 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH03278524A (ja) * 1990-03-28 1991-12-10 Nec Corp 半導体基板加熱装置
JPH07316811A (ja) * 1994-05-23 1995-12-05 Hitachi Ltd 多点温度モニタによる温度制御方法及び半導体製造装置
JP2001007039A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003059854A (ja) * 2001-08-13 2003-02-28 Toshiba Corp 光加熱装置、光加熱方法及び半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60732A (ja) 1983-06-17 1985-01-05 Ushio Inc アニ−ル方法
US4874954A (en) * 1987-02-02 1989-10-17 Canon Kabushiki Kaisha Projection exposure apparatus
JPH09246202A (ja) 1996-03-07 1997-09-19 Shin Etsu Handotai Co Ltd 熱処理方法および半導体単結晶基板
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59169126A (ja) * 1983-03-16 1984-09-25 Ushio Inc 半導体ウエハ−の加熱方法
JPS6027115A (ja) * 1983-07-25 1985-02-12 Ushio Inc 光照射炉による半導体ウエハ−の熱処理法
JPS60137027A (ja) * 1983-12-26 1985-07-20 Ushio Inc 光照射加熱方法
JPS63114135A (ja) * 1986-10-31 1988-05-19 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPS63207125A (ja) * 1987-02-24 1988-08-26 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH03278524A (ja) * 1990-03-28 1991-12-10 Nec Corp 半導体基板加熱装置
JPH07316811A (ja) * 1994-05-23 1995-12-05 Hitachi Ltd 多点温度モニタによる温度制御方法及び半導体製造装置
JP2001007039A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003059854A (ja) * 2001-08-13 2003-02-28 Toshiba Corp 光加熱装置、光加熱方法及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277696A (ja) * 2007-05-07 2008-11-13 Toshiba Corp 半導体装置の製造方法
US7759259B2 (en) 2007-05-07 2010-07-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

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