JP2006178074A

JP2006178074A - 電源回路、表示ドライバ、電気光学装置、電子機器及び電源回路の制御方法

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Publication number: JP2006178074A
Application number: JP2004369591A
Authority: JP
Inventors: Akira Morita; 晶森田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-12-21
Filing date: 2004-12-21
Publication date: 2006-07-06
Anticipated expiration: 2024-12-21
Also published as: US7609256B2; US20060132419A1; JP4096943B2

Abstract

【課題】低消費電力で画質に影響を与えず階調特性に応じて対向電極に電圧を供給する電源回路、表示ドライバ、電気光学装置、電子機器及び電源回路の制御方法を提供する。
【解決手段】電源回路１００は、高電位側電圧を生成する高電位側電圧生成回路と、低電位側電圧を生成する低電位側電圧生成回路と、高電位側電圧及び低電位側電圧の１つを対向電極電圧として交互に対向電極に供給する切替回路１３０とを含む。電源回路１００は、１走査ラインのドット数分の階調データに基づいて生成された総和値に応じて、高電位側電圧生成回路の電流駆動能力、出力電圧レベル、低電位側電圧生成回路の電流駆動能力及び出力電圧レベルの少なくとも１つを変化させる対向電極電圧の供給能力制御を行う。総和値は、１走査ラインのドット数分の階調データの各階調データを所与の階調特性に応じて変換した各変換電圧値を、順次加算した値である。
【選択図】図２３

Description

本発明は、電源回路、表示ドライバ、電気光学装置、電子機器及び電源回路の制御方法に関する。

従来より、携帯電話機等の電子機器に用いられる液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には、表示パネル）として、単純マトリクス方式のＬＣＤパネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチ素子を用いたアクティブマトリクス方式のＬＣＤパネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が困難である。

近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式のＬＣＤパネルに代えて、アクティブマトリクス方式のＬＣＤパネルが用いられるようになってきている。

単純マトリクス方式のＬＣＤパネルやアクティブマトリクス方式のＬＣＤパネルでは、画素を構成する液晶への印加電圧が交流となるように駆動される。このような交流駆動の手法として、ライン反転駆動やフィールド反転駆動（フレーム反転駆動）が知られている。ライン反転駆動では、１又は複数走査ライン毎に、液晶の印加電圧の極性が反転するように駆動される。フィールド反転駆動では、フィールド毎（フレーム毎）に液晶の印加電圧の極性が反転するように駆動される。

その際、画素を構成する画素電極と対向する対向電極（コモン電極）に供給する対向電極電圧（コモン電圧）を、反転駆動タイミングに合わせて変化させることで、画素電極に印加する電圧レベルを低下させることができる。
特開２００４−１８４８４０号公報

しかしながら、ＬＣＤパネルの対向電極の負荷がほぼ一定であり、対向電極電圧を供給する電源回路の電源供給能力は、充放電すべき電荷量の最大値を考慮して決められていた。そのため、電源供給能力が不要な場合でも無駄な電流をしていた。

また、近年、ＬＣＤパネルの高解像度化及び多階調化が要求されている。そのため、高精度で高い駆動能力が必要とされ、より多くの電流を消費せざるを得なくなっている。従って、微少な電圧レベルの変化等によってもＬＣＤパネルの画質に影響を及ぼすようになり、例えば横クロストークの問題が発生し始めている。

更にＬＣＤパネルの多階調化等に伴い、ＬＣＤパネルに応じた階調特性が多様化し、所望の画像を表示させることがますます複雑化している。このような多様化した階調特性に合わせて所望の画像を表示させることが重要な課題となっている。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力で画質に影響を及ぼすことなく階調特性に応じて対向電極に電圧を供給する電源回路、表示ドライバ、電気光学装置、電子機器及び電源回路の制御方法を提供することにある。

上記課題を解決するために本発明は、
電気光学物質を挟んで画素電極と対向する対向電極に電圧を供給するための電源回路であって、
前記対向電極に供給するための高電位側電圧を生成する高電位側電圧生成回路と、
前記対向電極に供給するための低電位側電圧を生成する低電位側電圧生成回路と、
前記高電位側電圧及び前記低電位側電圧の１つを対向電極電圧として交互に前記対向電極に供給する切替回路とを含み、
各ドットの階調データが前記画素電極の印加電圧に対応する１走査ラインのドット数分の階調データに基づいて生成された総和値に応じて、前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを変化させる前記対向電極電圧の供給能力制御を行い、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データを所与の階調特性に応じて変換した各変換電圧値を、順次加算した値である電源回路に関係する。

本発明において電圧が供給される対向電極は、画素電極と容量結合される。そして、対向電極と画素電極の間の電圧に応じて透過率を変化させる。そのため、階調数が多くなると、対向電極と画素電極の間の電圧の変動が画質に影響を及ぼすようになっている。

本発明においては、対向電極電圧の高電位側電圧及び低電位側電圧を供給するための電流駆動能力及び出力電圧レベルの少なくとも１つを変化させるようにしている。そして、１走査ラインのドット数分の階調データのそれぞれを階調特性に応じて変換した各変換電圧値を順次加算した総和値が、画素電極の印加電圧に関連付けることができることに着目し、該総和値に応じて、これらの１つを制御するようにしている。従って、対向電極が充放電すべき電荷量の最大値を考慮して、対向電極の電圧供給能力を決める必要がなくなる。そのため本発明によれば、電圧の供給能力がそれ程必要とされないにも関わらず、無駄な電力を消費することがなくなる。これにより、階調特性に応じて、低消費電力で、且つ精度良く対向電極の電圧を設定できる電源回路を提供できるようになる。

また本発明に係る電源回路では、
ソースに前記高電位側電圧生成回路の高電位側電源電圧が供給され、ドレインに前記切替回路の出力が電気的に接続される第１導電型の第１の補助トランジスタを含み、
前記総和値に応じて前記第１の補助トランジスタのゲート電圧を制御することで前記供給能力制御を行うことができる。

本発明によれば、対向電極電圧の高電位側電圧に設定する能力を総和値に応じて高めることができ、無駄な電流消費を削減できるようになる。

また本発明に係る電源回路では、
ソースに前記低電位側電圧生成回路の低電位側電源電圧が供給され、ドレインに前記切替回路の出力が電気的に接続される第２導電型の第２の補助トランジスタを含み、
前記総和値に応じて前記第２の補助トランジスタのゲート電圧を制御することで前記供給能力制御を行うことができる。

本発明によれば、対向電極電圧の低電位側電圧に設定する能力を総和値に応じて高めることができ、無駄な電流消費を削減できるようになる。

また本発明に係る電源回路では、
前記高電位側電圧生成回路が、
高電位側入力電圧に基づいて前記高電位側電圧を出力する第１の演算増幅器を含むことができる。

また本発明に係る電源回路では、
前記総和値に応じて前記第１の演算増幅器の電流駆動能力及びスルーレートの少なくとも１つを変化させることで前記供給能力制御を行うことができる。

また本発明に係る電源回路では、
前記総和値に応じて前記高電位側入力電圧を変化させることで前記供給能力制御を行うことができる。

また本発明に係る電源回路では、
前記総和値に応じて、前記第１の演算増幅器の動作電流を停止又は制限すると共に、前記第１の演算増幅器の入力及び出力を電気的に接続することで前記供給能力制御を行うことができる。

上記のいずれかの発明によれば、対向電極電圧の高電位側電圧を生成する能力を総和値に応じて変化させることができ、無駄な電流消費を削減できるようになる。

また本発明に係る電源回路では、
第１のチャージクロックに同期したチャージポンプ動作により前記高電位側電圧生成回路の高電位側電源電圧を生成する第１のチャージポンプ回路を含み、
前記総和値に応じて、前記第１のチャージクロックを停止又はその周波数を低減させることで前記供給能力制御を行うことができる。

本発明によれば、高電位側電源電圧の電圧レベルの精度が必要なときにのみ電力を消費させて精度の高い高電位側電源電圧を生成できるので、無駄な電流消費を削減できる。

また本発明に係る電源回路では、
前記低電位側電圧生成回路が、
低電位側入力電圧に基づいて前記低電位側電圧を出力する第２の演算増幅器を含むことができる。

また本発明に係る電源回路では、
前記総和値に応じて、前記第２の演算増幅器の電流駆動能力及びスルーレートの少なくとも１つを変化させることで前記供給能力制御を行うことができる。

また本発明に係る電源回路では、
前記総和値に応じて、前記低電位側入力電圧を変化させることで前記供給能力制御を行うことができる。

また本発明に係る電源回路では、
前記総和値に応じて、前記第２の演算増幅器の動作電流を停止又は制限すると共に、前記第２の演算増幅器の入力及び出力を電気的に接続することで前記供給能力制御を行うことができる。

上記のいずれかの発明によれば、対向電極電圧の低電位側電圧を生成する能力を総和値に応じて変化させることができ、無駄な電流消費を削減できるようになる。

また本発明に係る電源回路では、
第２のチャージクロックに同期したチャージポンプ動作により前記低電位側電圧生成回路の低電位側電源電圧を生成する第２のチャージポンプ回路を含み、
前記総和値に応じて、前記第２のチャージクロックを停止又はその周波数を低減させることで前記供給能力制御を行うことができる。

本発明によれば、低電位側電源電圧の電圧レベルの精度が必要なときにのみ電力を消費させて精度の高い低電位側電源電圧を生成できるので、無駄な電流消費を削減できる。

また本発明は、
電気光学物質を挟んで画素電極と対向する対向電極に電圧を供給するための電源回路であって、
高電位側電圧及び低電位側電圧の１つを前記対向電極に交互に供給する回路を含み、
各ドットの階調データが前記画素電極の印加電圧に対応する１走査ラインのドット数分の階調データに基づいて生成された総和値に応じて、前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを変化させる前記対向電極電圧の供給能力制御を行い、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データを所与の階調特性に応じて変換した各変換電圧値を、順次加算した値である電源回路に関係する。

本発明においては、１走査ラインのドット数分の階調データのそれぞれを階調特性に応じて変換した各変換電圧値を順次加算した総和値が、画素電極の印加電圧に関連付けることができることに着目し、該総和値に応じて、対向電極電圧の供給能力を制御するようにした。これにより、対向電極が充放電すべき電荷量の最大値を考慮して、対向電極の電圧供給能力を決める必要がなくなる。そのため、電圧の供給能力がそれ程必要とされないにも関わらず、無駄な電力を消費することがなくなる。従って、階調特性に応じて、低消費電力で、且つ精度良く対向電極の電圧を設定できる電源回路を提供できるようになる。

また本発明に係る電源回路では、
前記総和値に基づいて求められる期間だけ、前記供給能力制御を行うことができる。

また本発明に係る電源回路では、
前記総和値に代えて、直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に応じて、前記供給能力制御を行うことができる。

また本発明に係る電源回路では、
直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に対応した期間だけ、前記供給能力制御を行うことができる。

また本発明に係る電源回路では、
所与の基準電位を基準に前記対向電極電圧の極性を、１垂直走査期間毎に切り替えるフィールド反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値から前記直前の水平走査期間の総和値を減算した値に基づいて求められ、
所与の基準電位を基準に前記対向電極の電圧極性を、１水平走査期間毎に切り替えるライン反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値に、該総和値に対応した補正値を加算した値に基づいて求められてもよい。

本発明によれば、極性反転駆動の種類に応じた最適な電圧供給能力で対向電極を駆動できる電源回路を提供できる。

また本発明に係る電源回路では、
各ドットの階調データがｊ（ｊは２以上の整数）ビットの場合、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データの上位ｋ（ｋ＜ｊ、ｋは自然数）ビットのデータを所与の階調特性に応じて変換した各変換電圧値を順次加算した値であってもよい。

また本発明に係る電源回路では、ｋが１であってもよい。

また本発明に係る電源回路では、
前記各変換電圧値を順次加算した値がｐ（ｐは２以上の整数）ビットの場合、
前記総和値が、
前記各変換階調データを順次加算した値の上位ｑ（ｑ＜ｐ、ｑは自然数）ビットで表される値であってもよい。

上記の発明によれば、対向電極の負荷を、より簡素な構成で求められる総和値で評価できるようになる。そのため、規模の増大を抑えつつ、低消費電力化を図る電源回路を提供できる。

また本発明に係る電源回路では、
前記階調データのビット数が、前記変換電圧値を表すデータのビット数より少なくてもよい。

本発明によれば、変換電圧値をより細かく指定できるようになるため、変換電圧値を階調特性に精度良く揃えることができるようになる。そして、高精度に設定された変換電圧値を用いて対向電極電圧の供給制御を行うことができる。

また本発明は、
前記画素電極の印加電圧に対応する各ドットの階調データを所与の階調特性に応じて変換した変換電圧値を生成する電圧値変換回路と、
１走査ラインのドット数分の前記変換電圧値に基づいて前記総和値を生成する総和値演算回路と、
前記画素電極と電気的に接続されるデータ線に、前記階調データに対応した駆動電圧を供給する駆動回路と、
前記総和値演算回路によって生成された前記総和値を用いて前記供給能力制御を行う上記のいずれか記載の電源回路とを含む表示ドライバに関係する。

本発明によれば、低消費電力で画質に影響を及ぼすことなく階調特性に応じて対向電極に電圧を供給する電源回路を含む表示ドライバを提供できる。

また本発明は、
複数の走査線と、
複数のデータ線と、
各画素電極が前記複数の走査線の１つ及び前記複数のデータ線の１つにより特定される複数の画素電極と、
前記複数の画素電極と電気光学物質を挟んで対向する対向電極と、
前記複数のデータ線を駆動する表示ドライバと、
前記高電位側電圧及び前記低電位側電圧を交互に前記対向電極に供給する上記のいずれか記載の電源回路とを含む電気光学装置に関係する。

本発明によれば、低消費電力で画質に影響を及ぼすことなく階調特性に応じて対向電極に電圧を供給する電源回路を含む電気光学装置を提供できる。

また本発明は、
上記のいずれか記載の電源回路を含む電子機器に関係する。

本発明によれば、低消費電力で画質に影響を及ぼすことなく階調特性に応じて対向電極に電圧を供給する電源回路を含む電子機器を提供できる。

また本発明は、
電気光学物質を挟んで画素電極と対向する対向電極に供給するための高電位側電圧を生成する高電位側電圧生成回路と、
前記対向電極に供給するための低電位側電圧を生成する低電位側電圧生成回路とを含む電源回路の制御方法であって、
各ドットの階調データが前記画素電極の印加電圧に対応する１走査ラインのドット数分の階調データの各階調データを所与の階調特性に応じて各変換電圧値に変換し、
該各変換電圧値を順次加算した総和値に応じて、前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを変化させ、
前記高電位側電圧及び前記低電位側電圧の１つを交互に前記対向電極に供給する電源回路の制御方法に関係する。

また本発明に係る電源回路の制御方法では、
前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを、前記総和値に基づいて求められる期間だけ変化させる制御を行うことができる。

また本発明に係る電源回路の制御方法では、
前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを、直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に応じて変化させる制御を行うことができる。

また本発明に係る電源回路の制御方法では、
前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを、直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に対応した期間だけ変化させる制御を行うことができる。

また本発明に係る電源回路の制御方法では、
所与の基準電位を基準に前記対向電極の電圧の極性を、１垂直走査期間毎に切り替えるフィールド反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値から前記直前の水平走査期間の総和値を減算した値に基づいて求められ、
所与の基準電位を基準に前記対向電極の電圧の極性を、１又は複数の水平走査期間毎に切り替えるライン反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値に、該総和値に対応した補正値を加算した値に基づいて求められてもよい。

また本発明に係る電源回路の制御方法では、
各ドットの階調データがｊ（ｊは２以上の整数）ビットの場合、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データの上位ｋ（ｋ＜ｊ、ｋは自然数）ビットのデータを所与の階調特性に応じて変換した各変換電圧値を順次加算した値であってもよい。

また本発明に係る電源回路の制御方法では、ｋが１であってもよい。

また本発明に係る電源回路の制御方法では、
前記各変換電圧値を順次加算した値がｐ（ｐは２以上の整数）ビットの場合、
前記総和値が、
前記各変換階調データを順次加算した値の上位ｑ（ｑ＜ｐ、ｑは自然数）ビットで表される値であってもよい。

また本発明に係る電源回路の制御方法では、
前記階調データのビット数が、前記変換電圧値を表すデータのビット数より少なくてもよい。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１．液晶表示装置
図１に、本実施形態における電源回路が適用されたアクティブマトリックス方式の液晶表示装置の構成の概要を示す。

液晶表示装置１０は、ＬＣＤパネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査線（ゲートライン）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線（ソースライン）ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。また、走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。

ＴＦＴ２２ｍｎのゲートは、走査線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、データ線ＤＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎ（対向電極ＣＯＭ）との間に液晶（広義には電気光学物質）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧ＶＣＯＭが供給される。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。

液晶表示装置１０は、データドライバ（広義には表示ドライバ）３０を含む。データドライバ３０は、階調データに基づいて、ＬＣＤパネル２０のデータ線ＤＬ１〜ＤＬＮを駆動する。

液晶表示装置１０は、ゲートドライバ（広義には表示ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０の走査線ＧＬ１〜ＧＬＭを順次駆動（走査）する。

液晶表示装置１０は、電源回路１００を含む。電源回路１００は、データ線の駆動に必要な電圧を生成し、これらをデータドライバ３０に対して供給する。電源回路１００は、例えばデータドライバ３０のデータ線の駆動に必要な電源電圧ＶＤＤ、ＶＳＳや、データドライバ３０のロジック部の電圧を生成する。また電源回路１００は、走査線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧ＶＣＯＭを生成する。即ち電源回路１００は、データドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとが交互に切り替えられる対向電極電圧ＶＣＯＭを、ＬＣＤパネル２０の対向電極（コモン電極）に出力する。各画素の対向電極は例えば同電位であり、図１では対向電極ＣＯＭとして示している。

液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す）等のホストにより設定された内容に従って、データドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。

なお図１では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。

また、データドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、データドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０が形成されたガラス基板上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、データドライバ３０、ゲートドライバ３２及び電源回路１００が形成されている。このようにＬＣＤパネル２０は、複数の走査線と、複数のデータ線と、複数の走査線の１つと複数のデータ線の１つとにより特定される画素電極と、電気光学物質を挟んで画素電極と対向する対向電極と、複数の走査線を走査する走査ドライバと、複数のデータ線を駆動するデータドライバと、対向電極に対向電極電圧を供給する電源回路とを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。

１．１極性反転駆動方式
ところで、液晶を表示駆動する場合、液晶の耐久性やコントラストの観点から、周期的に液晶容量に蓄積される電荷を放電する必要がある。そのため、液晶表示装置１０では、極性反転駆動によって、所与の周期で液晶に印加される電圧の極性を反転させることが行われる。極性反転駆動方式は、極性の反転周期の種類に応じて、例えばフィールド反転駆動や、ライン反転駆動がある。

フィールド反転駆動は、フィールド毎に（１垂直走査期間毎に）液晶に印加される電圧の極性を反転させる方式である。一方、ライン反転駆動は、ライン毎に（１水平走査期間又は複数の水平走査期間毎に）液晶に印加される電圧の極性を反転させる方式である。なお、ライン反転駆動の場合も、各ラインに着目すれば、フレーム周期で液晶に印加される電圧の極性も反転される。

図３（Ａ）、図３（Ｂ）に、フィールド反転駆動の動作を説明するための図を示す。図３（Ａ）は、フィールド反転駆動によるデータ線の供給電圧及び対向電極電圧ＶＣＯＭの波形を模式的に示したものである。図３（Ｂ）は、フィールド反転駆動を行った場合に、１垂直走査期間毎に、各画素に対応した液晶に印加される電圧の極性を模式的に示したものである。

フィールド反転駆動では、図３（Ａ）に示すようにデータ線に供給される電圧の極性が１垂直走査期間毎に反転されている。即ち、データ線に接続されるＴＦＴのソースに供給される電圧Ｖｓは、フレームｆ１では「＋Ｖ」、後続のフレームｆ２では「−Ｖ」となる。一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧ＶＣＯＭも、データ線の供給電圧の極性反転タイミングに同期して反転される。

液晶には、画素電極と対向電極との電圧の差が印加されるため、図３（Ｂ）に示すようにフレームｆ１とフレームｆ２では該電圧の極性が反転している。

図４（Ａ）、図４（Ｂ）に、ライン反転駆動の動作を説明するための図を示す。図４（Ａ）は、ライン反転駆動によるデータ線の供給電圧及び対向電極電圧ＶＣＯＭの波形を模式的に示したものである。図４（Ｂ）は、ライン反転駆動を行った場合に、１垂直走査期間毎に、各画素に対応した液晶に印加される電圧の極性を模式的に示したものである。

ライン反転駆動では、図４（Ａ）に示すようにデータ線に供給される電圧の極性が、各水平走査周期（１Ｈ）毎に、且つ１垂直走査期間毎に反転される。即ち、データ線に接続されるＴＦＴのソースに供給される電圧Ｖｓは、フレームｆ１の１Ｈ（１水平走査期間）では「＋Ｖ」、次の１Ｈでは「−Ｖ」となる。

図３（Ａ）、図４（Ａ）では、液晶の印加電圧の反転を、対向電極電圧ＶＣＯＭの電圧レベルを変化させるコモン反転駆動によって実現している。

図５に、ライン反転駆動とコモン反転駆動を併用した場合の詳細な説明図を示す。

図５では、例えば、第ｍの走査期間（走査線ＧＬｍの選択期間）では正極性の電圧が液晶素子に印加され、第（ｍ＋１）の走査期間では負極性の電圧が印加され、第（ｍ＋２）の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第ｍの走査期間では負極性の電圧が液晶素子に印加され、第（ｍ＋１）の走査期間では正極性の電圧が印加され、第（ｍ＋２）の走査期間では負極性の電圧が印加されるようになる。そして、このライン反転駆動では、対向電極ＣＯＭの電圧（コモン電圧）ＶＣＯＭが走査期間毎に極性反転される。

より具体的には、正極の期間Ｔ１（第１の期間）では対向電極電圧ＶＣＯＭは高電位側電圧ＶＣＯＭＨになり、負極の期間Ｔ２（第２の期間）では低電位側電圧ＶＣＯＭＬになる。

ここで、正極の期間Ｔ１は、データ線（画素電極）の電圧Ｖｓが対向電極電圧ＶＣＯＭよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、データ線の電圧Ｖｓが対向電極電圧ＶＣＯＭよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。高電位側電圧ＶＣＯＭＨは、所与の電圧を基準として低電位側電圧ＶＣＯＭＬを極性反転した電圧ということができる。

このように対向電極電圧ＶＣＯＭを極性反転することで、ＬＣＤパネルの駆動に必要な電圧を低くすることができる。これにより、ＬＣＤパネルの駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。

２．供給能力制御
電源回路が対向電極電圧ＶＣＯＭを供給する能力は、対向電極ＣＯＭの負荷によって決められる。電源回路の電源供給能力不足は画質の劣化を招くため、一般的には、この能力は、対向電極ＣＯＭが充放電すべき電荷量の最大値を考慮して決められている。

ところが、データ線の電圧Ｖｓは、階調データによって表される階調値によって変化する。階調値は１走査ライン毎に異なるため、データ線の電圧Ｖｓも１走査ライン毎に異なる。上述のように対向電極と画素電極とが容量結合されているため、画素電極の印加電圧又はその変動量（変化分）に応じて、対向電極電圧ＶＣＯＭの供給能力が必要な場合と不必要な場合とが存在する。

図６（Ａ）、図６（Ｂ）に、対向電極電圧ＶＣＯＭを供給する電源回路の消費電力の変化を模式的に示す。

図６（Ａ）、図６（Ｂ）では、一般的なノーマリホワイトのアクティブマトリックス方式のＬＣＤパネルにおいて、ライン反転駆動で極性反転駆動を行うものとする。そして図６（Ａ）では、黒表示を行う場合の消費電力の変化を示している。また図６（Ｂ）では、白表示を行う場合の消費電力の変化を示している。

対向電極電圧ＶＣＯＭの電圧レベルが変化する電圧変化期間では、電源回路は、高電位側電圧ＶＣＯＭＨの対向電極ＣＯＭの電圧レベルを低電位側電圧ＶＣＯＭＬにする必要があるため、高い供給能力を必要とする。また電源回路は、次の電圧変化期間においても、低電位側電圧ＶＣＯＭＬの対向電極ＣＯＭの電圧レベルを高電位側電圧ＶＣＯＭＨにする必要があるため、高い供給能力を必要とする。これらの両電圧変化期間において、多くの電力が消費される。

対向電極ＣＯＭの電圧レベルが変化した後にデータ線の電圧供給が行われる階調出力期間では、当該水平走査期間における階調値に対応した電圧が画素電極に書き込まれる。この際、画素電極と容量結合された対向電極ＣＯＭには、画素電極の印加電圧の変動分を打ち消すように電荷が供給され又は引き抜かれる必要がある。

ところが、図６（Ａ）に示す黒表示の場合には、図６（Ｂ）に示す白表示の場合に比べて、画素電極の印加電圧をより高くする必要がある。これは、図６（Ｂ）に比べて、図６（Ａ）の場合には対向電極電圧ＶＣＯＭと画素電極の印加電圧との差をより大きくする必要があるからである。

そのため、図６（Ａ）の場合には、図６（Ｂ）の場合に比べて消費電力が多くなってしまう。即ち、当該水平走査期間における階調値に応じて、対向電極ＣＯＭを駆動する電源回路の消費電力が異なる。

しかしながら、一般的な電源回路では、図６（Ａ）に示すように対向電極ＣＯＭが充放電すべき電荷量の最大値を考慮して決められていた。そのため、図６（Ｂ）に示す場合には電源回路の電源供給能力がそれ程必要とされないにも関わらず、無駄な電力を消費していたことになる。

そこで、本実施形態における電源回路は、対向電極電圧ＶＣＯＭの供給能力を制御できるようになっている。こうすることで、ＬＣＤパネルの画質の劣化を招くことなく、電源回路の回路規模を小さくし、低消費電力化を図ることができるようになる。

図７に、本実施形態における電源回路を含む電源供給能力制御システムの構成例を示す。

図７において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。この電源供給能力制御システムでは、電源回路１００が、例えばデータドライバ３０の電源電圧ＶＤＤ、ＶＳＳを供給する。電源回路１００は、データドライバ３０からの極性反転信号ＰＯＬに同期して対向電極電圧ＶＣＯＭの極性を反転させる。更に電源回路１００は、データドライバ３０からの評価値を受け付け、該評価値に基づいて対向電極電圧ＶＣＯＭの供給能力を変化させる。

この評価値としては、当該水平走査期間における１走査ライン分の階調データ（ラインデータ）や、該１走査ライン分の階調データに基づいて求められる値（ライン値）を採用できる。例えば対向電極の充放電すべき電荷量を、当該水平走査期間における１走査ライン分の階調データを基に予測し、対向電極電圧ＶＣＯＭの供給能力を変化させる。或いは、対向電極の充放電すべき電荷量を、画素電極の印加電圧の変動分に関連付け、直前の水平走査期間における１走査ライン分の階調データに対する、当該水平走査期間における１走査ライン分の階調データの変化分を採用することも可能である。

更には、上記のいずれかの評価値を求める際に、１走査ラインのドット数分の階調データのそれぞれをＬＣＤパネル２０の階調特性に応じて各変換電圧値に変換し、該各変換電圧値を順次加算した総和値を用いるようにしてもよい。こうすることで、階調特性に応じて画素電極に印加される電圧を考慮した対向電極電圧の供給能力制御を実現できる。

以下では、階調特性に応じて対向電極電圧の供給能力制御を実現するデータドライバ３０及び電源回路１００について説明する。

２．１データドライバ
図８に、図１のデータドライバ３０の構成例のブロック図を示す。

データドライバ３０は、データラッチ２００、ラインラッチ２１０、レベルシフタ（Level Shifter：Ｌ／Ｓ）２２０、基準電圧発生回路２３０、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）２４０、駆動回路２５０を含む。

データラッチ２００は、各フリップフロップがデータドライバ３０の各出力線に対応して設けられ、各フリップフロップが直列に接続された複数のフリップフロップを含む。各フリップフロップには階調データが取り込まれ、該階調データに対応した電圧が各出力線に供給される。このような階調データは、表示コントローラ３８から画素単位（又は１ドット単位）でシリアルに、ドットクロックＤＣＫに同期して入力される。そしてデータラッチ２００は、この階調データを、ドットクロックＤＣＫに同期してシフトすることで、例えば一水平走査分の階調データを取り込むことができる。この際、ドットクロックＤＣＫは、表示コントローラ３８から供給される。１画素が、それぞれ６ビットのＲ信号、Ｇ信号及びＢ信号により構成される場合、１画素（＝３ドット）は１８ビットで構成される。

ラインラッチ２１０もまた、各フリップフロップが各出力線に対応して設けられた複数のフリップフロップを含む。そして、データラッチ２００に取り込まれた階調データが、水平同期信号ＨＳＹＮＣの変化タイミングでラインラッチ２１０にラッチされる。

Ｌ／Ｓ２２０は、それぞれが各出力線に対応して設けられた複数のレベル変換回路を含む。各レベル変換回路は、例えば１．８ボルトのロジック電圧で振幅する階調データの信号を、例えば５ボルトの電圧で振幅するように電圧レベルを変換する。

基準電圧発生回路２３０は、各基準電圧が階調データにより表される各階調値に対応する複数の基準電圧を生成する。より具体的には、基準電圧発生回路２３０は、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳとに基づいて、各基準電圧が、例えば６ビット構成の各階調データに対応する複数の基準電圧Ｖ０〜Ｖ６３を生成できる。高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳは、例えば電源回路１００によって生成される。

ＤＡＣ２４０は、それぞれが各出力線に対応して設けられた複数のＲＯＭデコーダ回路を含む。各ＲＯＭデコーダ回路は、基準電圧発生回路２３０からの基準電圧Ｖ０〜Ｖ６３の１つを、Ｌ／Ｓ２２０のレベル変換回路によって電圧レベルが変換された階調データの信号に基づいて選択する。これにより、ＤＡＣ２４０は、階調データに対応したデータ電圧を、出力線毎に生成できる。

駆動回路２５０は、各出力線がＬＣＤパネル２０の各データ線に接続される複数の出力線を駆動する。より具体的には、駆動回路２５０は、それぞれが各出力線に対応して設けられた複数のインピーダンス変換回路を含む。複数のインピーダンス変換回路は、ＤＡＣ２４０によって出力線毎に生成されたデータ電圧に基づいて、複数の出力線を駆動する。各インピーダンス変換回路は、ボルテージフォロワ接続された演算増幅器により構成される。

このような構成のデータドライバ３０は、データラッチ２００で取り込まれた例えば一水平走査分の階調データが、ラインラッチ２１０でラッチされる。ラインラッチ２１０でラッチされた階調データを用いて、１出力線毎に、データ電圧が生成される。そして、駆動回路２５０が、ＤＡＣ２４０によって生成されたデータ電圧に基づいて各出力線を駆動する。

図９に、基準電圧発生回路２３０、ＤＡＣ２４０、駆動回路２５０の構成の概要を示す。ここでは、駆動回路２５０の１出力線についての構成のみを示すが、他の出力線についても同様である。図９では、駆動回路２５０のうちデータ線ＤＬ１を駆動する駆動回路２５０−１の構成のみを示している。

基準電圧発生回路２３０では、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳとの間に、抵抗回路が接続される。そして、基準電圧発生回路２３０は、電源電圧ＶＤＤ、ＶＳＳの間の電圧を抵抗回路により分割した複数の分割電圧を、基準電圧Ｖ０〜Ｖ６３として生成する。なお、極性反転駆動の場合、実際には正極性の場合と負極性の場合とで電圧が対称とならないため、正極性用の基準電圧と負極性用の基準電圧とが生成される。図９では、その一方を示している。

ＤＡＣ２４０−１は、ＲＯＭデコーダ回路により実現できる。ＤＡＣ２４０−１は、６ビットの階調データに基づいて、基準電圧Ｖ０〜Ｖ６３のうちいずれか１つを選択して選択電圧Ｖｓｅｌとしてインピーダンス変換回路ＤＲＶ−１に出力する。なお、他のインピーダンス変換回路ＤＲＶ−２〜ＤＲＶ−Ｎに対しても、同様に、対応する６ビットの階調データに基づいて選択された電圧が出力される。

ＤＡＣ２４０−１は、反転回路２４２−１を含む。反転回路２４２−１は、極性反転信号ＰＯＬに基づいて階調データの各ビットのデータを反転する。そして、ＲＯＭデコーダ回路には、６ビットの階調データＤ０〜Ｄ５と、６ビットの駆動用反転階調データＸＤ０〜ＸＤ５とが入力される。駆動用反転階調データＸＤ０〜ＸＤ５は、階調データＤ０〜Ｄ５の各ビットのデータを論理反転したものである。そして、ＲＯＭデコーダ回路において、基準電圧発生回路２３０により生成された多値の基準電圧Ｖ０〜Ｖ６３のうちのいずれか１つが階調データＤ０〜Ｄ５及び駆動用反転階調データＸＤ０〜ＸＤ５に基づいて選択される。

例えば極性反転信号ＰＯＬがＨレベルのとき、６ビットの階調データＤ０〜Ｄ５「００００１０」（＝２）に対応して、基準電圧Ｖ２が選択される。また例えば極性反転信号ＰＯＬがＬレベルのとき、階調データＤ０〜Ｄ５を反転した駆動用反転階調データＸＤ０〜ＸＤ５を用いて基準電圧を選択する。即ち、駆動用反転階調データＸＤ０〜ＸＤ５が「１１１１０１」（＝６１）となり、基準電圧Ｖ６１が選択される。

このようにしてＤＡＣ２４０−１により選択された選択電圧Ｖｓｅｌは、インピーダンス変換回路ＤＲＶ−１に供給される。そして、インピーダンス変換回路ＤＲＶ−１は、選択電圧Ｖｓｅｌに基づいて出力線ＯＬ−１を駆動する。このとき電源回路１００は、上述したように、極性反転信号ＰＯＬに同期して対向電極電圧ＶＣＯＭを変化させる。こうして、液晶に印加される電圧の極性を反転させて駆動する。

また図８に示すデータドライバ３０は、更に電圧値変換回路２５８、ライン値演算回路（総和値演算回路）２６０、ライン値出力部２７０を含むことができる。ライン値演算回路２６０は、電源回路１００に供給する評価値として、電圧値変換回路２５８によって変換された変換電圧値に基づいてライン値を生成する。ライン値出力部２７０は、バッファを有し、ライン値演算回路２６０によって生成されたライン値の出力タイミングを調整して、出力タイミングを調整した後のライン値を電源回路１００に供給する。この出力タイミングを調整することにより、１走査ライン分の階調データに対応した１走査ライン分の変換電圧値に関連付けて、電源回路１００の対向電極電圧ＶＣＯＭを変化させることができる。

なお図８ではデータドライバ３０と電源回路１００が独立して設けられているものとして説明したが、図８のデータドライバ３０が電源回路１００を内蔵させてもよい。

２．２変換電圧値
図１０に、一般的なＬＣＤパネルの階調特性を説明する図を示す。

図１０においては、説明を簡略化するために、最大５ボルトの電圧を１６階調のＬＣＤパネルの画素電極に印加するものとする。またＬＣＤパネルがノーマリホワイトであり、対向電極電圧ＶＣＯＭがＬレベルの場合の階調特性を示している。従って、電圧が０ボルトのとき白表示となり、電圧が５ボルトのときに黒表示となる。この階調特性を示すグラフの横軸が階調、縦軸が電圧である。階調は、階調データによって表される。電圧は、データ線に供給されるデータ電圧である。

図１０に示す階調特性では、階調と電圧との関係が線形関係とはならない。そのため、階調データ毎に、図１０に示す階調特性に従ってデータ電圧を求め、該データ電圧を供給する必要がある。

そこで電圧値変換回路２５８が、各ドットの階調データが前記画素電極の印加電圧に対応する１走査ラインのドット数分の階調データの各階調データを、図１０に示すような階調特性に応じて各変換電圧値に変換する。そして、この変換電圧値に基づいて、ライン値を求める。こうすることで、図１０に示す階調特性に従って画素電極に印加される電圧に対応して、対向電極電圧ＶＣＯＭの供給能力を制御できるようになる。

このとき、図１０に示すように、１階調当たりの電圧差は、階調値によって大きく異なる。例えば階調値０と階調値１の間のデータ電圧差ΔＶ１は１．０ボルトであるが、例えば階調値６と階調値７の間のデータ電圧差ΔＶ２は０．１ボルトである。従って、図１０に示す階調特性のうち最小データ電圧差の精度で、画素電極に印加されるデータ電圧を求める必要がある。

そのため１走査ライン分の画素電極の印加電圧に応じて対向電極の電圧供給能力を制御する場合、階調特性の最小データ電圧差の精度とほぼ同等の精度で評価値を算出できることが望ましい。従って、電圧値変換回路２５８では、階調データのビット数が、変換電圧値を表すデータのビット数より少なくなるように変換電圧値を求めることが望ましい。

図１１に、図１０の階調特性に従って変換電圧値を生成する電圧値変換回路２５８の動作の一例を説明する図を示す。

図１１では、階調データが４ビットで、変換電圧値を表すデータが６ビットの例を示している。このように４ビットの階調データを６ビットのデータで表される変換電圧値に変換することで、図１０に示す階調特性に対応した変換電圧値を生成できるようになる。

図１２に、図８の電圧値変換回路２５８の構成例のブロック図を示す。

電圧値変換回路２５８は、階調指定レジスタ３００、階調データ判定回路３１０、変換電圧値生成回路３２０を含む。なお図１２では、電圧値変換回路２５８が階調指定レジスタ３００を含んで構成されるが、階調指定レジスタ３００が電圧値変換回路２５８の外部に設けられてもよい。

階調指定レジスタ３００には、階調指定情報が設定される。この階調指定情報は、２^ｕ（ｕは２以上の整数）種類の電圧の中から２^ｖ（１≦ｖ＜ｕ、ｖは整数）種類の電圧を指定するための情報である。以下では、ｕが８、ｖが６であるものとし、２５６（＝２^８）種類の電圧の中から６４（＝２^６）種類の電圧を指定するものとする。このような階調指定情報は、表示コントローラ３８又はホストによって設定される。そして、階調指定レジスタ３００に設定された階調指定情報が、階調データ判定回路３１０に供給される。

階調データ判定回路３１０は、階調指定レジスタ３００からの階調指定情報に基づいて、６ビットの階調データに対応した基準電圧が２^８種類の電圧のいずれの電圧であるかを判定する。そして変換電圧値生成回路３２０が、階調データ判定回路３１０の判定結果に基づいて、８ビットのデータで表される変換電圧値を生成する。

即ち、電圧値変換回路２５８では、６ビットの階調データで表される階調値（階調番号）が、８ビットのデータで表される２５６（＝２^８）種類の変換電圧値のいずれかに割り当てられる。そして、電圧値変換回路２５８が、６ビットの階調データを受け取って、該階調データに対応した割り当て後の変換電圧値を出力する。

図１３に、図１２の電圧値変換回路２５８の回路構成例のブロック図を示す。

但し、図１３において、図１２の電圧値変換回路２５８と対応するブロックには同一符号を付し、適宜説明を省略する。

図１３では、階調指定レジスタ３００に設定される階調指定情報は、２^ｕビットである。従って、ｕが８の場合には、２５６ビットである。各ビットには、２^ｕ種類の電圧の各電圧について、ｖビットの階調データが割り当てられたか否かのフラグが設定される。

図１４に、図１３の階調指定レジスタ３００に設定される階調指定情報の構成例を示す。

図１４では、各ビットが、２^ｕ種類の各電圧値に割り当てられている。そして、ｖビットの階調データに対応した電圧値が割り当てられるビットに１がセットされ、該電圧値が割り当てられないビットには０がセットされるものとする。

例えばｕが８で、ｖが６であり、６ビットの階調データに対応した電圧値が割り当てられる場合、２^８ビットの階調指定情報のうち２^６ビットだけ「１」にセットされ、残りのビットが「０」にセットされる。

図１３において、階調データ判定回路３１０は、指定情報生成回路３１２と、比較回路３１４とを含む。

指定情報生成回路３１２は、階調指定情報に基づいて、２^ｖ種類の指定情報を生成する。階調データのビット数がｖの場合、指定情報生成回路３１２が、階調指定情報に基づいて、２^ｖ種類の指定情報を生成する。

比較回路３１４は、ｖビットの階調データを変換前の階調番号として該階調データと指定情報とを比較する。これにより、２^ｕ種類の電圧値のうち、ｖビットの階調データが割り当てられた電圧値であるかを判定できる。そして、この比較回路３１４の比較結果を、階調データ判定回路３１０の判定結果として、変換電圧値生成回路３２０は、ｕビットのデータで表される変換電圧値を生成する。

このような図１３の各ブロックの構成について説明する前に、図１３の構成例の回路図の動作の概要を説明する。

図１５に、図１３の電圧値変換回路２５８の回路構成例の動作の概要の説明図を示す。

まず、階調指定情報が複数のブロックに分割される。そして、ブロック単位で、ｖビットの階調データにより表される変換前の階調番号が、指定情報と一致するか否かが判定される。この判定結果を用いて、ブロック単位で変換電圧値を生成する処理が行われる。

そのために、各ブロックに、それぞれ固有のブロックデータが割り当てられる。図１５では、８ビット単位で２^８ビットの階調指定情報を３２ブロックに分割し、各ブロックに５ビットのブロックデータを割り当てている。例えば図１５では、２５６ビットの階調指定情報の第０〜第７ビットが属するブロックＧＲＥＧ１に、ブロックデータ「０００００」が割り当てられる。また、図１５では、２５６ビットの階調指定情報の第８〜第１５ビットが属するブロックＧＲＥＧ２に、ブロックデータ「００００１」が割り当てられる。同様に、図１５では、２５６ビットの階調指定情報の第２４８〜第２５５ビットが属するブロックＧＲＥＧ３２に、ブロックデータ「１１１１１」が割り当てられる。

指定情報生成回路３１２は、階調指定情報の第０ビットから第２５５ビットの方向に、各ビットに設定されたフラグの状態に基づいて指定情報を生成する。より具体的には、指定情報生成回路３１２は、階調指定情報の第０ビットから第２５５ビットの方向に、ビットに設定されたフラグが１にセットされているか否かを検出する。そして、フラグが１にセットされていることを条件に、階調指定情報の第０ビットで０に設定されているカウント値をカウントアップし、このカウント値を指定情報とする。例えば図１５に示す例では、階調指定情報の第０ビットで０のカウント値が、第２ビットで１にカウントアップされた後、更に第５ビットで２にカウントアップされる。このようなカウントアップが、第２５５ビットまで行われる。ｖが６の場合、第２５５ビットではカウント値が６４となる。

次に比較回路３１４は、変換前の階調番号である階調データと指定情報が一致するブロックを、一致ブロックとして求める。また比較回路３１４は、その一致ブロックにおいて、階調指定情報においてフラグに１がセットされ（指定され）、且つ階調データと指定情報とが一致するビット位置とを求める。図１５では、６ビットの階調データ「００００１１」が入力された場合、比較回路３１４は、一致ブロックとしてブロックＧＲＥＧ２を求めると共に、該ビット位置として、ブロックＧＲＥＧ２の第２ビット（階調指定情報の第１０ビット）を求める。各ブロックのビット位置には、ビットデータが割り当てられる。

なお階調データ判定回路３１０では、比較回路３１４で比較してから、指定情報のカウントアップを行うことが望ましい。こうすることで、６ビットの階調データが０のときも、正しく指定情報との比較を行うことができる。

そして、変換電圧値生成回路３２０が、一致ブロックに割り当てられたブロックデータと、該ビット位置に対応したビットデータとに基づいて、変換電圧値を生成する。

図１５では、６ビットの階調データ「００００１１」が入力された場合、ブロックＧＲＥＧ２のブロックデータ「００００１」と、ブロックＧＲＥＧ２の第２ビットに対応したビットデータ「０１０」（２の２進数表現）とに基づいて、変換電圧値を特定するデータ「００００１０１０」が生成される。即ち、該データの上位５ビットには、ブロックデータが設定され、下位３ビットにはビットデータが設定される。こうして、２^８種類の電圧値のいずれかを特定する８ビットのデータが生成される。

同様に、図１５において６ビットの階調データ「１０００００」を例にすると、この階調データは指定情報が３２と一致すると判定される。そのため、比較回路３１４は、一致ブロックとしてブロックＧＲＥＧ１７、ビット位置として第６ビットを求める。ブロックＧＲＥＧ１７のブロックデータは「１００００」であり、該ビット位置に対応したビットデータは「１１０」（６の２進数表現）であるため、８ビットのデータ「１００００１１０」が生成される。

図１６に、図１３の電圧値変換回路２５８の詳細な回路構成例のブロック図を示す。

図１６では、階調指定情報がＤＡＴＡ＜０：７＞により８ビット単位で各ブロックに供給される。ブロックＧＲＥＧｑ（１≦ｑ≦３２、ｑは整数）では、書き込みクロックＣＫｑの変化点でＤＡＴＡ＜０：７＞が取り込まれる。ブロックＧＲＥＧ１〜ＧＲＥＧ３２の各ブロックは、同一構成である。

そして、ブロックＧＲＥＧｑからの８ビットの階調指定情報が、階調データ判定回路３１０としてブロック単位に構成されたブロックＡＤＤＲｑに供給される。このブロックＡＤＤＲｑには、６ビットの階調データがＩＤ＜０：５＞として入力され、判定結果をＤＯ＜０：７＞として出力する。

このＤＯ＜０：７＞は、変換電圧値生成回路３２０としてブロック単位に構成されたブロックＥＮＣｑに入力される。ブロックＥＮＣ１〜ＥＮＣ３２は、それぞれ５ビットのブロックデータが割り当てられる。各ブロックデータは、ＵＰ３〜ＵＰ７の５ビットで設定されている。そして、ブロックＥＮＣｑが、変換電圧値を特定するためのデータとしてＡＤ＜０：７＞を出力する。

図１７に、図１６のブロックＧＲＥＧｑの構成例の回路図を示す。

ブロックＧＲＥＧｑは、８個のＤ型フリップフロップ（以下、ＤＦＦと略す）ｑ０〜ＤＦＦｑ７を有する。ＤＦＦｑ０〜ＤＦＦｑ７には、共通にＤ＜０：７＞が供給され、ＸＣの反転信号に基づいて階調指定情報の各ビットのデータが取り込まれる。

図１８に、図１６のブロックＡＤＤＲｑの構成例の回路図を示す。

ブロックＡＤＤＲｑは、ＤＩ＜０：７＞のビット毎に設けられた比較演算回路ＰＲＯｑ０〜ＰＲＯｑ７を含む。比較演算回路ＰＲＯｑｒ（０≦ｒ≦７、ｒは整数）は、比較回路ＣＭＰｑｒと加算回路ＡＤＤｑｒとを含む。即ち、例えば比較演算回路ＰＲＯｑ０はＤＩ＜０＞に対応して設けられ、比較回路ＣＭＰｑ０と加算回路ＡＤＤｑ０とを有する。同様に、例えば比較演算回路ＰＲＯｑ７はＤＩ＜７＞に対応して設けられ、比較回路ＣＭＰｑ７と加算回路ＡＤＤｑ７とを有する。

比較演算回路ＰＲＯｑ０には、６ビットの階調データを表す信号としてＩＮＤ＜０：５＞が入力される。また、ＰＩ＜０：５＞は、指定情報を表す信号であり、２５６ビットのうちの８ビットの階調指定情報を表すＤＩ＜０：７＞の各ビットのデータに応じて、比較演算回路毎にそのまま、若しくはカウントアップされた値が出力される。比較演算回路ＰＲＯｑ０のＰＩ＜０：５＞は、指定情報が０を表す信号が入力される。

比較回路ＣＭＰｑ０は、指定情報を表すＰＩ＜０：５＞と、階調データを表すＩＮＤ＜０：５＞とを比較し、一致したときにＨレベルとなり、不一致のときにＬレベルとなるＤＯ＜０＞を出力する。

なお比較回路ＣＭＰｑ０では、両者が一致したときに、ＤＩ＜０＞がＨレベルであることを条件にＤＯ＜０＞がＨレベルとなるようにマスク制御を行っている。これは、２５６階調のうち６ビットの階調データの割り当て状態に関わらずＰＩ＜０：５＞が指定情報を表すため、２５６種類の電圧値のうち６ビットの階調データが割り当てられていない階調では、ＤＯ＜０＞がＨレベルとならないようにするためである。例えば図１５において、ＰＩ＜０：５＞は指定情報を表すが、２５６ビットの階調指定情報の第１０〜第１２ビットまでの３を表している。このとき、階調指定情報のビットのフラグが１にセットされた第１０ビットにおいて、階調データと指定情報とが一致したことを示す一致信号をＨレベルとし、第１１及び第１２ビットにおいて該一致信号をＬレベルとすることができる。

加算回路ＡＤＤｑ０は、階調指定情報の１ビットのデータであるＤＩ＜０＞と、ＰＩ＜０：５＞とを加算し、その加算結果を比較演算回路ＰＲＯｑ１のＰＩ＜０：５＞として供給する。

比較演算回路ＰＲＯｑ１も同様に、比較回路ＣＭＰｑ１において、加算回路ＡＤＤｑ０からのＰＩ＜０：５＞と階調データＩＮＤ＜０：５＞とを比較して、その比較結果をＤＯ＜１＞として出力する。そして、加算回路ＡＤＤｑ１において、ＰＩ＜０：５＞とＤＩ＜１＞とを加算し、その加算結果を比較演算回路ＰＲＯｑ２のＰＩ＜０：５＞として供給する。

こうして、比較演算回路毎に出力されたＤＯ＜０：７＞が、ブロックＥＮＣｑに供給される。そして、比較演算回路ＰＲＯｑ７の加算回路ＡＤＤｑ７の加算結果は、ＰＯ＜０：５＞として、次のブロックＡＤＤＲ（ｑ＋１）の比較演算回路ＰＲＯ（ｑ＋１）０の比較回路ＣＭＰ（ｑ＋１）０及び加算回路（ｑ＋１）０に供給されることになる。

図１９に、図１６のブロックＥＮＣｑの構成例の回路図を示す。

ブロックＥＮＣｑには、ブロックＡＤＤＲｑからのＤＯ＜０：７＞が、ＩＮ＜０：７＞として入力される。そして、ブロックＥＮＣｑは、ＩＮ＜０：７＞を３ビットのＡＤ＜０：２＞でエンコードする。これにより、各ブロックのビット位置に対応したビットデータを出力できる。

またブロックＥＮＣｑは、ＩＮ＜０：７＞のうち各ビットのいずれかがＨレベルになっているか否かを判別する。これにより、当該ブロックが、変換前の階調番号である階調データと指定情報が一致する一致ブロックであるか否かを判別できる。即ち、ＩＮ＜０：７＞をビット毎に論理和演算した結果で、ＵＰ３〜ＵＰ７を出力制御する。ＵＰ３〜ＵＰ７は、ブロックデータとしてブロックＥＮＣｑ固有のデータである。

このような構成により、ブロックＥＮＣｑは、ＩＮ＜０：７＞がすべてＬレベルのとき、ＡＤ＜０：２＞をハイインピーダンス状態にすると共に、ＡＤ＜３：７＞もハイインピーダンス状態に設定される。

一方、ＩＮ＜０：７＞のいずれかのビットがＨレベルのとき、ＡＤ＜０：２＞にエンコード結果を出力する。例えばＩＮ＜３＞がＨレベルのとき、ＡＤ＜０：２＞として“１００”を出力する。そして、ブロックＥＮＣｑのブロックデータをＡＤ＜３：７＞として出力する。例えばブロックＥＮＣ１０の場合、ＡＤ＜３：７＞として「０１００１」を出力する。

こうしてブロックＥＮＣｑは、ＡＤ＜０：２＞とＡＤ＜３：７＞とをビット連結して、変換電圧値を特定するための８ビットのデータとしてＡＤ＜０：７＞を出力する。

ところで、以上のような機能を有する電圧値変換回路をいわゆるＲＯＭ（Read Only Memory）回路により実現することが考えられる。しかしながら、ＲＯＭ回路を採用すると、回路が大規模となり、ＲＯＭ回路を内蔵させたデータドライバのチップ面積が大きくなって、コスト高を招く。

この場合、一般的な製造プロセスとして０．２５μｍプロセスで製造した場合に、ＲＯＭの１セル当たりのサイズは１５μｍ^２となる。従って、色成分当たり、６４（アドレス）×１５（μｍ^２／セル）×８（セル）＝７６８０μｍ^２がセル面積として必要となる。更に、このアドレスをデコードするアドレスデコーダが必要となるので、合計で約９０００μｍ^２程度が必要となる。

これに対して、上述の回路構成を同じ製造プロセスで製造すると、横３００μｍ、縦１５μｍ程度で済むことが判明した。

以上より、本実施形態により実現した回路では、ＲＯＭ化した場合と比較して、大幅に回路規模を縮小できる。またＲＯＭ回路の規模を縮小させるために特殊製造プロセスを用いる必要もなく、製造コストを削減できる。

２．３評価方法
本実施形態では、画素電極の印加電圧に対応した１走査ライン分の階調データ（ラインデータ）に関連付けて、電源回路１００の対向電極電圧ＶＣＯＭを変化させる。なお、画素電極の印加電圧の変化分に対応した１走査ライン分の階調データ（ラインデータ）の変化分に関連付けて、電源回路１００の対向電極電圧ＶＣＯＭを変化させてもよい。

以下に述べる実施形態では、図８のライン値演算回路２６０が上記のラインデータを構成する階調データを階調特性に応じて変換して変換電圧値を求める。そして、各変換電圧値を、１走査ライン分だけ順次加算した総和値を求める。

電源回路１００は、該総和値に基づいて画素電極の印加電圧又は該印加電圧の変動分を予測（評価）し、その予測結果（評価結果）に基づいて対向電極電圧ＶＣＯＭの供給能力を変化させる制御を行う。こうすることで、電源回路１００の無駄な電流消費の削減を図る。この点、上記の総和値の変化分に基づいて、対向電極電圧ＶＣＯＭの供給能力を変化させる場合も同様である。

図２０に、１ドット当たりの変換電圧値を表すデータの構成例を示す。

図２０では、データ線ＤＬ１（出力線ＯＬ−１）に供給される電圧に対応する階調データの構成例を示している。データ線ＤＬ１には、１画素を構成するＲ成分の階調データに対応した電圧が供給される。画素電極の印加電圧には、該階調データをＬＣＤパネル２０の階調特性に応じて変換した変換電圧値が印加される。

Ｒ成分の階調データを階調特性に応じて変換した変換電圧値を特定する変換電圧値データＣＲ_１がｊ（ｊは２以上の整数）ビットで構成されるものとする。この場合、変換電圧値データＣＲ_１の上位ｋ（ｋ＜ｊ、ｋは自然数）ビットのデータは、変換電圧値データＣＲ_１のＭＳＢ（Most Significant Bit）を含み、ＭＳＢ側から上位ｋビット分のデータＵＲ_１である。また変換電圧値データＣＲ_１の最上位ビットはｋが１の場合であり、図２０のＭＳＢのデータＭＲ_１である。

図２１に、図８のライン値演算回路２６０の演算処理の一例を説明する図を示す。

図２１では、１画素が３ドットにより構成され、１走査ライン分の画素数２４０（＝７２０ドット）であるものとする。

本実施形態では、駆動回路２５０−１が、１画素を構成するＲ成分の階調データに基づいてデータ線ＤＬ１を駆動する。駆動回路２５０−２が、１画素を構成するＧ成分の階調データＲ_１に基づいてデータ線ＤＬ２を駆動する。駆動回路２５０−３が、１画素を構成するＢ成分の階調データＢ_１に基づいてデータ線ＤＬ３を駆動する。画素Ｐ_１分の階調データは、階調データＲ_１、Ｇ_１、Ｂ_１により構成される。

同様に駆動回路２５０−４が、１画素を構成するＲ成分の階調データＲ_２に基づいてデータ線ＤＬ４を駆動する。駆動回路２５０−５が、１画素を構成するＧ成分の階調データＧ_２に基づいてデータ線ＤＬ５を駆動する。駆動回路２５０−６が、１画素を構成するＢ成分の階調データＢ_２に基づいてデータ線ＤＬ６を駆動する。画素Ｐ_２分の階調データは、階調データＲ_２、Ｇ_２、Ｂ_２により構成される。

更に、同様に、駆動回路２５０−７１８が、１画素を構成するＲ成分の階調データＲ_２４０に基づいてデータ線ＤＬ７１８を駆動する。駆動回路２５０−７１９が、１画素を構成するＧ成分の階調データＧ_２４０に基づいてデータ線ＤＬ７１９を駆動する。駆動回路２５０−７２０が、１画素を構成するＢ成分の階調データＢ_２４０に基づいてデータ線ＤＬ７２０を駆動する。画素Ｐ_２４０分の階調データは、階調データＲ_２４０、Ｇ_２４０、Ｂ_２４０により構成される。

ライン値演算回路２６０は、１走査ラインのドット数（＝７２０）分の階調データの各階調データを階調特性に応じて変換した変換電圧値データを順次加算した総和値ＴＯＴＡＬ１をライン値として求める。例えばライン値演算回路２６０が加算器とレジスタとを備え、シリアルに入力される階調データを順次加算してレジスタに格納し、該レジスタの値と次の階調データとを加算するという動作を繰り返す。この場合、総和値ＴＯＴＡＬ１は、次の式で表すことができる。

TOTAL1=CR₁+CG₁+CB₁+CR₂+CG₂+CB₂+・・・+CR₂₄₀+CG₂₄₀+CB₂₄₀ （１）
また、例えばライン値演算回路２６０は、１走査ラインのドット数（＝７２０）分の階調データの各階調データを階調特性に応じて変換した各変換電圧値データの上位ｋビットのデータを順次加算した総和値ＴＯＴＡＬ２をライン値として求めてもよい。この場合、総和値ＴＯＴＡＬ２は、次の式で表すことができる。

TOTAL2=UR₁+UG₁+UB₁+UR₂+UG₂+UB₂+・・・+UR₂₄₀+UG₂₄₀+UB₂₄₀ （２）
或いはまた、例えばライン値演算回路２６０は、１走査ラインのドット数（＝７２０）分の階調データの各階調データを階調特性に応じて変換した各変換電圧値データの最上位ビット（ｋ＝１）のデータを順次加算した総和値ＴＯＴＡＬ３をライン値として求めてもよい。この場合、総和値ＴＯＴＡＬ３は、次の式で表すことができる。

TOTAL3=MR₁+MG₁+MB₁+MR₂+MG₂+MB₂+・・・+MR₂₄₀+MG₂₄₀+MB₂₄₀ （３）
以上のような総和値ＴＯＴＡＬ１、ＴＯＴＡＬ２、ＴＯＴＡＬ３は、階調特性に応じた１走査ラインの画素電極に印加される電圧の大きさの総和に対応付けることができ、対向電極電圧ＶＣＯＭを供給する能力を上げる必要があるか、下げても電圧レベルが変動しないかを判断する材料にできる。

また、各変換電圧値を順次加算した値がｐ（ｐは２以上の整数）ビットのデータで表される場合、総和値として、各変換階調データを順次加算した値の上位ｑ（ｑ＜ｐ、ｑは自然数）ビットで表される値を採用してもよい。

２．４電源回路
図２２に、図１の電源回路１００の構成例を示す。

電源回路１００は、電気光学物質を挟んで画素電極と対向する対向電極に対向電極電圧ＶＣＯＭを供給する。電源回路１００は、ＶＣＯＭＨ生成回路（高電位側電圧生成回路）１１０とＶＣＯＭＬ生成回路（低電位側電圧生成回路）１２０と切替回路１３０とを含む。ＶＣＯＭＨ生成回路１１０は、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨを生成する。ＶＣＯＭＬ生成回路１２０は、対向電極電圧ＶＣＯＭの低電位側電圧ＶＣＯＭＬを生成する。切替回路１３０は、高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの１つを対向電極電圧ＶＣＯＭとして、交互に対向電極ＣＯＭに供給する。

切替回路１３０は、Ｐ型（第１導電型）の出力用金属酸化膜（Metal-Oxide-Semiconductor：ＭＯＳ）トランジスタ（以下、ＭＯＳトランジスタを単にトランジスタと略す）ＯＴｒｐ１とＮ型の出力用トランジスタＯＴｒｎ１とを含むことができる。出力用トランジスタＯＴｒｐ１のソースには高電位側電圧ＶＣＯＭＨが供給され、ドレインは出力用トランジスタＯＴｒｎ１のドレインが接続される。出力用トランジスタＯＴｒｐ１のゲートには、ゲート信号ＩＮＰが供給される。出力用トランジスタＯＴｒｎ１のソースには低電位側電圧ＶＣＯＭＬが供給される。出力用トランジスタＯＴｒｎ１のゲートには、ゲート信号ＩＮＮが供給される。出力用トランジスタＯＴｒｐ１のドレイン電圧（出力用トランジスタＯＴｒｎ１のドレイン電圧）が、対向電極電圧ＶＣＯＭとして出力される。

図２３に、図２２のゲート信号ＩＮＰ、ＩＮＮのタイミングの一例を示す。

出力用トランジスタＯＴｒｐ１は、ゲート信号ＩＮＰがＬレベルのとき導通状態に設定され、ゲート信号ＩＮＰがＨレベルのとき非導通状態に設定される。出力用トランジスタＯＴｒｎ１は、ゲート信号ＩＮＮがＬレベルのとき非導通状態に設定され、ゲート信号ＩＮＮがＨレベルのとき導通状態に設定される。

このとき出力用トランジスタＯＴｒｐ１、ＯＴｒｎ１が同時に導通状態に設定されないように（出力用トランジスタＯＴｒｐ１、ＯＴｒｎ１の一方又は両方が非導通状態に設定されるように）、ゲート信号ＩＮＰ、ＩＮＮが生成される。またゲート信号ＩＮＰがＨレベルからＬレベルに変化する期間が、ゲート信号ＩＮＮがＨレベルからＬレベルに変化する期間と重複しないように、ゲート信号ＩＮＰ、ＩＮＮが生成される。更に、ゲート信号ＩＮＰがＬレベルからＨレベルに変化する期間が、ゲート信号ＩＮＮがＬレベルからＨレベルに変化する期間と重複しないように、ゲート信号ＩＮＰ、ＩＮＮが生成される。

こうすることで、出力用トランジスタＯＴｒｐ１のソースと出力用トランジスタＯＴｒｎ１のソースとが電気的に接続される事態を回避し、消費電流を削減できる。

図２２に示す電源回路１００は、各変換電圧値を順次加算した総和値に応じて、ＶＣＯＭＨ生成回路（高電位側電圧生成回路）１１０の電流駆動能力及び出力電圧レベルの少なくとも１つを変化させることで、対向電極電圧ＶＣＯＭの供給能力制御を行う。各変換電圧値は、画素電極の印加電圧に対応する１走査ラインのドット数分の階調データの各階調データを階調特性に応じて変換して得られる。或いはまた電源回路１００は、上記総和値に応じて、ＶＣＯＭＬ生成回路（低電位側電圧生成回路）１２０の電流駆動能力及び出力電圧レベルの少なくとも１つを変化させることで、対向電極電圧ＶＣＯＭの供給能力制御を行う。即ち電源回路１００は、総和値に応じて、ＶＣＯＭＨ生成回路（高電位側電圧生成回路）１１０の電流駆動能力、ＶＣＯＭＨ生成回路１１０の出力電圧レベル、ＶＣＯＭＬ生成回路（低電位側電圧生成回路）１２０の電流駆動能力、ＶＣＯＭＬ生成回路１２０の出力電圧レベルのうちの少なくとも１つを変化させることで、対向電極電圧ＶＣＯＭの供給能力制御を行うということができる。

なお総和値は、ライン値として図２１で説明したように求められる。

電源回路１００は、電源供給制御回路１５０を含むことができる。電源供給制御回路１５０は、対向電極電圧ＶＣＯＭの供給能力制御を行う。電源供給制御回路１５０は、上記供給能力制御を行うための供給能力制御信号を生成することができる。より具体的には、電源供給制御回路１５０は、データドライバ３０からのライン値に応じて、上記の供給能力制御信号を生成することができる。電源供給制御回路１５０は、例えば電源供給能力設定レジスタ１６０の設定値に基づいて、供給能力制御信号を生成する。電源供給能力設定レジスタ１６０には、データドライバ３０からのライン値に対応して、出力すべき供給能力制御信号やその出力タイミング等の制御情報が記憶される。

対向電極電圧ＶＣＯＭの供給能力制御信号は、ゲート信号ＴＲＰ１、ＴＲＰ２、ＩＮＰ、ＩＮＮ、ＴＲＮ１、ＴＲＮ２、電圧生成制御信号ＣＮＴＨ、ＣＮＴＬを含む。電圧生成制御信号ＣＮＴＨは、高電位側電圧ＶＣＯＭＨを生成するための高電位側入力電圧ＬＥＶＩＮＰ、電流駆動能力制御信号ＢＯＯＳＴＰ、スルーレート制御信号ＶＲＥＦＮ１、ＶＲＥＦＮ２、駆動電流源制御信号ＲＥＦＮを含む。電圧生成制御信号ＣＮＴＬは、低電位側電圧ＶＣＯＭＬを生成するための低電位側入力電圧ＬＥＶＩＮＮ、電流駆動能力制御信号ＢＯＯＳＴＮ、スルーレート制御信号ＶＲＥＦＰ１、ＶＲＥＦＰ２、駆動電流源制御信号ＲＥＦＰを含む。

また電源回路１００は、ソースにＶＣＯＭ生成回路（高電位側電圧生成回路）１１０の高電位側電源電圧ＶＯＵＴが供給され、ドレインに切替回路１３０の出力が電気的に接続されるＰ型（第１導電型）の第１の補助トランジスタを少なくとも１つ含んでもよい。そして、ライン値に応じて、第１の補助トランジスタのゲート電圧を制御することで、上記供給能力制御を行うようにしてもよい。こうすることで、電源回路１００の電流駆動能力を高めたり、該電流駆動能力を低くしたりすることができるようになる。なお図１３では、第１の補助トランジスタとして、Ｐ型のトランジスタＣＴｒｐ１、ＣＴｒｐ２が並列に設けられ、ゲート信号ＴＲＰ１、ＴＲＰ２により制御される。

更に電源回路１００は、ソースにＶＣＯＭＬ生成回路（低電位側電圧生成回路）１２０の低電位側電源電圧ＶＯＵＴＭが供給され、ドレインに切替回路１３０の出力が電気的に接続されるＮ型（第２導電型）の第２の補助トランジスタを少なくとも１つ含んでもよい。そして、ライン値に応じて、第２の補助トランジスタのゲート電圧を制御することで、上記供給能力制御を行うようにしてもよい。こうすることで、電源回路１００の電流駆動能力を高めたり、該電流駆動能力を低くたりすることができるようになる。なお図２３では、第２の補助トランジスタとして、Ｎ型のトランジスタＣＴｒｎ１、ＣＴｒｎ２が並列に設けられ、ゲート信号ＴＲＮ１、ＴＲＮ２により制御される。

更に電源回路１００は、ＶＣＯＭＨ生成回路１１０（高電位側電圧生成回路）が、高電位側入力電圧に基づいて高電位側電圧ＶＣＯＭＨを出力する第１の演算増幅器を含むことができる。そして対向電極電圧ＶＣＯＭの供給能力制御を行う際に、ライン値に応じて、第１の演算増幅器の電流駆動能力及びスルーレートの少なくとも１つを変化させるようにしてもよい。また、ライン値に応じて、高電位側入力電圧を変化させることで高電位側電圧ＶＣＯＭＨを変化させるようにしてもよい。或いはまた、ライン値に応じて、第１の演算増幅器の動作電流を停止又は制限すると共に、第１の演算増幅器の入力及び出力を電気的に接続するようにしてもよい。

更にまた電源回路１００は、ＶＣＯＭＬ生成回路１２０（低電位側電圧生成回路）が、低電位側入力電圧に基づいて低電位側電圧ＶＣＯＭＬを出力する第２の演算増幅器を含むことができる。そして上記供給能力制御を行う際に、ライン値に応じて、第２の演算増幅器の電流駆動能力及びスルーレートの少なくとも１つを変化させるようにしてもよい。また、ライン値に応じて、低電位側入力電圧を変化させることで低電位側電圧ＶＣＯＭＬを変化させるようにしてもよい。或いはまた、ライン値に応じて、第２の演算増幅器の動作電流を停止又は制限すると共に、第２の演算増幅器の入力及び出力を電気的に接続するようにしてもよい。

図２２において、高電位側電源電圧ＶＯＵＴ及び低電位側電源電圧ＶＯＵＴＭは、電源回路１００の電源電圧生成回路１４０によって生成される。より具体的には、電源電圧生成回路１４０が、高電位側電源電圧生成回路（第１のチャージポンプ回路）１４２と低電位側電源電圧生成回路（第２のチャージポンプ回路）１４４とを含む。そして、高電位側電源電圧生成回路１４２が、電源電圧ＶＤＤ、ＶＳＳに基づいて高電位側電源電圧ＶＯＵＴを生成する。また低電位側電源電圧生成回路１４４が、電源電圧ＶＤＤ、ＶＳＳに基づいて低電位側電源電圧ＶＯＵＴＭを生成する。

高電位側電源電圧生成回路１４２は、第１のチャージクロックに同期したチャージポンプ動作により、電源電圧ＶＳＳを基準に、電源電圧ＶＤＤ、ＶＳＳの間の電圧を、高電位の方向（正方向）に昇圧した高電位側電源電圧ＶＯＵＴを生成する。この場合、ライン値に応じて第１のチャージクロックを停止又はその周波数を低減させることで、対向電極電圧ＶＣＯＭの供給能力制御を行うようにしてもよい。

低電位側電源電圧生成回路１４４は、第２のチャージクロックに同期したチャージポンプ動作により、電源電圧ＶＳＳを基準に、電源電圧ＶＤＤ、ＶＳＳの間の電圧を、低電位の方向（負方向）に昇圧（降圧）した低電位側電源電圧ＶＯＵＴＭを生成する。この場合、ライン値に応じて第２のチャージクロックを停止又はその周波数を低減させることで、上記供給能力制御を行うようにしてもよい。

図２４に、図２２の電源電圧生成回路１４０の動作例の模式的な説明図を示す。

高電位側電源電圧生成回路１４２は、第１のチャージクロックに同期したチャージポンプ動作により、０ボルトの電位（＝ＶＳＳ）を基準に、電源電圧ＶＤＤ、ＶＳＳの間の電圧である３ボルトを、高電位方向に２倍昇圧した６ボルトの高電位側電源電圧ＶＯＵＴを生成する。

低電位側電源電圧生成回路１４４は、第２のチャージクロックに同期したチャージポンプ動作により、０ボルトの電位（＝ＶＳＳ）を基準に、電源電圧ＶＤＤ、ＶＳＳの間の電圧である３ボルトを、低電位方向に１倍（＝−１倍）昇圧した−３ボルトの低電位側電圧ＶＯＵＴＭを生成する。

なお、図２２では、第１及び第２のチャージクロックを共通化して、高電位側電源電圧生成回路１４２及び低電位側電源電圧生成回路１４４は、１つのチャージクロックＣＫに同期したチャージポンプ動作を行うようにしている。

また電源回路１００は、上記供給能力制御の少なくとも１つを、ライン値に基づいて求められる期間だけ行うようにすることも可能である。

また電源回路１００は、上記供給能力制御の少なくとも１つを、直前の水平走査期間のライン値に対する当該水平走査期間のライン値の変化分に応じて行うようにしてもよい。更に、上記供給能力制御の少なくとも１つを、直前の水平走査期間のライン値に対する当該水平走査期間のライン値の変化分に対応した期間だけ行うようにしてもよい。

各ドットの階調データがｊ（ｊは２以上の整数）ビットの場合、上述したライン値は、各ドットの階調データを階調特性に応じて変換した変換電圧値を表すデータの上位ｋ（ｋ＜ｊ、ｋは自然数）ビットのデータを順次加算したものであってもよい。更には、このｋが１であってもよい。

以下、図２２の電源回路１００の構成要部について具体的に説明する。

図２５に、図２２の電源電圧生成回路１４０の構成例の回路図を示す。

高電位側電源電圧生成回路１４２は、レベルシフタＬＳＨ、インバータＩＮＶＨ１、ＩＮＶＨ２、スイッチングトランジスタｐＴｒ１、ｐＴｒ２を含む。図２６において、フライングキャパシタＦＣＨ及びストレージキャパシタＣｓＨは、電源回路１００の外部に接続されるが、これらキャパシタの少なくとも１つを電源回路１００（高電位側電源電圧生成回路１４２）に内蔵させてもよい。

図２６に、高電位側電源電圧生成回路１４２の動作を説明するタイミング図を示す。

レベルシフタＬＳＨには、電源電圧ＶＤＤ、ＶＳＳの間の電圧を振幅電圧とするチャージクロックＣＫが供給される。そして、レベルシフタＬＳＨを構成する２つのＮ型トランジスタのうち一方が導通状態になったとき、他方が非導通状態になる。例えばチャージクロックＣＫがゲートに供給されるＮ型トランジスタのドレイン電流が発生するように、Ｐ型トランジスタのドレイン電圧が定まる。レベルシフタＬＳＨの出力信号の論理レベルが、インバータＩＮＶＨ１で反転し、出力信号ＬＳＯとなる。出力信号ＬＳＯは、インバータＩＮＶＨ２により、その論理レベルが再度反転する。出力信号ＬＳＯは、Ｐ型トランジスタｐＴｒ１のゲートに供給される。出力信号ＬＳＯの反転信号は、Ｐ型トランジスタｐＴｒ２のゲートに供給される。

出力信号ＬＳＯの論理レベルがＨレベルの期間をＰＨ１、該論理レベルがＬレベルの期間をＰＨ２とする。期間ＰＨ１では、トランジスタｐＴｒ１が非導通状態、トランジスタｐＴｒ２が導通状態になる。そのため、フライングキャパシタＦＣＨの一端には反転チャージクロックＣＫＸの電圧ＶＳＳ、他端には電圧ＶＤＤが供給される。期間ＰＨ２では、トランジスタｐＴｒ１が導通状態、トランジスタｐＴｒ２が非導通状態になる。そのため、フライングキャパシタＦＣＨの一端には反転チャージクロックＣＫＸの電圧ＶＤＤが供給され、他端は高電位側出力電源線と電気的に接続される。フライングキャパシタＦＣＨには、期間ＰＨ１において電源電圧ＶＤＤ、ＶＳＳの間の電圧に対応する電荷が蓄積されているため、期間ＰＨ２において高電位側出力電源線の電圧が電圧ＶＤＤ×２となる。この高電位側出力電源線の電圧が、電圧ＶＯＵＴとして出力される。高電位側出力電源線の電圧レベルは、期間ＰＨ１においても、ストレージキャパシタＣｓＨによって保持される。

低電位側電源電圧生成回路１４４は、レベルシフタＬＳＬ、インバータＩＮＶＬ１、ＩＮＶＬ２、スイッチングトランジスタｎＴｒ１、ｎＴｒ２を含む。図１６において、フライングキャパシタＦＣＬ及びストレージキャパシタＣｓＬは、電源回路１００の外部に接続されるが、これらキャパシタの少なくとも１つを電源回路１００（低電位側電源電圧生成回路１４４）に内蔵させてもよい。

低電位側電源電圧生成回路１４４の動作は、高電位側電源電圧生成回路１４２と同様のチャージポンプ動作であるため、詳細な説明を省略する。低電位側電源電圧生成回路１４４は、フライングキャパシタＦＣＬには、電源電圧ＶＤＤ、ＶＳＳの間の電圧に対応する電荷が蓄積されているため、電圧ＶＳＳを基準に負方向の電圧ＶＯＵＴＭを低電位側出力電源線に供給する。低電位側出力電源線の電圧が、電圧ＶＯＵＴＭとなり、その電圧レベルは、ストレージキャパシタＣｓＬによって保持される。

このような構成の高電位側電源電圧生成回路１４２及び低電位側電源電圧生成回路１４４では、上記のライン値又はその変化分に応じてチャージクロックが停止又はその周波数を低減させる制御が行われる。こうすることで、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬの電圧供給能力を変化させて、対向電極電圧ＶＣＯＭの供給能力制御を実現させる。

図２７（Ａ）、図２７（Ｂ）に、図２５の電源電圧生成回路１４０のチャージクロックの制御を実現する構成例を示す。

図２７（Ａ）は、上記のライン値又はその変化分に基づいて生成されるマスク信号ＭＡＳＫによってオリジナルクロックＣＫＯのマスク制御を行う構成を示している。この場合、マスク信号ＭＡＳＫにより、チャージクロックＣＫの動作又はその停止が制御される。

図２７（Ｂ）は、上記のライン値又はその変化分に基づいて生成されるセレクト信号ＳＥＬＣによって、チャージクロックＣＫの周波数低減制御を行う構成を示している。分周器ＤＩＶは、オリジナルクロックＣＫＯの周波数をＳ（Ｓは２以上の数）分の１に分周する。そして、セレクト信号ＳＥＬＣに基づいて選択された、オリジナルクロックＣＫＯ及び分周器ＤＩＶの出力の１つが、チャージクロックＣＫとして出力される。

次に、ＶＣＯＭＨ生成回路１１０、ＶＣＯＭＬ生成回路１２０の構成例について説明する。

図２８に、図２２のＶＣＯＭＨ生成回路１１０の構成例の回路図を示す。

ＶＣＯＭＨ生成回路１１０は、第１の演算増幅器を構成する差動部ＯＰ１と出力部ＯＤ１とを含む。

差動部ＯＰ１は、カレントミラー回路ＣＭ１、差動トランジスタ対ＤＴ１、電流源ＣＳ１を含む。カレントミラー回路ＣＭ１は、ソースに電源電圧ＶＯＵＴが供給されたＰ型トランジスタＰＴ１、ＰＴ２を含む。トランジスタＰＴ１、ＰＴ２のゲートは互いに接続され、トランジスタＰＴ１のゲート及びドレインが接続される。

差動トランジスタ対ＤＴ１は、Ｎ型トランジスタＮＴ１、ＮＴ２を含む。トランジスタＮＴ１のゲートには、出力部ＯＤ１の出力電圧ＶＣＯＭＨが供給される。トランジスタＮＴ２のゲートには、高電位側入力電圧ＬＥＶＩＮＰが供給される。トランジスタＮＴ１のドレインは、トランジスタＰＴ１のドレインに接続される。トランジスタＮＴ２のドレインは、トランジスタＰＴ２のドレインに接続される。

電流源ＣＳ１は、Ｎ型トランジスタＮＴ１、ＮＴ２のソースと電源電圧ＶＳＳが供給される電源線との間に挿入される。このような電流源ＣＳ１では、２個のＮ型トランジスタＮＴ３、ＮＴ４のそれぞれが並列に接続される。そして、Ｎ型トランジスタＮＴ３、ＮＴ４のゲートには、スルーレート制御信号ＶＲＥＦＮ１、ＶＲＥＦＮ２が供給される。従って、スルーレート制御信号ＶＲＥＦＮ１、ＶＲＥＦＮ２に応じて、電流源ＣＳ１の電流値が制御される。

出力部ＯＤ１は、Ｐ型駆動トランジスタＰＤＴ１とＮ型電流源トランジスタＮＳ１とを含む。Ｐ型駆動トランジスタＰＤＴ１のソースには、高電位側電源電圧ＶＯＵＴが供給される。Ｎ型電流源トランジスタＮＳ１のソースには、低電位側電源電圧ＶＳＳが供給される。Ｐ型駆動トランジスタＰＤＴ１のゲートには、トランジスタＮＴ２とトランジスタＰＴ２の接続ノードの電圧が供給される。Ｎ型電流源トランジスタＮＳ１のゲートには、駆動電流源制御信号ＲＥＦＮが供給される。Ｐ型駆動トランジスタＰＤＴ１のドレインとＮ型電流源トランジスタＮＳ１のドレインとが接続され、このドレイン電圧が出力電圧ＶＣＯＭＨとなる。

また出力部ＯＤ１は、Ｐ型駆動トランジスタＰＤＴ１に並列に、直列接続されたブースト用Ｐ型駆動トランジスタＰＢＴ１、ＰＢＴ２が設けられる。より具体的には、ブースト用Ｐ型駆動トランジスタＰＢＴ１、ＰＢＴ２は、電流駆動能力制御信号ＢＯＯＳＴＰがＬレベルのときに、Ｐ型駆動トランジスタＰＤＴ１と並列に接続される。これにより、電流駆動能力制御信号ＢＯＯＳＴＰに応じて、出力に電流を流す能力を高めることができる。

更に、ＶＣＯＭＨ生成回路１１０は、差動部ＯＰ１の入力と出力とをバイパスするバイパススイッチＢＰＳＷ１を設けることも可能である。バイパススイッチＢＰＳＷ１のオンオフ制御を行うバイパス制御信号ＢＰＣ１によりバイパススイッチＢＰＳＷ１を導通状態にすることで、高電位側電圧ＶＣＯＭＨを高電位側入力電圧ＬＥＶＩＮＰに設定できる。このとき、スルーレート制御信号ＶＲＥＦＮ１、ＶＲＥＦＮ２、駆動電流源制御信号ＲＥＦＮにより、電流源ＣＳ１及びＮ型電流源トランジスタＮＳ１の電流を停止させることが望ましい。

以上のようなＶＣＯＭＨ生成回路１１０に入力される高電位側入力電圧ＬＥＶＩＮＰ、スルーレート制御信号ＶＲＥＦＮ１、ＶＲＥＦＮ２、電流駆動能力制御信号ＢＯＯＳＴＰ、駆動電流源制御信号ＲＥＦＮ、及びバイパス制御信号ＢＰＣ１は、図１３の電源供給制御回路１５０から供給される。

このような構成のＶＣＯＭＨ生成回路１１０について、バイパススイッチＢＰＳＷ１が非導通状態、ブースト用Ｐ型駆動トランジスタＰＢＴ１が非導通状態で、高電位側入力電圧ＬＥＶＩＮＰが出力電圧ＶＣＯＭＨより高い場合を考える。この場合、トランジスタＮＴ１のインピーダンスがトランジスタＮＴ２より大きくなるため、トランジスタＰＴ１、ＰＴ２のゲート電圧が上昇し、トランジスタＰＴ２のインピーダンスが大きくなる。そのため、Ｐ型駆動トランジスタＰＤＴ１のゲート電圧が下降し、Ｐ型駆動トランジスタＰＤＴ１はオンする方向に向かう。従って、出力電圧ＶＣＯＭＨが高くなる。

その逆に、高電位側入力電圧ＬＥＶＩＮＰが出力電圧ＶＣＯＭＨより低い場合を考える。この場合、トランジスタＮＴ１のインピーダンスがトランジスタＮＴ２より小さくなるため、トランジスタＰＴ１、ＰＴ２のゲート電圧が下降し、トランジスタＰＴ２のインピーダンスが小さくなる。そのため、Ｐ型駆動トランジスタＰＤＴ１のゲート電圧が上昇し、Ｐ型駆動トランジスタＰＤＴ１はオフする方向に向かう。従って、出力電圧ＶＣＯＭＨが低くなる。

以上のような動作の結果、ＶＣＯＭＨ生成回路１１０では、高電位側入力電圧ＬＥＶＩＮＰと出力電圧ＶＣＯＭＨとがほぼ等しくなる平衡状態に移行していく。

このとき、差動部ＯＰ１では、電流源ＣＳ１の電流値を大きくすればするほど、カレントミラー回路ＣＭ１及び差動トランジスタ対ＤＴ１を構成する各トランジスタの反応速度を速めることができるため、ＶＣＯＭＨ生成回路１１０のスルーレートを高めることができる。ここで、スルーレートは、単位時間当たりの出力電圧の最大勾配を示す値ということができる。

また、出力部ＯＤ１において、ブースト用Ｐ型駆動トランジスタＰＢＴ１を導通状態にすることにより、出力電圧ＶＣＯＭＨが供給されるノードに電流を流す能力を高めることができる。

図２９に、図２２のＶＣＯＭＬ生成回路１２０の構成例の回路図を示す。

ＶＣＯＭＬ生成回路１２０は、第２の演算増幅器を構成する差動部ＯＰ２と出力部ＯＤ２とを含む。

差動部ＯＰ２は、カレントミラー回路ＣＭ２、差動トランジスタ対ＤＴ２、電流源ＣＳ２を含む。カレントミラー回路ＣＭ２は、ソースに電源電圧ＶＯＵＴＭが供給されたＮ型トランジスタＮＴ１１、ＮＴ１２を含む。トランジスタＮＴ１１、ＮＴ１２のゲートは互いに接続され、トランジスタＮＴ１１のゲート及びドレインが接続される。

差動トランジスタ対ＤＴ２は、Ｐ型トランジスタＰＴ１１、ＰＴ１２を含む。トランジスタＰＴ１１のゲートには、出力部ＯＤ２の出力電圧ＶＣＯＭＬが供給される。トランジスタＰＴ１２のゲートには、低電位側入力電圧ＬＥＶＩＮＮが供給される。トランジスタＰＴ１１のドレインは、トランジスタＮＴ１１のドレインに接続される。トランジスタＰＴ１２のドレインは、トランジスタＮＴ１２のドレインに接続される。

電流源ＣＳ２は、Ｐ型トランジスタＰＴ１１、ＰＴ１２のソースと電源電圧ＶＳＳが供給される電源線との間に挿入される。このような電流源ＣＳ２では、２個のＰ型トランジスタＰＴ１３、ＰＴ１４のそれぞれが並列に接続される。そして、Ｐ型トランジスタＰＴ１３、ＰＴ１４のゲートには、スルーレート制御信号ＶＲＥＦＰ１、ＶＲＥＦＰ２が供給される。従って、スルーレート制御信号ＶＲＥＦＰ１、ＶＲＥＦＰ２に応じて、電流源ＣＳ２の電流値が制御される。

出力部ＯＤ２は、Ｎ型駆動トランジスタＮＤＴ１と、Ｐ型電流源トランジスタＰＳ１とを含む。Ｎ型駆動トランジスタＮＤＴ１のソースには、電源電圧ＶＯＵＴＭが供給される。Ｐ型電流源トランジスタＰＳ１のソースには、電源電圧ＶＳＳが供給される。Ｎ型駆動トランジスタＮＤＴ１のゲートには、トランジスタＰＴ１２とトランジスタＮＴ１２の接続ノードの電圧が供給される。Ｐ型電流源トランジスタＰＳ１のゲートには、駆動電流源制御信号ＲＥＦＰが供給される。Ｎ型駆動トランジスタＮＤＴ１のドレインとＰ型電流源トランジスタＰＳ１のドレインとが接続され、このドレイン電圧が出力電圧ＶＣＯＭＬとなる。

また出力部ＯＤ２は、Ｎ型駆動トランジスタＮＤＴ１に並列に、直列接続されたブースト用Ｎ型駆動トランジスタＮＢＴ１、ＮＢＴ２が設けられる。より具体的には、ブースト用Ｎ型駆動トランジスタＮＢＴ１、ＮＢＴ２は、電流駆動能力制御信号ＢＯＯＳＴＮがＨレベルのときに、Ｎ型駆動トランジスタＮＤＴ１と並列に接続される。これにより、電流駆動能力制御信号ＢＯＯＳＴＮに応じて、出力から電流を引き込む能力を高めることができる。

更に、ＶＣＯＭＬ生成回路１２０は、差動部ＯＰ２の入力と出力とをバイパスするバイパススイッチＢＰＳＷ２を設けることも可能である。バイパススイッチＢＰＳＷ２のオンオフ制御を行うバイパス制御信号ＢＰＣ２によりバイパススイッチＢＰＳＷ２を導通状態にすることで、低電位側電圧ＶＣＯＭＬを低電位側入力電圧ＬＥＶＩＮＮに設定できる。このとき、スルーレート制御信号ＶＲＥＦＰ１、ＶＲＥＦＰ２、駆動電流源制御信号ＲＥＦＰにより、電流源ＣＳ２及びＰ型電流源トランジスタＰＳ１の電流を停止させることが望ましい。

以上のようなＶＣＯＭＬ生成回路１２０に入力される低電位側入力電圧ＬＥＶＩＮＮ、スルーレート制御信号ＶＲＥＦＰ１、ＶＲＥＦＰ２、電流駆動能力制御信号ＢＯＯＳＴＮ、駆動電流源制御信号ＲＥＦＰ、及びバイパス制御信号ＢＰＣ２は、図２２の電源供給制御回路１５０から供給される。

このような構成のＶＣＯＭＬ生成回路１２０について、バイパススイッチＢＰＳＷ２が非導通状態、ブースト用Ｎ型駆動トランジスタＮＢＴ１が非導通状態で、低電位側入力電圧ＬＥＶＩＮＮが出力電圧ＶＣＯＭＬより高い場合を考える。この場合、トランジスタＰＴ１１のインピーダンスがトランジスタＰＴ１２より小さくなるため、トランジスタＮＴ１１、ＮＴ１２のゲート電圧が上昇し、トランジスタＮＴ１２のインピーダンスが小さくなる。そのため、Ｎ型駆動トランジスタＮＤＴ１のゲート電圧が下降し、Ｎ型駆動トランジスタＮＤＴ１はオフする方向に向かう。従って、出力電圧ＶＣＯＭＬが高くなる。

その逆に、低電位側入力電圧ＬＥＶＩＮＮが出力電圧ＶＣＯＭＬより低い場合を考える。この場合、トランジスタＰＴ１１のインピーダンスがトランジスタＰＴ１２より大きくなるため、トランジスタＮＴ１１、ＮＴ１２のゲート電圧が下降し、トランジスタＮＴ１２のインピーダンスが大きくなる。そのため、Ｎ型駆動トランジスタＮＤＴ１のゲート電圧が上昇し、Ｎ型駆動トランジスタＮＤＴ１はオンする方向に向かう。従って、出力電圧ＶＣＯＭＬが低くなる。

以上のような動作の結果、ＶＣＯＭＬ生成回路１２０では、低電位側入力電圧ＬＥＶＩＮＮと出力電圧ＶＣＯＭＬとがほぼ等しくなる平衡状態に移行していく。

このとき、差動部ＯＰ２では、電流源ＣＳ２の電流値を大きくすればするほど、カレントミラー回路ＣＭ２及び差動トランジスタ対ＤＴ２を構成する各トランジスタの反応速度を速めることができるため、ＶＣＯＭＬ生成回路１２０のスルーレートを高めることができる。

また、出力部ＯＤ２において、ブースト用Ｎ型駆動トランジスタＮＢＴ１を導通状態にすることにより、出力電圧ＶＣＯＭＬが供給されるノードから電流を引き込む能力を高めることができる。

２．４．１電源供給能力設定レジスタ
電源供給制御回路１５０は、電源供給能力設定レジスタ１６０の設定値に基づいて、上記したように対向電極電圧ＶＣＯＭの供給能力制御を行う。

図３０に、図２２の電源供給能力設定レジスタ１６０の一例を示す。

図３０では、第１及び第２の補助トランジスタＣＴｒｐ１、ＣＴｒｐ２、ＣＴｒｎ１、ＣＴｒｎ２のゲート信号、スルーレート制御信号ＶＲＥＦＮ１、ＶＲＥＦＮ２、高電位側入力電圧ＬＥＶＩＮＰのオフセット、チャージクロックＣＫの制御を行う例を示している。その他の制御信号等についても同様であり、すべての制御信号を設定するようにしてもよいし、その一部のみを設定するようにしてもよい。

電源供給能力設定レジスタ１６０は、データドライバ３０からのライン値に関連付けて、対向電極電圧ＶＣＯＭの供給能力制御を行うための制御信号を生成する制御情報を保持する。このような制御情報は、ホスト又は表示コントローラによって設定される。

図３０では、ライン値に関連付けて制御情報を記憶されているが、ライン値の変化分に関連付けて上記制御情報を保持させるようにしてもよい。

図３１に、電源供給能力設定レジスタ１６０の他の例を示す。

図３１では、電源供給能力設定レジスタ１６０に設定される制御情報が、対向電極電圧ＶＣＯＭの供給能力制御を行うための制御信号のオンタイミング及びオフタイミングを指定する情報である。

図３２に、図３１の電源供給能力設定レジスタの制御情報の説明図を示す。

例えば制御情報として、水平同期信号ＨＳＹＮＣの立ち下がりエッジを基準にドットクロックＤＣＫのクロック数で指定されたオンタイミングと、上記立ち下がりエッジを基準にドットクロックＤＣＫのクロック数で指定されたオフタイミングとを含むことができる。

図３１では、ライン値に関連付けて制御情報を記憶されているが、ライン値の変化分に関連付けて上記制御情報を保持させるようにしてもよい。

こうすることで、ライン値又はその変化分に基づいて求められる期間だけ、対向電極電圧ＶＣＯＭの供給能力制御を行うことができる。

以上のような電源供給能力設定レジスタにおいて、制御すべき制御信号の種類及びその時間を含む制御情報は、ＬＣＤパネル２０の対向電極の負荷やデータドライバ３０の出力構成によって決められる。

２．５第１の構成例
第１の構成例は、ライン反転駆動を行う場合の対向電極電圧ＶＣＯＭの供給能力制御の例である。第１の構成例では、データドライバ３０からライン値を受けて対向電極電圧ＶＣＯＭの供給能力制御を行う。

図３３に、第１の構成例における電源供給制御回路の構成例のブロック図を示す。この電源供給制御回路は、図２２の電源供給制御回路１５０に相当する。

ライン反転駆動を行う場合、対向電極電圧ＶＣＯＭが変化した直後の電圧変化期間とその後の階調出力期間とで、ライン値等に応じた対向電極電圧ＶＣＯＭの供給能力制御を異ならせる。

そのため、電源供給能力設定レジスタは、正極性時の電圧変化期間用及び階調出力期間用、負極性時の電圧変化期間用及び階調出力期間用の制御情報を有する。そしてデータドライバ３０から、電圧変化期間用のライン値、階調出力期間用のライン値をそれぞれ取得し、取得したライン値に基づいて対向電極電圧ＶＣＯＭの供給能力制御を行う。

図３３において、電源供給能力設定レジスタは、第１及び第２の電圧変化期間用設定レジスタＲＥＧ１、ＲＥＧ２、第１及び第２の階調出力期間用設定レジスタＲＥＧ３、ＲＥＧ４、電流源設定レジスタＲＥＧ５、ＶＣＯＭ設定レジスタＲＥＧ６を含む。正極性時の電圧変化期間用には、第１の電圧変化期間用設定レジスタＲＥＧ１の設定情報が用いられる。正極性時の階調出力期間用には、第１の階調出力期間用設定レジスタＲＥＧ３の設定情報が用いられる。負極性時の電圧変化期間用には、第２の電圧変化期間用設定レジスタＲＥＧ２の設定情報が用いられる。負極性時の階調出力期間用には、第２の階調出力期間用設定レジスタＲＥＧ４の設定情報が用いられる。

電流源設定レジスタＲＥＧ５は、駆動電流源制御信号ＲＥＦＮ、ＲＥＦＰを生成するための制御情報を保持する。即ちＤＡＣ１が、電流源設定レジスタＲＥＧ５の制御情報に対応した電圧レベルの信号を生成し、駆動電流源制御信号ＲＥＦＮ、ＲＥＦＰとして出力する。

ＶＣＯＭ設定レジスタＲＥＧ６は、高電位側入力電圧ＬＥＶＩＮＰ、低電位側入力電圧ＬＥＶＩＮＮを生成するための制御情報を保持する。この制御情報にオフセット値が付加された後に、高電位側入力電圧ＬＥＶＩＮＰ、低電位側入力電圧ＬＥＶＩＮＮが生成される。このオフセット値もまた、図２１に示すようにライン値に応じて生成される。

第１及び第２の電圧変化期間用設定レジスタＲＥＧ１、ＲＥＧ２、第１及び第２の階調出力期間用設定レジスタＲＥＧ３、ＲＥＧ４、電流源設定レジスタＲＥＧ５、ＶＣＯＭ設定レジスタＲＥＧ６の制御情報は、ホスト又は表示コントローラによって設定される。ホスト又は表示コントローラは、上記レジスタの１つを特定するアドレスデータＡＤ及びチップセレクトＣＳを出力する。チップセレクトＣＳがアクティブのとき、アドレスデコーダＡＤＥＣはアドレスデータＡＤに基づいて特定した上記レジスタの１つに対し、ホスト又は表示コントローラからのアクセスデータＤを設定する。このアクセスデータＤが、制御情報である。

第１の構成例では、データドライバ３０からは、電圧変化期間用のライン値ＬＤ２と階調出力期間用のライン値ＬＤ１とが、それぞれ別個に供給される。

図３４に、データドライバ３０から供給される各期間のライン値の一例を示す。

電圧変化期間では、ライン値は、前ライン値である。この前ライン値は、当該水平走査期間の直前の水平走査期間におけるライン値である。ライン値は、図２１に示すように求められる。この期間では、当該水平走査期間におけるラインデータに基づいて画素電極に電圧が未だ印加されず、当該水平走査期間におけるライン値を考慮しない。

一方、階調出力期間では、ライン値は、前ライン値に対応した補正値を加算した値に現ライン値を加算した値に基づいて求められる。ここで、現ライン値は、当該水平走査期間におけるライン値である。

図３５に、前ライン値に対応した補正値の説明図を示す。

前ライン値をｘとすると、補正値は図３５に示すようにｆ（ｘ）に相当する。この補正値は、直前の水平走査期間において画素電極又はデータ線に供給された電荷が抜けきれず、当該水平走査期間における残留した電荷量を考慮した値ということができる。この残留電荷量は、直前の水平走査期間において画素電極に印加された電圧に対応付けることができる。そのため、補正値は、前ライン値に対応付けることができる。

図３５では、前ライン値がａ_１、ａ_２を境界として、ｆ（ｘ）を線形近似している。前ライン値ａ_１は、ＬＣＤパネル２０の階調特性に応じて定まる。一般的に、この階調特性において、階調値の大きい領域と小さい領域では１階調当たりの電圧変化が大きくなり、階調値の中間領域では該電圧変化が小さい。前ライン値ａ_１は、上記階調特性において電圧変化が大きい階調値が小さい領域と該電圧変化が小さい中間領域との境界に対応した値である。

一方、前ライン値ａ_２は、データ線を駆動するデータドライバ３０の出力保護用のダイオード等でクランプされる電圧に対応した値である。即ち、前ライン値ａ_２に対応した階調データにより生成される電圧より高い電圧は、ダイオード等を介して電流が流れてしまうため、線形近似の傾きを異ならせている。

図３３において、電圧変化期間用のライン値ＬＤ２は、第１及び第２の電圧変化期間用制御情報生成部ＧＥＮ１、ＧＥＮ２に供給される。第１の電圧変化期間用制御情報生成部ＧＥＮ１は、第１の電圧変化期間用設定レジスタＲＥＧ１の制御情報から、ライン値ＬＤ２に対応した制御情報を抽出する。第２の電圧変化期間用制御情報生成部ＧＥＮ２は、第１の電圧変化期間用設定レジスタＲＥＧ２の制御情報から、ライン値ＬＤ２に対応した制御情報を抽出する。

そしてデータドライバ３０からの極性反転信号ＰＯＬに基づいて、セレクタＳＥＬ１からは、正極性時には第１の電圧変化期間用制御情報生成部ＧＥＮ１の出力が選択され、負極性時には第２の電圧変化期間用制御情報生成部ＧＥＮ２の出力が選択される。

また階調出力期間用のライン値ＬＤ１は、第１及び第２の階調出力期間用制御情報生成部ＧＥＮ３、ＧＥＮ４に供給される。第１の階調出力期間用制御情報生成部ＧＥＮ３は、第１の階調出力期間用設定レジスタＲＥＧ３の制御情報から、ライン値ＬＤ１に対応した制御情報を抽出する。第２の階調出力期間用制御情報生成部ＧＥＮ４は、第２の階調出力期間用設定レジスタＲＥＧ４の制御情報から、ライン値ＬＤ１に対応した制御情報を抽出する。

そして極性反転信号ＰＯＬに基づいて、セレクタＳＥＬ２からは、正極性時には第１の階調出力期間用制御情報生成部ＧＥＮ３の出力が選択され、負極性時には第２の階調出力期間用制御情報生成部ＧＥＮ４の出力が選択される。

カウンタＣＯＵＴは、水平同期信号ＨＳＹＮＣのエッジ又はリセット信号ＸＲＥＳのエッジによって初期化されるカウンタ値を、ドットクロックＤＣＫに同期してインクリメントする。

比較器ＣＭＰ１は、セレクタＳＥＬ１が選択した制御情報とカウンタ値とを比較し、一致したときパルスを出力する。比較器ＣＭＰ２は、セレクタＳＥＬ２が選択した制御情報とカウンタ値とを比較し、一致したときパルスを出力する。そして両パルスの論理和演算結果で、セットリセットフリップフロップのセット又はリセットを行う。このセットリセットフリップフロップの出力は、レベルシフタで電圧レベル変換された後、対向電極電圧ＶＣＯＭの供給能力制御を実現する各種制御信号として出力される。

なお図３３では、１つの制御信号を生成する構成のみを示しているが、対向電極電圧ＶＣＯＭの供給能力制御を実現する制御信号毎に同様の構成が設けられる。

また図３３では、極性毎に電圧変化期間及び階調出力期間を指定する期間指定情報が、例えば第１及び第２の電圧変化期間用設定レジスタＲＥＧ１、ＲＥＧ２、第１及び第２の階調出力期間用設定レジスタＲＥＧ３、ＲＥＧ４のいずれかに保持される。そして、セットリセットフリップフロップの出力のうち期間指定情報が、セレクタＳＥＬ３に供給される。セレクタＳＥＬ３には、セレクタＳＥＬ１、ＳＥＬ２から高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬを変化させるオフセット値を変化させるための制御情報が供給される。そしてセレクタＳＥＬ３は、期間指定情報に基づいて、いずれかの制御情報を出力する。

この制御情報は、加算器ＡＤＤにおいてＶＣＯＭ設定レジスタＲＥＧ６の制御情報と加算される。ＤＡＣ２は、加算器ＡＤＤの加算結果に対応した電圧レベルの信号を生成し、高電位側入力電圧ＬＥＶＩＮＰ、低電位側入力電圧ＬＥＶＩＮＮとして出力される。こうすることで、ライン値又はその変化分に応じて、高電位側入力電圧ＬＥＶＩＮＰ又は低電位側入力電圧ＬＥＶＩＮＮを変化させることができ、その結果、対向電極電圧ＶＣＯＭの電圧レベルを変化させることができる。

また極性反転信号ＰＯＬは、切り替えタイミング生成回路ＳＷＣに供給される。切り替えタイミング生成回路ＳＷＣは、極性反転信号ＰＯＬに基づいて、図１４に示すタイミングで変化するゲート信号ＩＮＰ、ＩＮＮを生成し、電圧レベル変換後に切替回路１３０に出力する。

図３６に、第１の構成例における動作例の説明図を示す。

図３６では、１水平走査期間毎に極性反転を行うライン反転駆動の例を示している。

対向電極電圧ＶＣＯＭがＨレベルに変化すると、電圧変化期間が開始される。この期間のライン値ＬＤ２をＡ_０とする。Ａ_０は、対向電極電圧ＶＣＯＭがＬレベルからＨレベルに変化する直前の水平走査期間におけるライン値（前ライン値）である。従って、電源供給能力設定レジスタ１６０の制御情報のうち、ライン値がＡ_０に対応する制御情報に基づいて高電位側電圧ＶＣＯＭＨの供給能力制御を行う。この供給能力制御は、上述した制御のうち少なくとも１つを含む。

続く階調出力期間では、ライン値ＬＤ１として（Ｂ_０＋ｆ（Ａ_０））が入力される。ここで、Ｂ_０は、当該水平走査期間におけるライン値である。従って、電源供給能力設定レジスタ１６０の制御情報のうち、ライン値が（Ｂ_０＋ｆ（Ａ_０））に対応する制御情報に基づいて高電位側電圧ＶＣＯＭＨの供給能力制御を行う。この供給能力制御は、上述した制御のうち少なくとも１つを含む。

そして、対向電極電圧ＶＣＯＭがＬレベルに変化すると、再び電圧変化期間が開始される。この期間のライン値ＬＤ２として、前ライン値Ｂ_０が入力される。従って、電源供給能力設定レジスタ１６０の制御情報のうち、ライン値がＢ_０に対応する制御情報に基づいて低電位側電圧ＶＣＯＭＬの供給能力制御を行う。この供給能力制御は、上述した制御のうち少なくとも１つを含む。

続く階調出力期間では、ライン値ＬＤ１として（Ｂ_１＋ｆ（Ｂ_０））が入力される。ここで、Ｂ_１は、当該水平走査期間におけるライン値である。従って、電源供給能力設定レジスタ１６０の制御情報のうち、ライン値が（Ｂ_１＋ｆ（Ｂ_０））に対応する制御情報に基づいて低電位側電圧ＶＣＯＭＬの供給能力制御を行う。この供給能力制御は、上述した制御のうち少なくとも１つを含む。

２．６第２の構成例
第２の構成例は、フィールド反転駆動を行う場合の対向電極電圧ＶＣＯＭの供給能力制御の例である。

図３７に、第２の構成例における電源供給制御回路の構成例のブロック図を示す。この電源供給制御回路が、図２２の電源供給制御回路１５０に相当する。但し、図３７において図３３と同一部分には同一符号を付し、適宜説明を省略する。

そのため、図３７では、図３３に示す電源供給能力設定レジスタに対し、正極性時及び負極性時の電圧変化期間用の制御情報が省略される。そしてデータドライバ３０から、階調出力期間用のライン値ＬＤ１を取得し、取得したライン値に基づいて対向電極電圧ＶＣＯＭの供給能力制御を行う。

フィールド反転駆動を行う場合、階調出力期間のみ、ライン値等に応じて対向電極電圧ＶＣＯＭの供給能力制御を行う。フィールド反転駆動の場合、直前の水平走査期間と当該水平走査期間では、対向電極電圧ＶＣＯＭの極性が変化しない。そのため、ライン値は、現ライン値から前ライン値を減算した値、若しくはこの減算した値を補正した値とすることができる。

それ以外は、図３３において階調出力期間用の制御情報と同様である。そのため、詳細な説明を省略する。

図３８に、第２の構成例における動作例の説明図を示す。

対向電極電圧ＶＣＯＭがＨレベルに変化後、しばらくして階調出力期間が開始される。この階調出力期間では、ライン値ＬＤ１として（Ｃ_０＋ｆ（Ａ_０））が入力される。ここで、Ｃ_０は、当該水平走査期間におけるライン値である。Ａ_０は、前ライン値である。従って、電源供給能力設定レジスタ１６０の制御情報のうち、ライン値が（Ｃ_０＋ｆ（Ａ_０））に対応する制御情報に基づいて高電位側電圧ＶＣＯＭＨの供給能力制御を行う。この供給能力制御は、上述した制御のうち少なくとも１つを含む。

次の水平走査期間もまた、階調出力期間となる。そのため、ライン値ＬＤ１として（Ｃ_１−Ｃ_０）が入力される。ここで、Ｃ_１は、当該水平走査期間におけるライン値である。従って、電源供給能力設定レジスタ１６０の制御情報のうち、ライン値が（Ｃ_１−Ｃ_０）に対応する制御情報に基づいて高電位側電圧ＶＣＯＭＨの供給能力制御を行う。この供給能力制御は、上述した制御のうち少なくとも１つを含む。

同様に、当該垂直走査期間中の各階調出力期間において高電位側電圧ＶＣＯＭＨの供給能力制御を行う。

次の垂直走査期間が開始されると、対向電極電圧ＶＣＯＭがＬレベルに変化する。そして、階調出力期間では、ライン値ＬＤ１として（Ｅ_０＋ｆ（Ｄ_０））が入力される。ここで、Ｅ_０は、当該水平走査期間におけるライン値である。Ｄ_０は、前ライン値である。従って、電源供給能力設定レジスタ１６０の制御情報のうち、ライン値が（Ｅ_０＋ｆ（Ｄ_０））に対応する制御情報に基づいて低電位側電圧ＶＣＯＭＬの供給能力制御を行う。この供給能力制御は、上述した制御のうち少なくとも１つを含む。

その後、同様に、当該垂直走査期間中の各階調出力期間において高電位側電圧ＶＣＯＭＨの供給能力制御を行う。

なお対向電極電圧ＶＣＯＭが変化する電圧変化期間において、図３３〜図３６で説明したライン反転駆動時の電圧変化期間の制御と同様に行ってもよい。

また図３６では、１水平走査期間毎に極性反転を行う例を示したが、複数の水平走査期間毎に極性反転を行う場合には、階調出力期間後に水平走査期間では、図３８のフィールド反転駆動と同様に供給能力制御を行えばよい。

３．電子機器
図３９に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図３９において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、データドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数の走査線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に接続され、データドライバ３０に対してＲＧＢフォーマットの階調データを供給する。

電源回路１００は、データドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧ＶＣＯＭを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、データドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。なお本実施形態では、対向電極に電圧を供給する電源回路について説明したが、本発明は、対向電極に電圧を供給するものに限定されるものではない。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における電源回路が適用された液晶表示装置の構成例のブロック図。図１の液晶表示装置の他の構成例のブロック図。図３（Ａ）、図３（Ｂ）は、極性反転駆動の説明図。図４（Ａ）、図４（Ｂ）は、極性反転駆動の説明図。ライン反転駆動とコモン反転駆動を併用した場合の説明図。図６（Ａ）、図６（Ｂ）は、階調データに応じた消費電力の違いを説明する図。本実施形態における電源回路を含む電源供給能力制御システムの構成例の図。本実施形態におけるデータドライバの構成例のブロック図。図８のデータドライバの要部における動作説明図。一般的なＬＣＤパネルの階調特性を説明する図。電圧値変換回路の動作の一例を説明する図。図８の電圧値変換回路の構成例のブロック図。図１２の電圧値変換回路の回路構成例のブロック図。図１３の階調指定情報の構成例を示す図。図１３の電圧値変換回路の回路構成例の動作の概要の説明図。図１３の電圧値変換回路の詳細な回路構成例のブロック図。図１６のブロックＧＲＥＧｑの構成例の回路図。図１６のブロックＡＤＤＲｑの構成例の回路図。図１６のブロックＥＮＣｑの構成例の回路図１ドット当たりの変換電圧値を表すデータの構成例を示す図。図８のライン値演算回路の演算処理の一例を説明する図。図１の電源回路の構成例を示すブロック図。図２２のゲート信号のタイミングの一例を示す図。図２２の電源電圧生成回路の動作例の模式的な説明図。図２２の電源電圧生成回路の構成例の回路図。高電位側電源電圧生成回路の動作を説明するタイミング図。図２７（Ａ）、図２７（Ｂ）は図２５の電源電圧生成回路のチャージクロックの制御を実現する構成例を示す図。図２２のＶＣＯＭＨ生成回路の構成例の回路図。図２２のＶＣＯＭＬ生成回路の構成例の回路図。電源供給能力設定レジスタの一例を示す図。電源供給能力設定レジスタの他の例を示す図。図３１の電源供給能力設定レジスタの制御情報の説明図。第１の構成例における電源供給制御回路の構成例のブロック図。データドライバから供給される各期間のライン値の一例を示す図。前ライン値に対応した補正値の説明図。第１の構成例における動作例の説明図。第２の構成例における電源供給制御回路の構成例のブロック図。第２の構成例における動作例の説明図。本実施形態における電子機器の構成例のブロック図。

符号の説明

１０液晶表示装置、２０ＬＣＤパネル、３０データドライバ、
３２ゲートドライバ、３８表示コントローラ、１００電源回路、
１１０ＶＣＯＭＨ生成回路、１２０ＶＣＯＭＬ生成回路、１３０切替回路、
１４０電源電圧生成回路、１４２高電位側電源電圧生成回路、
１４４低電位側電源電圧生成回路、１５０電源供給制御回路、
１６０電源供給能力設定レジスタ、２００データラッチ、
２１０ラインラッチ、２２０Ｌ／Ｓ、２３０基準電圧発生回路、
２４０ＤＡＣ、２５０駆動回路、２５８電圧値変換回路、
２６０ライン値演算回路、２７０ライン値出力部、ＣＫチャージクロック、
ＣＮＴＨ、ＣＮＴＬ電圧生成制御信号、
ＣＴｒｐ１、ＣＴｒｐ２第１の補助トランジスタ、
ＣＴｒｎ１、ＣＴｒｎ２第２の補助トランジスタＩＮＰ、ＩＮＮゲート信号、
ＯＴｒｐ１Ｐ型の出力用ＭＯＳトランジスタ、
ＯＴｒｎ１Ｎ型の出力用ＭＯＳトランジスタ、ＰＯＬ極性反転信号、
ＴＲＰ１、ＴＲＰ２、ＴＲＮ１、ＴＲＮ２ゲート信号、ＶＣＯＭ対向電極電圧、
ＶＣＯＭＨ高電位側電圧、ＶＣＯＭＬ低電位側電圧、
ＶＤＤ、ＶＯＵＴ高電位側電源電圧、ＶＯＵＴＭ、ＶＳＳ低電位側電源電圧

Claims

電気光学物質を挟んで画素電極と対向する対向電極に電圧を供給するための電源回路であって、
前記対向電極に供給するための高電位側電圧を生成する高電位側電圧生成回路と、
前記対向電極に供給するための低電位側電圧を生成する低電位側電圧生成回路と、
前記高電位側電圧及び前記低電位側電圧の１つを対向電極電圧として交互に前記対向電極に供給する切替回路とを含み、
各ドットの階調データが前記画素電極の印加電圧に対応する１走査ラインのドット数分の階調データに基づいて生成された総和値に応じて、前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを変化させる前記対向電極電圧の供給能力制御を行い、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データを所与の階調特性に応じて変換した各変換電圧値を、順次加算した値であることを特徴とする電源回路。
請求項１において、
ソースに前記高電位側電圧生成回路の高電位側電源電圧が供給され、ドレインに前記切替回路の出力が電気的に接続される第１導電型の第１の補助トランジスタを含み、
前記総和値に応じて前記第１の補助トランジスタのゲート電圧を制御することで前記供給能力制御を行うことを特徴とする電源回路。
請求項１又は２において、
ソースに前記低電位側電圧生成回路の低電位側電源電圧が供給され、ドレインに前記切替回路の出力が電気的に接続される第２導電型の第２の補助トランジスタを含み、
前記総和値に応じて前記第２の補助トランジスタのゲート電圧を制御することで前記供給能力制御を行うことを特徴とする電源回路。
請求項１乃至３のいずれかにおいて、
前記高電位側電圧生成回路が、
高電位側入力電圧に基づいて前記高電位側電圧を出力する第１の演算増幅器を含むことを特徴とする電源回路。
請求項４において、
前記総和値に応じて前記第１の演算増幅器の電流駆動能力及びスルーレートの少なくとも１つを変化させることで前記供給能力制御を行うことを特徴とする電源回路。
請求項４又は５において、
前記総和値に応じて前記高電位側入力電圧を変化させることで前記供給能力制御を行うことを特徴とする電源回路。
請求項４乃至６のいずれかにおいて、
前記総和値に応じて、前記第１の演算増幅器の動作電流を停止又は制限すると共に、前記第１の演算増幅器の入力及び出力を電気的に接続することで前記供給能力制御を行うことを特徴とする電源回路。
請求項１乃至７のいずれかにおいて、
第１のチャージクロックに同期したチャージポンプ動作により前記高電位側電圧生成回路の高電位側電源電圧を生成する第１のチャージポンプ回路を含み、
前記総和値に応じて、前記第１のチャージクロックを停止又はその周波数を低減させることで前記供給能力制御を行うことを特徴とする電源回路。
請求項１乃至８のいずれかにおいて、
前記低電位側電圧生成回路が、
低電位側入力電圧に基づいて前記低電位側電圧を出力する第２の演算増幅器を含むことを特徴とする電源回路。
請求項９において、
前記総和値に応じて、前記第２の演算増幅器の電流駆動能力及びスルーレートの少なくとも１つを変化させることで前記供給能力制御を行うことを特徴とする電源回路。
請求項９又は１０において、
前記総和値に応じて、前記低電位側入力電圧を変化させることで前記供給能力制御を行うことを特徴とする電源回路。
請求項９乃至１１のいずれかにおいて、
前記総和値に応じて、前記第２の演算増幅器の動作電流を停止又は制限すると共に、前記第２の演算増幅器の入力及び出力を電気的に接続することで前記供給能力制御を行うことを特徴とする電源回路。
請求項１乃至１２のいずれかにおいて、
第２のチャージクロックに同期したチャージポンプ動作により前記低電位側電圧生成回路の低電位側電源電圧を生成する第２のチャージポンプ回路を含み、
前記総和値に応じて、前記第２のチャージクロックを停止又はその周波数を低減させることで前記供給能力制御を行うことを特徴とする電源回路。
電気光学物質を挟んで画素電極と対向する対向電極に電圧を供給するための電源回路であって、
高電位側電圧及び低電位側電圧の１つを前記対向電極に交互に供給する回路を含み、
各ドットの階調データが前記画素電極の印加電圧に対応する１走査ラインのドット数分の階調データに基づいて生成された総和値に応じて、前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを変化させる前記対向電極電圧の供給能力制御を行い、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データを所与の階調特性に応じて変換した各変換電圧値を、順次加算した値であることを特徴とする電源回路。
請求項１乃至１４のいずれかにおいて、
前記総和値に基づいて求められる期間だけ、前記供給能力制御を行うことを特徴とする電源回路。
請求項１乃至１５のいずれかにおいて、
前記総和値に代えて、直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に応じて、前記供給能力制御を行うことを特徴とする電源回路。
請求項１６において、
直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に対応した期間だけ、前記供給能力制御を行うことを特徴とする電源回路。
請求項１６又は１７において、
所与の基準電位を基準に前記対向電極電圧の極性を、１垂直走査期間毎に切り替えるフィールド反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値から前記直前の水平走査期間の総和値を減算した値に基づいて求められ、
所与の基準電位を基準に前記対向電極の電圧極性を、１水平走査期間毎に切り替えるライン反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値に、該総和値に対応した補正値を加算した値に基づいて求められることを特徴とする電源回路。
請求項１乃至１８のいずれかにおいて、
各ドットの階調データがｊ（ｊは２以上の整数）ビットの場合、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データの上位ｋ（ｋ＜ｊ、ｋは自然数）ビットのデータを所与の階調特性に応じて変換した各変換電圧値を順次加算した値であることを特徴とする電源回路。
請求項１９において、
ｋが１であること特徴とする電源回路。
請求項１乃至１８のいずれかにおいて、
前記各変換電圧値を順次加算した値がｐ（ｐは２以上の整数）ビットの場合、
前記総和値が、
前記各変換階調データを順次加算した値の上位ｑ（ｑ＜ｐ、ｑは自然数）ビットで表される値であることを特徴とする電源回路。
請求項１乃至２１のいずれかにおいて、
前記階調データのビット数が、前記変換電圧値を表すデータのビット数より少ないことを特徴とする電源回路。
前記画素電極の印加電圧に対応する各ドットの階調データを所与の階調特性に応じて変換した変換電圧値を生成する電圧値変換回路と、
１走査ラインのドット数分の前記変換電圧値に基づいて前記総和値を生成する総和値演算回路と、
前記画素電極と電気的に接続されるデータ線に、前記階調データに対応した駆動電圧を供給する駆動回路と、
前記総和値演算回路によって生成された前記総和値を用いて前記供給能力制御を行う請求項１乃至２２のいずれか記載の電源回路とを含むことを特徴とする表示ドライバ。
複数の走査線と、
複数のデータ線と、
各画素電極が前記複数の走査線の１つ及び前記複数のデータ線の１つにより特定される複数の画素電極と、
前記複数の画素電極と電気光学物質を挟んで対向する対向電極と、
前記複数のデータ線を駆動する表示ドライバと、
前記高電位側電圧及び前記低電位側電圧を交互に前記対向電極に供給する請求項１乃至２２のいずれか記載の電源回路とを含むことを特徴とする電気光学装置。
請求項１乃至２２のいずれか記載の電源回路を含むことを特徴とする電子機器。
電気光学物質を挟んで画素電極と対向する対向電極に供給するための高電位側電圧を生成する高電位側電圧生成回路と、
前記対向電極に供給するための低電位側電圧を生成する低電位側電圧生成回路とを含む電源回路の制御方法であって、
各ドットの階調データが前記画素電極の印加電圧に対応する１走査ラインのドット数分の階調データの各階調データを所与の階調特性に応じて各変換電圧値に変換し、
該各変換電圧値を順次加算した総和値に応じて、前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを変化させ、
前記高電位側電圧及び前記低電位側電圧の１つを交互に前記対向電極に供給することを特徴とする電源回路の制御方法。
請求項２６において、
前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを、前記総和値に基づいて求められる期間だけ変化させる制御を行うことを特徴とする電源回路の制御方法。
請求項２６又は２７において、
前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを、直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に応じて変化させる制御を行うことを特徴とする電源回路の制御方法。
請求項２８において、
前記高電位側電圧生成回路の電流駆動能力、前記高電位側電圧生成回路の出力電圧レベル、前記低電位側電圧生成回路の電流駆動能力及び前記低電位側電圧生成回路の出力電圧レベルの少なくとも１つを、直前の水平走査期間の総和値に対する当該水平走査期間の総和値の変化分に対応した期間だけ変化させる制御を行うことを特徴とする電源回路の制御方法。
請求項２８又は２９において、
所与の基準電位を基準に前記対向電極の電圧の極性を、１垂直走査期間毎に切り替えるフィールド反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値から前記直前の水平走査期間の総和値を減算した値に基づいて求められ、
所与の基準電位を基準に前記対向電極の電圧の極性を、１又は複数の水平走査期間毎に切り替えるライン反転駆動を行う場合に、
前記変化分が、前記当該水平走査期間の総和値に、該総和値に対応した補正値を加算した値に基づいて求められることを特徴とする電源回路の制御方法。
請求項２６乃至３０のいずれかにおいて、
各ドットの階調データがｊ（ｊは２以上の整数）ビットの場合、
前記総和値が、
前記１走査ラインのドット数分の階調データの各階調データの上位ｋ（ｋ＜ｊ、ｋは自然数）ビットのデータを所与の階調特性に応じて変換した各変換電圧値を順次加算した値であることを特徴とする電源回路の制御方法。
請求項３１において、
ｋが１であること特徴とする電源回路の制御方法。
請求項２６乃至３２のいずれかにおいて、
前記各変換電圧値を順次加算した値がｐ（ｐは２以上の整数）ビットの場合、
前記総和値が、
前記各変換階調データを順次加算した値の上位ｑ（ｑ＜ｐ、ｑは自然数）ビットで表される値であることを特徴とする電源回路の制御方法。
請求項２６乃至３３のいずれかにおいて、
前記階調データのビット数が、前記変換電圧値を表すデータのビット数より少ないことを特徴とする電源回路の制御方法。