JP2008211963A - 電源回路、表示ドライバ、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】 出力負荷が高くなっても昇圧能力を低下させることなく低消費電力で昇圧電圧を供給できる電源回路、表示ドライバ、電気光学装置及び電子機器を提供する。
【解決手段】 電源回路５０が、第１の電圧を基準に第２の電圧を昇圧した昇圧電圧を生成する昇圧回路５２と、前記昇圧電圧の電位を制限するリミッタ回路５３とを含む。リミッタ回路５３が、前記昇圧電圧が所与のターゲット電圧になるように前記第２の電圧が供給される電源線に電荷を放電、又は該電源線から電荷を充電する。昇圧回路５２が、電源回路５０の出力負荷に応じて、昇圧能力を変更する。
【選択図】 図９

Description

本発明は、電源回路、表示ドライバ、電気光学装置及び電子機器等に関する。

携帯型の電子機器には、より一層の低消費電力化が求められる。このような電子機器に搭載される表示装置として、液晶表示装置が用いられることが多い。液晶表示装置を駆動するためには、高い電圧や負の電圧等の複数の電源を必要とする。この場合、液晶表示装置を駆動する液晶駆動装置は、複数の電源を生成する電源回路を内蔵することがコストの観点からも望ましい。

このような電源回路は、昇圧回路を含む。この昇圧回路として、例えば特許文献１に記載されるようなチャージポンプ動作により昇圧した電圧を生成するチャージポンプ回路が採用されることが多い。チャージポンプ回路は、電荷を蓄積したコンデンサの一端を、スイッチ素子（例えば金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ）により各種電圧に接続していくことで、該コンデンサに蓄積された電荷に対応した電圧を昇圧していく。このようなチャージポンプ回路を用いることで、低消費化を図ることができる。
特開平９−３１２０９５号公報

昇圧回路の電力効率という観点から、昇圧回路の出力負荷をできるだけ小さくすることが望ましい。そのため、例えば特許文献１のように、昇圧回路の出力が、そのまま昇圧回路の出力電圧の供給対象の回路に接続される。

また、昇圧回路の出力電位を調整する際には、レギュレータが用いられる。このとき、低消費電力化を目的として、該レギュレータをできるだけ低い動作電圧で動作させることが望ましい。そのため、昇圧回路で昇圧した電圧をレギュレータで調整するのではなく、レギュレータで電圧を調整してから、調整後の電圧が昇圧回路に入力される。この場合、レギュレータによる調整後の電圧を昇圧する昇圧回路の電圧がターゲット電圧を超える場合、超過分の電圧を降圧するためにシステム接地電源に電荷を放電することが行われる。例えば、３．３Ｖの電圧を２倍昇圧する場合、集積回路装置の絶対最大定格となる６Ｖ以下となるように、０．６Ｖ（＝３．３×２−６）だけ電位が下がるように電荷が放電される。従って、この超過分の電圧を調整するための電荷の充放電量を減らすことができれば、電源回路の低消費電力化を実現できる。

また、電源回路の出力負荷に応じて、電源回路の電力効率が変動する。これは、出力負荷によって、無駄な電力を使って昇圧動作を行ってしまうことを意味する。従って、電源回路の出力負荷に応じて昇圧能力を変更でき、且つ出力負荷に対して安定した電圧を供給できるように昇圧能力を変更できることが望ましい。

本発明の幾つかの態様によれば、出力負荷が高くなっても昇圧能力を低下させることなく低消費電力で昇圧電圧を供給できる電源回路、表示ドライバ、電気光学装置及び電子機器を提供できる。

上記課題を解決するために本発明は、
昇圧した電圧を出力するための電源回路であって、
第１の電圧を基準に第２の電圧を昇圧した昇圧電圧を生成する昇圧回路と、
前記昇圧電圧の電位を制限するリミッタ回路とを含み、
前記リミッタ回路が、
前記昇圧電圧が所与のターゲット電圧になるように前記第２の電圧が供給される電源線に電荷を放電、又は該電源線から電荷を充電し、
前記昇圧回路が、
前記電源回路の出力負荷に応じて、昇圧能力を変更する電源回路に関係する。

本発明に係る電源回路では、リミッタ回路において、昇圧電圧が所与のターゲット電圧になるように、昇圧元の電源である、第２の電圧が供給される電源線に電荷を放電、又は該電源線から電荷を充電するようにしたので、電荷を再利用でき電源回路の低消費電力化を実現できるようになる。

更に、昇圧回路が、電源回路の出力負荷に応じて昇圧能力を変更するようにしたので、出力負荷が高い場合でも昇圧能力を低下させることなく、且つ出力負荷に対して昇圧効率が低下することを防止できるようになる。

また本発明に係る電源回路では、
前記出力負荷に対して前記昇圧能力が高いと判断されるときには、昇圧能力がより低くなるように該昇圧能力を変更し、
前記出力負荷に対して前記昇圧能力が低いと判断されるときには、昇圧能力がより高くなるように該昇圧能力を変更することができる。

本発明によれば、出力負荷に応じて昇圧能力を適正なレベルに維持できるので、昇圧能力により得られる電圧を安定化させつつ、且つ出力負荷に対して昇圧効率が低下することを防止できるようになる。

また本発明に係る電源回路では、
前記昇圧回路が、
前記出力負荷と、前記リミッタ回路が前記昇圧電圧の電位を制限したか否かを示すリミッタ動作情報とに基づいて、前記昇圧能力を変更することができる。

また本発明に係る電源回路では、
前記昇圧回路が、
前記リミッタ情報に基づいて更新される閾値と、前記出力負荷との比較結果に応じて、前記昇圧能力を変更することができる。

また本発明に係る電源回路では、
前記閾値が、
所与の閾値電圧と前記昇圧電圧との比較結果に基づいて更新されてもよい。

また本発明に係る電源回路では、
前記所与の閾値電圧と前記昇圧電圧とを比較するコンパレータと、
前記コンパレータの出力結果のパルス幅又はパルス数をカウントするカウンタとを含み、
前記閾値が、
前記カウンタのカウント数に基づいて更新されてもよい。

上記のいずれかの発明によれば、リミッタ回路の動作情報に基づいて昇圧能力を変更できるようにしたので、種々の出力負荷に対して、最適な昇圧能力で低消費電力動作が可能な電源回路を提供できる。

また本発明に係る電源回路では、
電気光学装置の複数のソース線の各ソース線の階調データに対応した駆動電圧が、前記昇圧電圧に基づいて生成される場合に、
前記出力負荷が、
前記複数のソース線の１走査ライン分の階調データの総和に基づいて評価されてもよい。

本発明によれば、出力負荷を簡素な構成で評価できるようになる。

また本発明に係る電源回路では、
前記昇圧回路が、
第１のフライングコンデンサを用いたチャージポンプ動作により、前記昇圧電圧を生成するための第１のチャージポンプ回路と、
前記第１のフライングコンデンサより容量値の大きい第２のフライングコンデンサを用いたチャージポンプ動作により、前記昇圧電圧を生成するための第２のチャージポンプ回路とを含み、
前記昇圧回路の昇圧能力の変更後に、前記第１のチャージポンプ回路により生成された昇圧電圧、前記第２のチャージポンプ回路により生成された昇圧電圧、又は前記第１及び第２のチャージポンプ回路により生成された昇圧電圧を出力することができる。

本発明によれば、簡素な構成で、昇圧回路の昇圧能力を変更できるようになる。

また本発明は、
電気光学装置を駆動するための表示ドライバであって、
上記のいずれか記載の電源回路と、
前記電気光学装置を駆動するための駆動部とを含み、
前記昇圧電圧に基づいて、前記駆動部の駆動電圧を生成する表示ドライバに関係する。

また本発明に係る表示ドライバでは、
前記駆動部が、
前記昇圧電圧を用いて生成された、階調データに対応した駆動電圧により前記電気光学装置の複数のソース線を駆動することができる。

上記のいずれかの発明によれば、出力負荷が高くなっても昇圧能力を低下させることなく低消費電力で昇圧電圧を供給できる電源回路が適用された表示ドライバを提供できる。

また本発明は、
複数のゲート線と、
複数のソース線と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動するソースドライバと、
上記のいずれか記載の電源回路とを含み、
前記ゲートドライバの走査電圧及び前記ソースドライバの駆動電圧のうち少なくとも１つが、前記昇圧電圧に基づいて生成される電気光学装置に関係する。

また本発明は、
複数のゲート線と、
複数のソース線と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記記載の表示ドライバとを含む電気光学装置に関係する。

上記のいずれかの発明によれば、出力負荷が高くなっても昇圧能力を低下させることなく低消費電力で昇圧電圧を供給できる電源回路が適用された電気光学装置を提供できる。

また本発明は、
上記のいずれか記載の電源回路を含む電子機器に関係する。

また本発明は、
上記記載の表示ドライバを含む電子機器に関係する。

また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。

上記のいずれかの発明によれば、出力負荷が高くなっても昇圧能力を低下させることなく低消費電力で昇圧電圧を供給できる電源回路が適用された電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶表示装置
図１に、本実施形態の液晶表示装置のブロック図の例を示す。

液晶表示装置１０（液晶装置。広義には電気光学装置）は、表示パネル１２（狭義には液晶パネル、ＬＣＤ（Liquid Crystal Display）パネル、広義には電気光学パネル）、ソースドライバ２０（広義にはデータ線駆動回路）、ゲートドライバ３０（広義には走査線駆動回路）、表示コントローラ４０、電源回路５０を含む。なお、液晶表示装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。電気光学装置は、有機ＥＬ（Electro Luminescence）、無機ＥＬ素子等の発光素子を用いた装置を含むことができる。

ここで表示パネル１２（電気光学装置）は、複数のゲート線（広義には走査線）と、複数のソース線（広義にはデータ線）と、ゲート線及びソース線により特定される画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶表示装置を構成できる。

より具体的には、表示パネル１２は、アクティブマトリクス基板（例えばガラス基板）上にアモルファスシリコン薄膜が形成されたアモルファスシリコン液晶パネルである。アクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、ゲート線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極はゲート線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はソース線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、素子容量である液晶容量ＣＬ_ＫＬ（液晶素子）、及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥ_ＫＬと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。素子容量は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含むことができる。

なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路より生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。

ソースドライバ２０は、階調データに基づいて表示パネル１２のソース線Ｓ_１〜Ｓ_Ｎを駆動する。一方、ゲートドライバ３０は、表示パネル１２のゲート線Ｇ_１〜Ｇ_Ｍを走査（順次駆動）する。

表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソースドライバ２０、ゲートドライバ３０及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソースドライバ２０及びゲートドライバ３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。

電源回路５０は、外部から供給されるシステム電源電圧を昇圧するなどして、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。本実施形態における電源回路５０は、電源回路５０の出力負荷を評価するための評価値をソースドライバ２０から受け、該評価値に基づいて昇圧能力を変更できるようになっている。ここで、昇圧能力は、出力負荷電流の変化に対して出力電圧を変化させる能力ということができる。

このように、ソースドライバ２０及びゲートドライバ３０を、表示パネル１２を駆動するための駆動部とした場合に、電源回路５０により昇圧された電圧に基づいて、駆動部の駆動電圧を生成することができる。

このような構成の液晶表示装置１０は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、ソースドライバ２０、ゲートドライバ３０及び電源回路５０が協調して表示パネル１２を駆動する。

なお、図１では、液晶表示装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を液晶表示装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを液晶表示装置１０に含めるようにしてもよい。また、ソースドライバ２０、ゲートドライバ３０、表示コントローラ４０、電源回路５０の一部又は全部を表示パネル１２上に形成してもよい。

また図１において、ソースドライバ２０、ゲートドライバ３０及び電源回路５０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ６０を構成してもよい。

図２に、本実施形態における液晶表示装置の他の構成例のブロック図を示す。

図２では、表示パネル１２上（パネル基板上）に、ソースドライバ２０、ゲートドライバ３０及び電源回路５０を含む表示ドライバ６０が形成されている。このように表示パネル１２は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数の画素（画素電極）と、複数のソース線を駆動するソースドライバと、複数のゲート線を走査するゲートドライバとを含むように構成することができる。表示パネル１２の画素形成領域４４に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたＴＦＴと、該ＴＦＴのドレインに接続された画素電極とを含むことができる。

なお図２では、表示パネル１２上においてゲートドライバ３０及び電源回路５０のうち少なくとも１つが省略された構成であってもよい。

また図１又は図２において、表示ドライバ６０が、表示コントローラ４０を内蔵してもよい。或いは図１又は図２において、表示ドライバ６０が、ソースドライバ２０及びゲートドライバ３０のいずれか一方と、電源回路５０とを集積化した半導体装置であってもよい。

１．１ ゲートドライバ
図３に、図１又は図２のゲートドライバ３０の構成例を示す。

ゲートドライバ３０は、シフトレジスタ３２、レベルシフタ３４、出力バッファ３６を含む。

シフトレジスタ３２は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、表示コントローラ４０から供給される垂直同期信号である。

レベルシフタ３４は、シフトレジスタ３２からの電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。

出力バッファ３６は、レベルシフタ３４によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。

１．２ ソースドライバ
図４に、図１又は図２のソースドライバ２０の構成例のブロック図を示す。

ソースドライバ２０は、シフトレジスタ２２、ラインラッチ２４、２６、階調データ総和演算部２５、ＤＡＣ２８（Digital-to-Analog Converter）（広義にはデータ電圧生成回路）、ソース線駆動回路２９を含む。

シフトレジスタ２２は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

ラインラッチ２４には、表示コントローラ４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。ラインラッチ２４は、この階調データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。

階調データ総和演算部２５は、電源回路５０の出力負荷を評価するための評価値を、階調データに基づいて演算する。この評価値は、総和データＧＳＵＭとして電源回路５０に供給される。より具体的には、階調データ総和演算部２５は、１走査ライン分の階調データを加算することで、評価値を求めることができる。例えば階調データ総和演算部２５は、ラインラッチ２６に取り込まれる階調データを１ソース出力毎に加算して総和データを求め、評価値とする。このような評価値としての総和データに基づいて、表示パネル１２の駆動に用いられる階調電圧の大小を大まかに評価でき、電源回路５０の出力負荷の評価に用いることができる。

基準電圧発生回路２７は、６４（＝２^６）種類の基準電圧を生成する。基準電圧発生回路２７によって生成された６４種類の基準電圧は、ＤＡＣ２８に供給される。

ＤＡＣ（データ電圧生成回路）２８は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２８は、ラインラッチ２６からのデジタルの階調データに基づいて、基準電圧発生回路２７からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。

ソース線駆動回路２９は、ＤＡＣ２８からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、ソース線駆動回路２９は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣ（広義にはインピーダンス変換回路）を含み、これらの各演算増幅器ＯＰＣが、ＤＡＣ２８からのデータ電圧をインピーダンス変換して、各ソース線に出力する。

なお、図４では、デジタルの階調データをデジタル・アナログ変換して、ソース線駆動回路２９を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、ソース線駆動回路２９を介してソース線に出力する構成を採用することもできる。

図５に、図４の基準電圧発生回路２７、ＤＡＣ２８及びソース線駆動回路２９の構成例を示す。図５において、階調データが６ビットのデータＤ０〜Ｄ５であり、各ビットのデータの反転データをＸＤ０〜ＸＤ５と示している。また図５において、図４と同一部分には同一符号を付し、適宜説明を省略する。

基準電圧発生回路２７は、両端の電圧ＶＤＤＨ、ＶＳＳＨを抵抗分割して６４種類の基準電圧を生成する。ここで、電圧ＶＤＤＨは、電源回路５０により得られた昇圧電圧ＶＯＵＴとすることができる。各基準電圧は、６ビットの階調データにより表される各階調値に対応している。各基準電圧は、ソース線Ｓ_１〜Ｓ_Ｎの各ソース線に共通に供給される。

ＤＡＣ２８は、ソース線毎に設けられたデコーダを含み、各デコーダは、階調データに対応した基準電圧を演算増幅器ＯＰＣに出力する。

１．３ 電源回路
図６に、図１又は図２の電源回路５０の構成例を示す。

電源回路５０は、昇圧回路５２、リミッタ回路５３、走査電圧生成回路５４、対向電極電圧生成回路５６を含む。この電源回路５０には、システム接地電源電圧ＶＳＳ（第１の電圧）及びシステム電源電圧ＶＤＤ（第２の電圧）が供給される。

昇圧回路５２には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。そして昇圧回路５２は、システム接地電源電圧ＶＳＳを基準に、システム電源電圧ＶＤＤを正方向に例えば２倍に昇圧した電源電圧ＶＯＵＴ（昇圧電圧）を生成する。即ち昇圧回路５２は、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧差を２倍に昇圧する。このような昇圧回路５２は、チャージポンプ回路により構成できる。電源電圧ＶＯＵＴは、ソースドライバ２０、走査電圧生成回路５４や対向電極電圧生成回路５６に供給される。ソースドライバ２０は、電源電圧ＶＯＵＴに基づいて、階調データに対応した階調電圧を生成する。また、ゲートドライバ３０は、走査電圧生成回路５４を含むことができ、この場合には、電源電圧ＶＯＵＴに基づいて、走査電圧を生成するということができる。

リミッタ回路５３は、昇圧回路５２によって生成された電源電圧ＶＯＵＴ（昇圧電圧）が所与のターゲット電圧になるように、システム電源電圧ＶＤＤ（第２の電圧）が供給される電源線に電荷を放電、又は該電源線から電荷を充電する。本実施形態では、昇圧回路５２がシステム接地電源電圧ＶＳＳを基準に正方向に電圧を昇圧するため、システム電源電圧ＶＤＤが供給される電源線に正の電荷を放電（該電源線から負の電荷を充電）する。これにより、システム接地電源電圧ＶＳＳ（第１の電圧）が供給される電源線に電荷を放電するよりも、電荷を再利用できるため低消費電力化を図ることができる。更に、本実施形態では、昇圧回路５２が、電源回路５０の出力負荷に応じて、昇圧能力を変更することができるようになっている。この電源回路５０の出力負荷は、ソースドライバ２０からの評価値としての総和データＧＳＵＭに基づいて評価される。

走査電圧生成回路５４には、システム接地電源電圧ＶＳＳ及び電源電圧ＶＯＵＴが供給される。そして走査電圧生成回路５４は、走査電圧を生成する。走査電圧は、ゲートドライバ３０によって駆動されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はＶＤＤＨＧであり、低電位側電圧はＶＥＥである。

対向電極電圧生成回路５６は、対向電極電圧ＶＣＯＭを生成する。対向電極電圧生成回路５６は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを、対向電極電圧ＶＣＯＭとして出力する。極性反転信号ＰＯＬは、極性反転タイミングに合わせて表示コントローラ４０によって生成される。

図７に、図１又は図２の表示パネル１２の駆動波形の一例を示す。

ソース線には、階調データの階調値に応じた階調電圧ＤＬＶが印加される。図７では、システム接地電源電圧ＶＳＳ（＝０Ｖ）を基準に、５Ｖの振幅の階調電圧ＤＬＶが印加されている。

ゲート線には、非選択時において非選択電圧として低電位側電圧ＶＥＥ（＝−１０Ｖ）、選択時において選択電圧として高電位側電圧ＶＤＤＨＧ（＝１５Ｖ）の走査電圧ＧＬＶが印加される。

対向電極ＣＥには、高電位側電圧ＶＣＯＭＨ（＝３Ｖ）、低電位側電圧ＶＣＯＭＬ（＝−２Ｖ）の対向電極電圧ＶＣＯＭが印加される。そして所与の電圧を基準とした対向電極電圧ＶＣＯＭの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図７では、いわゆる走査ライン反転駆動時の対向電極電圧ＶＣＯＭの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧ＤＬＶもまた、所与の電圧を基準に、その極性が反転している。

ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動等がある。

このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。

本実施形態では、走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（走査線毎）に極性反転される。例えば、第１の走査期間（走査線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。

そして、この走査ライン反転駆動では、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルが走査期間毎に極性反転される。

より具体的には図８に示すように、正極の期間Ｔ１（第１の期間）では対向電極電圧ＶＣＯＭの電圧レベルは低電位側電圧ＶＣＯＭＬになり、負極の期間Ｔ２（第２の期間）では高電位側電圧ＶＣＯＭＨになる。そして、このタイミングに合わせてソース線に印加される階調電圧も、その極性が反転する。なお、低電位側電圧ＶＣＯＭＬは、所与の電圧レベルを基準として高電位側電圧ＶＣＯＭＨの極性を反転した電圧レベルである。

ここで、正極の期間Ｔ１は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。

このように対向電極電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。

２． 電源回路の構成例
以下では、本実施形態における電源回路５０の要部につい説明する。

図９に、図６の電源回路５０の昇圧回路５２、リミッタ回路５３の構成例を示す。

昇圧回路５２は、互いに昇圧能力が異なる複数のチャージポンプ回路を備え、これらのチャージポンプ回路の動作をイネーブル制御することで昇圧能力を変更できるようになっている。

例えば、昇圧回路５２は、図９に示すように、第１及び第２のチャージポンプ回路１００_１、１００_２、切替制御部１１０を有する。昇圧回路５２（電源回路５０）の外部接続端子ＴＣ１、ＴＣ２には、第１のチャージポンプ回路１００_１のチャージポンプ動作に用いられる第１のフライングコンデンサＦＣ１が接続される。また、昇圧回路５２（電源回路５０）の外部接続端子ＴＣ３、ＴＣ４には、第２のチャージポンプ回路１００_２のチャージポンプ動作に用いられる第２のフライングコンデンサＦＣ２が接続される。

第２のフライングコンデンサＦＣ２の容量値は、第１のフライングコンデンサＦＣ１の容量値より大きい。また、第１のチャージポンプ回路１００_１を構成するトランジスタのサイズ（チャネル長×チャネル幅）は、第２のチャージポンプ回路１００_２を構成するトランジスタのサイズより小さく、第１のチャージポンプ回路１００_１を構成するトランジスタの電流駆動能力は、第２のチャージポンプ回路１００_２を構成するトランジスタの電流駆動能力より小さい。こうすることで、第１のチャージポンプ回路１００_１の昇圧能力を、第２のチャージポンプ回路１００_２の昇圧能力より小さくできる。

イネーブル状態に設定された各チャージポンプ回路は、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧を、システム接地電源電圧ＶＳＳを基準に例えば２倍に昇圧した電源電圧ＶＯＵＴを生成する。

切替制御部１１０は、第１及び第２のチャージポンプ回路１００_１、１００_２のイネーブル制御を行う。より具体的には、切替制御部１１０は、第１及び第２のチャージポンプ回路１００_１、１００_２のいずれか１つをイネーブル状態に設定したり、第１及び第２のチャージポンプ回路１００_１、１００_２の両方をイネーブル状態に設定したりできる。こうすることで、切替制御部１１０は、昇圧回路５２の昇圧能力を３種類のいずれかから選択して制御できる。

図１０に、図９の第１のチャージポンプ回路１００_１の構成例の回路図を示す。

図１０では、第１のチャージポンプ回路１００_１の構成例について説明するが、第２のチャージポンプ回路１００_２の構成例についても同様である。

第１のチャージポンプ回路１００_１は、チャージポンプ動作により第１のフライングコンデンサＦＣ１に蓄積された電荷を用いて昇圧電圧を生成するためのスイッチ素子であるトランジスタを含む。より具体的には、第１のチャージポンプ回路１００_１は、昇圧電圧が出力される出力電源線とシステム電源電圧ＶＤＤが供給される電源線との間に直列に挿入されるＰ型（広義には第１導電型）ＭＯＳトランジスタ（以下、単にトランジスタ）ＰＴ１、ＰＴ２を含む。また、第１のチャージポンプ回路１００_１は、システム電源電圧ＶＤＤが供給される電源線とシステム接地電源電圧ＶＳＳが供給される電源線との間に直列に挿入されるＰ型ＭＯＳトランジスタＰＴ３、Ｎ型（広義には第２導電型）ＭＯＳトランジスタ（以下、単にトランジスタ）ＮＴ１を含む。

トランジスタＰＴ１のゲートには、チャージクロックＣＫ１Ｐが供給される。トランジスタＰＴ２のゲートには、チャージクロックＣＫ２Ｐが供給される。トランジスタＰＴ３のゲートには、チャージクロックＣＫ３Ｐが供給される。トランジスタＮＴ１のゲートには、チャージクロックＣＫ１Ｎが供給される。

トランジスタＰＴ１のソースに、昇圧電圧が出力される電源線が接続される。トランジスタＰＴ１、ＰＴ２の接続ノードに、端子ＴＣ１を介して第１のフライングコンデンサＦＣ１の一端が接続される。トランジスタＰＴ３、ＮＴ１の接続ノードに、端末ＴＣ２を介して第１のフライングコンデンサＦＣ１の他端が接続される。

図１１に、図１０のチャージクロックＣＫ１Ｐ、ＣＫ２Ｐ、ＣＫ３Ｐ、ＣＫ１Ｎのタイミングを模式的に示す。

チャージクロックＣＫ１ＰがＬレベルのとき、チャージクロックＣＫ２ＰがＨレベル、チャージクロックＣＫ３Ｐ、ＣＫ１ＮがＬレベルとなる（期間ＰＨ１）。また、チャージクロックＣＫ１ＰがＨレベルのとき、チャージクロックＣＫ２ＰがＨレベル、チャージクロックＣＫ３Ｐ、ＣＫ１ＮがＨレベルとなる（期間ＰＨ２）。

期間ＰＨ１では、トランジスタＰＴ１がオン、トランジスタＰＴ２がオフとなり、端子ＴＣ１を介して接続される第１のフライングコンデンサＦＣ１の一端の電圧が、出力電源線に出力される。このとき、トランジスタＰＴ３がオン、トランジスタＮＴ１がオフとなり、外部接続端子ＴＣ２を介して接続される第１のフライングコンデンサＦＣ１に他端には、システム電源電圧ＶＤＤが供給される。

期間ＰＨ２では、トランジスタＰＴ１がオフ、トランジスタＰＴ２がオンとなり、端子ＴＣ１を介して接続される第１のフライングコンデンサＦＣ１の一端には、システム電源電圧ＶＤＤが供給される。このとき、トランジスタＰＴ３がオフ、トランジスタＮＴ１がオンとなるため、外部接続端子ＴＣ２を介して接続される第１のフライングコンデンサＦＣ１の他端には、システム接地電源電圧ＶＳＳが供給される。従って、期間ＰＨ２では、第１のフライングコンデンサＦＣ１には、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧に対応した電荷が蓄積される。

そして、再び、期間ＰＨ１では、上述のように出力電源線に、第１のフライングコンデンサＦＣ１の一端の電圧が出力される。このとき、外部接続端子ＴＣ２に接続される第１のフライングコンデンサＦＣ１の他端の電圧がシステム電源電圧ＶＤＤとなるため、出力電源線の電圧は、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧の２倍の電圧となる。

なお、トランジスタＰＴ１、ＰＴ２が同時にオンとならないように、チャージクロックＣＫ１Ｐ、ＣＫ２Ｐを変化させることが望ましい。また、トランジスタＰＴ２、ＰＴ３が同時にオンとならないように、チャージクロックＣＫ２Ｐ、ＣＫ３Ｐを変化させることが望ましい。更に、トランジスタＰＴ３、ＮＴ１が同時にオンとならないように、チャージクロックＣＫ３Ｐ、ＣＫ１Ｎを変化させることが望ましい。

図９に戻って説明を続ける。

図９のリミッタ回路５３は、コンパレータＣＭＰ１と、電圧制限回路１５０とを含む。

コンパレータＣＭＰ１には、電圧ＶＯＵＴとシステム接地電源電圧ＶＳＳとの間の電圧を抵抗分割することにより得られた入力電圧Ｖｉｎと、所与の基準電圧ＶＲＥＦとが入力される。そして、コンパレータＣＭＰ１は、入力電圧Ｖｉｎと基準電圧ＶＲＥＦとの比較結果を比較結果パルスとして出力する。

電圧制限回路１５０は、Ｐ型ＭＯＳトランジスタＴＲＯにより構成される。Ｐ型ＭＯＳトランジスタＴＲＯのゲートには、コンパレータＣＭＰ１からの比較結果パルスが入力される。Ｐ型ＭＯＳトランジスタＴＲＯのソースには、電圧ＶＯＵＴが供給される電源線が接続される。Ｐ型ＭＯＳトランジスタＴＲＯのドレインには、システム電源電圧ＶＤＤが供給される電源線に接続される。

図１２に、図９のコンパレータＣＭＰ１と電圧制限回路１５０の構成例の回路図を示す。

コンパレータＣＭＰ１は、差動増幅器ＤＩＦ１と、出力回路ＤＲＶ１とを含む。差動増幅器ＤＩＦ１は、ソースが接続された差動トランジスタ対と、差動トランジスタ対のソースに電流を供給する電流源トランジスタと、差動トランジスタ対を構成する各トランジスタに電流を供給するカレントミラー回路とを含む。差動トランジスタ対を構成するトランジスタのうち、非反転入力端子となるトランジスタのゲートには基準電圧ＶＲＥＦが供給され、反転入力端子となるトランジスタのゲートには入力電圧Ｖｉｎが供給される。出力回路ＤＲＶ１は、直列に接続されたＰ型ＭＯＳトランジスタＰＤＲＶ１と、Ｎ型ＭＯＳトランジスタＮＤＲＶ１とを含む。Ｎ型ＭＯＳトランジスタＮＤＲＶ１のゲートには、差動増幅器ＤＩＦ１の電流源トランジスタのゲート電圧と同じ電圧が供給され、Ｐ型ＭＯＳトランジスタＰＤＲＶ１のドレインを駆動する。Ｐ型ＭＯＳトランジスタＰＤＲＶ１のゲートには、差動増幅器ＤＩＦ１の出力電圧が供給される。

そして、電圧制限回路１５０を構成するＰ型ＭＯＳトランジスタＴＲＯのゲートには、出力回路ＤＲＶ１のＰ型ＭＯＳトランジスタＰＤＲＶ１のドレインの電圧が供給される。

従って、入力電圧Ｖｉｎが基準電圧ＶＲＥＦより高電位の場合、差動増幅器ＤＩＦ１の出力電圧の電位が上がり、Ｐ型ＭＯＳトランジスタＰＤＲＶ１のインピーダンスが上がる。その結果、コンパレータＣＭＰ１の出力である比較結果パルスの電位が下がる方向に変化する。このとき、Ｐ型ＭＯＳトランジスタＴＲＯのインピーダンスが下がる方向に変化し、システム電源電圧ＶＤＤが供給される電源線に対して放電される電荷量が多くなる。

一方、入力電圧Ｖｉｎが基準電圧ＶＲＥＦより低電位の場合、差動増幅器ＤＩＦ１の出力電圧の電位が下がり、Ｐ型ＭＯＳトランジスタＰＤＲＶ１のインピーダンスが下がる。その結果、コンパレータＣＭＰ１の出力である比較結果パルスの電位が上がる方向に変化する。このとき、Ｐ型ＭＯＳトランジスタＴＲＯのインピーダンスが上がる方向に変化し、システム電源電圧ＶＤＤが供給される電源線に対して放電される電荷量が少なくなる。

図１３に、コンパレータＣＭＰ１の比較結果パルスの説明図を示す。

比較結果パルスは、図１３に示すようにパルス信号となる。入力電圧Ｖｉｎが基準電圧ＶＲＥＦより高電位の場合には、比較結果パルスがＬレベルとなり、上述のようにシステム電源電圧ＶＤＤが供給される電源線に電荷を放電する期間となる。また、入力電圧Ｖｉｎが基準電圧ＶＲＥＦより低電位の場合には、比較結果パルスがＨレベルとなり、該電源線に電荷を放電しない期間となる。

このように、リミッタ回路５３では、入力電圧Ｖｉｎが基準電圧ＶＲＥＦより高電位側になると、Ｐ型ＭＯＳトランジスタＴＲＯがオンとなって、電圧ＶＯＵＴが供給される電源線の電荷を、システム電源電圧ＶＤＤが供給される電源線に放電する制御を行う。

ところで、本実施形態では、昇圧回路５２が、電源回路５０の出力負荷に応じて昇圧能力を変更できるようになっている。そのため、本実施形態では、電源回路５０が、出力負荷を評価するための評価値である総和データＧＳＵＭを所与の閾値と比較することで、昇圧能力を変更するか否かを判断できるようになっている。即ち、電源回路５０は、電源回路５０の出力負荷に対して昇圧能力が高いと判断されるときには、昇圧能力がより低くなるように該昇圧能力を変更し、出力負荷に対して昇圧能力が低いと判断されるときには、昇圧能力がより高くなるように該昇圧能力を変更する。

更に、この閾値は、リミッタ回路５３が昇圧電圧である電圧ＶＯＵＴの電位を制限したか否かを示すリミッタ動作情報に基づいて更新される。従って、電源回路５０は、電源回路５０の出力負荷とリミッタ動作情報とに基づいて、昇圧回路５２の昇圧能力を変更することができる。

このような電源回路５０は、図９に示すように、更に、コンパレータＣＭＰ２、レベルシフタ１８０、カウンタ１８２、判定ロジック部１８４、閾値更新部１８６を含むことができる。

コンパレータＣＭＰ２には、リミッタ回路５３からの比較結果パルスと、所与の閾値電圧ＶＴＨとが入力される。コンパレータＣＭＰ２の高電位側の電源を電圧ＶＯＵＴ、低電位側の電源をシステム接地電源電圧ＶＳＳとすると、閾値電圧ＶＴＨは、次の式で表すことができる。

ＶＴＨ＝ＶＯＵＴ−Ｖｔｈｐ−α ・・・（１）
ここで、Ｖｔｈｐは、電圧制限回路１５０を構成するＰ型ＭＯＳトランジスタＴＲＯの閾値電圧であり、αは０．１Ｖ〜０．２Ｖ程度の正の定数値である。このようなコンパレータＣＭＰ２の出力信号は、図１３の比較結果パルスのＨレベル、Ｌレベルに対応した信号となり、電荷を電源線に放電する時間の長さを監視するための信号となる。

レベルシフタ１８０は、このようなコンパレータＣＭＰ２の出力信号の電圧レベルを所与の電圧レベルの信号にシフトする。カウンタ１８２は、レベルシフタ１８０の出力信号であるパルス信号のパルス幅又はパルス数をカウントする。カウンタ１８２の所定期間におけるカウント値を、リミッタ動作情報を示す信号と考えることができる。即ち、昇圧能力が大きいときは、リミッタ回路５３が動作している期間が長くなる。そのため、パルス信号のパルス幅又はパルス数をカウントすることで、リミッタ回路５３のリミッタ動作情報を数値化できる。パルス信号のパルス数をカウントする場合、例えば一定期間（１又は複数の水平走査期間、１又は複数の垂直走査期間）にリミッタ回路５３が動作した期間に対応するパルス数を、ドットクロック（ピクセルクロック）等の所与のクロック信号を用いてカウントすればよい。

判定ロジック部１８４は、総和データＧＳＵＭと所与の閾値とを比較することで、昇圧回路５２の切替制御部１１０の制御を行う。本実施形態では、判定ロジック部１８４からの判定結果に基づいて、切替制御部１１０が、第１及び第２のチャージポンプ回路１００_１、１００_２のうち少なくとも１つがイネーブル状態となるように制御する。この結果、切替制御部１１０が、昇圧回路５２の昇圧能力の変更後に、第１のチャージポンプ回路１００_１により生成された昇圧電圧、第２のチャージポンプ回路１００_２により生成された昇圧電圧、又は第１及び第２のチャージポンプ回路１００_１、１００_２により生成された昇圧電圧を出力する。

更に判定ロジック部１８４は、カウンタ１８２のカウント値に基づいて、閾値を更新すべきか否かを判定する。例えば、判定ロジック部１８４は、所与の更新判定用閾値とカウント値とを比較する。判定ロジック部１８４によって閾値を更新すべきと判定されたとき、閾値更新部１８６は現在の閾値をインクリメント又はデクリメントして閾値を更新し、判定ロジック部１８４に該閾値を供給する。そして、判定ロジック部１８４は、該閾値と総和データＧＳＵＭとを比較することで、切替制御部１１０の制御を行う。このように、カウント値に基づいてリミッタ回路５３の動作期間が長いか短いかを判定することで、閾値が、所与の閾値電圧と電圧ＶＯＵＴ（昇圧電圧）との比較結果に基づいて更新される。

図１４に、図１３の判定ロジック部１８４の動作の一例の説明図を示す。

本実施形態では、総和データＧＳＵＭの最大値に対して、演算対象の走査ラインの総和データＧＳＵＭに応じて、昇圧回路５２の昇圧能力を変更する。そのため、判定ロジック部１８４は、２つの閾値ＴＨＡ、ＴＨＢを有する。閾値ＴＨＡは、第２のチャージポンプ回路１００_２をイネーブル状態に設定した状態で、第１のチャージポンプ回路１００_１をイネーブル状態に設定するか否かを判定するための閾値である。閾値ＴＨＢは、第１及び第２のチャージポンプ回路１００_１、１００_２のいずれかをイネーブル状態に設定するか否かを判定するための閾値である。

従って、総和データＧＳＵＭが閾値ＴＨＡより大きいとき、第１及び第２のチャージポンプ回路１００_１、１００_２をイネーブル状態に設定する制御が行われる。また、総和データＧＳＵＭが閾値ＴＨＡ以下で、且つ閾値ＴＨＢより大きいとき、第１のチャージポンプ回路１００_１をディセーブル状態に設定し、第２のチャージポンプ回路１００_２をイネーブル状態に設定する制御を行う。更に、総和データＧＳＵＭが閾値ＴＨＢ以下のとき、第１のチャージポンプ回路１００_１をイネーブル状態に設定し、第２のチャージポンプ回路１００_２をディセーブル状態に設定する制御を行う。

図１５に、図１３の判定ロジック部１８４の構成例の要部の回路図を示す。

判定ロジック部１８４は、コンパレータＣＭＰ１０、ＣＭＰ１１、ＣＭＰ１２、ＣＭＰ１３、最小値最大値判定部ＭＭ１、ＭＭ２を含む。なお、判定ロジック部１８４は、複数のフリップフロップＤＦＦ１〜ＤＦＦ６を有し、各フリップフロップは図示しない初期化信号により初期化されるものとする。

図１５の判定ロジック部１８４には、水平同期信号ＬＰ、総和データＧＳＵＭ、閾値ＴＨＡ、ＴＨＢ、パルスデータＰＬＳＥＴ、ＰＣＮＴ１、ＰＣＮＴ２が入力され、制御信号ＥＮＢ１、ＥＮＢ２、ＩＮＣＡ、ＤＥＣＡ、ＩＮＣＢ、ＤＥＣＢを出力する。

ここで、パルスデータＰＬＳＥＴは、閾値データである。例えば、コンパレータＣＭＰ２は、比較結果パルスに基づいて電圧ＶＯＵＴが所与の閾値電圧（ＶＴＨ＝５．９Ｖ）以下となったことを示す比較結果信号、電圧ＶＯＵＴが所与の閾値電圧（ＶＴＨ＝６．１２Ｖ）以上となったことを示す比較結果信号を出力できる。そして、電圧ＶＯＵＴが所与の閾値電圧（ＶＴＨ＝５．９）以下となったことを示す比較結果信号の（所与のレベルを維持する）幅、パルス幅、又は該比較結果信号が所与のレベルを維持する期間を所与のクロック（例えばドットクロック又はピクセルクロック）を用いて検定した結果が、パルスデータＰＣＮＴ１として入力される。電圧ＶＯＵＴが所与の閾値電圧（ＶＴＨ＝６．１２Ｖ）以上となったことを示す比較結果信号の（所与のレベルを維持する）幅、パルス幅、又は該比較結果信号が所与のレベルを維持する期間を所与のクロック（例えばドットクロック又はピクセルクロック）を用いて検定した結果が、パルスデータＰＣＮＴ２として入力される。パルスデータＰＬＳＥＴと、パルスデータＰＣＮＴ１、ＰＣＮＴ２の各パルスデータとが比較処理される。

昇圧能力が高すぎるとリミッタ回路５３が動作することから、パルスデータＰＣＮＴ１がパルスデータＰＬＳＥＴより大きいと判定されたとき、閾値電圧（ＶＴＨ＝５．９Ｖ）に対応する閾値ＴＨＢをインクリメントする制御を行う。同様に、パルスデータＰＣＮＴ２がパルスデータＰＬＳＥＴより大きいと判定されたとき、閾値電圧（ＶＴＨ＝６．１２Ｖ）に対応する閾値ＴＨＡをインクリメントする制御を行う。

昇圧能力が低すぎるとリミッタ回路５３が動作しないため、パルスデータＰＣＮＴ１がパルスデータＰＬＳＥＴより小さいと判定されたとき、閾値電圧（ＶＴＨ＝５．９Ｖ）に対応する閾値ＴＨＢをデクリメントする制御を行う。同様に、パルスデータＰＣＮＴ２がパルスデータＰＬＳＥＴより小さいと判定されたとき、閾値電圧（ＶＴＨ＝６．１２Ｖ）に対応する閾値ＴＨＢをデクリメントする制御を行う。

制御信号ＩＮＣＡは、閾値ＴＨＡをインクリメントするための制御信号である。制御信号ＩＮＣＢは、閾値ＴＨＢをインクリメントするための制御信号である。制御信号ＤＥＣＡは、閾値ＴＨＡをデクリメントするための制御信号である。制御信号ＤＥＣＢは、閾値ＴＨＢをデクリメントするための制御信号である。

制御信号ＥＮＢ１は、第１のチャージポンプ回路１００_１をイネーブル状態に設定するための制御信号である。制御信号ＥＮＢ２は、第２のチャージポンプ回路１００_２をイネーブル状態に設定するための制御信号である。

図１５において、コンパレータＣＭＰ１０は、総和データＧＳＵＭが閾値ＴＨＡより大きいとき、出力信号がＨレベルとなる。コンパレータＣＭＰ１１は、総和データＧＳＵＭが閾値ＴＨＢＡより大きいとき、出力信号がＨレベルとなる。コンパレータＣＭＰ１２は、パルスデータＰＣＮＴ２がパルスデータＰＬＳＥＴより大きいとき、出力信号がＨレベルとなる。コンパレータＣＭＰ１３は、パルスデータＰＣＮＴ１がパルスデータＰＬＳＥＴより大きいとき、出力信号がＨレベルとなる。

最小値最大値判定部ＭＭ１は、閾値ＴＨＡの各ビットが「１」のときインクリメント制御を禁止するための制御信号を出力する。最小値最大値判定部ＭＭ１は、閾値ＴＨＡの各ビットが「０」のときデクリメント制御を禁止するための制御信号を出力する。

最小値最大値判定部ＭＭ２は、閾値ＴＨＢの各ビットが「１」のときインクリメント制御を禁止するための制御信号を出力する。最小値最大値判定部ＭＭ２は、閾値ＴＨＢの各ビットが「０」のときデクリメント制御を禁止するための制御信号を出力する。

このように判定ロジック部１８４は、総和データＧＳＵＭ、閾値ＴＨＡ、ＴＨＢに基づいて、第１及び第２のチャージポンプ回路１００_１、１００_２をイネーブル状態に設定する制御を行うことができる。また、判定ロジック部１８４は、比較結果パルスに基づいてリミッタ回路５３が動作した期間を判定し、その判定結果に応じて閾値ＴＨＡ、ＴＨＢをインクリメント又はデクリメントする制御を行うことができる。

以上説明したように、本実施形態によれば、昇圧した電圧がターゲット電圧を超過した場合であっても、昇圧元の電源であるシステム電源電圧ＶＤＤが供給される電源線に電荷を放電するようにしたので、システム接地電源電圧ＶＳＳが供給される電源線に電荷を放電するよりも大幅に低消費電力化を実現できる。更に、本実施形態によれば、出力負荷に応じて昇圧回路の昇圧能力を変更できるようにしたので、出力負荷が高い場合でも昇圧能力を低下させることなく、且つ出力負荷に対して昇圧効率が低下することを防止できるようになる。

３． 電子機器
図１６に、本実施形態の電源回路が適用される電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ５４０に供給する。表示コントローラ５４０は、図１又は図２の表示コントローラ４０の機能を有する。

携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。表示パネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル５１２は、図１又は図２の表示パネル１２の機能を有する。

表示コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの階調データを供給する。

電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路５４２は、図１又は図２の電源回路５０の機能を有する。表示ドライバ５４４としてソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を含み、該表示ドライバ５４４が表示パネル５１２を駆動できる。

ホスト９４０は、表示コントローラ５４０に接続される。ホスト９４０は、表示コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ５４０に供給できる。表示コントローラ５４０は、この階調データに基づき、ソースドライバ５２０及びゲートドライバ５３０により表示パネル５１２に表示させる。ソースドライバ５２０は、第１〜第３の実施形態のいずれかのソースドライバの機能を有する。ゲートドライバ５３０は、図１又は図２のゲートドライバ３０の機能を有する。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。更に、表示パネルの駆動に限らず、種々の回路に電源を供給するものに適用可能である。

更に、上述した実施形態の液晶表示装置は、携帯電話機、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳又はＧＰＳ（Global Positioning System）などの種々の電子機器に組み込むことができる。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の液晶表示装置のブロック図の例を示す図。 本実施形態における液晶表示装置の他の構成例のブロック図。 図１又は図２のゲートドライバの構成例のブロック図。 図１又は図２のソースドライバの構成例のブロック図。 図４の基準電圧発生回路、ＤＡＣ及びソース線駆動回路の構成例を示す図。 図１又は図２の電源回路の構成例を示す図。 図１又は図２の表示パネルの駆動波形の一例を示す図。 本実施形態の極性反転駆動の説明図。 図６の電源回路の昇圧回路、リミッタ回路の構成例を示す図。 図９の第１のチャージポンプ回路の構成例の回路図。 図１０のチャージクロックのタイミングを模式的に示す図。 図９のコンパレータと電圧制限回路の構成例の回路図。 コンパレータの比較結果パルスの説明図。 図１３の判定ロジック部の動作の一例の説明図。 図１３の判定ロジック部の構成例の要部の回路図。 本実施形態の電源回路が適用される電子機器の構成例のブロック図。

符号の説明

１０ 液晶表示装置、 １２ 表示パネル、 ２０ ソースドライバ、
２２、３２ シフトレジスタ、 ２４、２６ ラインラッチ、
２５ 階調データ総和演算部、 ２７ 基準電圧発生回路、 ２８ ＤＡＣ、
２９ ソース線駆動回路、 ３０ ゲートドライバ、 ３４、１８０ レベルシフタ、
３６ 出力バッファ、 ４０ 表示コントローラ、 ５０ 電源回路、
５２ 昇圧回路、 ５３ リミッタ回路、 ５４ 走査電圧生成回路、
５６ 対向電極電圧生成回路、 ６０ 表示ドライバ、
１００_１ 第１のチャージポンプ回路、 １００_２ 第２のチャージポンプ回路、
１１０ 切替制御部、 １５０ 電圧制限回路、 １８２ カウンタ、
１８４ 判定ロジック部、 １８６ 閾値更新部、
ＣＭＰ１、ＣＭＰ２ コンパレータ、 ＦＣ１ 第１のフライングコンデンサ、
ＦＣ２ 第２のフライングコンデンサ、 Ｇ_１〜Ｇ_Ｍ、Ｇ_Ｋ ゲート線、
ＧＳＵＭ 総和データ、 Ｓ_１〜Ｓ_Ｎ、Ｓ_Ｌ ソース線、
ＴＣ１〜ＴＣ４ 外部接続端子、 ＶＴＨ 閾値電圧、 ＶＲＥＦ 基準電圧、
ＶＤＤ システム電源電圧、 ＶＳＳ システム接地電源電圧

Claims (15)

1. 昇圧した電圧を出力するための電源回路であって、
   第１の電圧を基準に第２の電圧を昇圧した昇圧電圧を生成する昇圧回路と、
   前記昇圧電圧の電位を制限するリミッタ回路とを含み、
   前記リミッタ回路が、
   前記昇圧電圧が所与のターゲット電圧になるように前記第２の電圧が供給される電源線に電荷を放電、又は該電源線から電荷を充電し、
   前記昇圧回路が、
   前記電源回路の出力負荷に応じて、昇圧能力を変更することを特徴とする電源回路。
2. 請求項１において、
   前記出力負荷に対して前記昇圧能力が高いと判断されるときには、昇圧能力がより低くなるように該昇圧能力を変更し、
   前記出力負荷に対して前記昇圧能力が低いと判断されるときには、昇圧能力がより高くなるように該昇圧能力を変更することを特徴とする電源回路。
3. 請求項１又は２において、
   前記昇圧回路が、
   前記出力負荷と、前記リミッタ回路が前記昇圧電圧の電位を制限したか否かを示すリミッタ動作情報とに基づいて、前記昇圧能力を変更することを特徴とする電源回路。
4. 請求項２又は３において、
   前記昇圧回路が、
   前記リミッタ情報に基づいて更新される閾値と、前記出力負荷との比較結果に応じて、前記昇圧能力を変更することを特徴とする電源回路。
5. 請求項３又は４において、
   前記閾値が、
   所与の閾値電圧と前記昇圧電圧との比較結果に基づいて更新されることを特徴とする電源回路。
6. 請求項５において、
   前記所与の閾値電圧と前記昇圧電圧とを比較するコンパレータと、
   前記コンパレータの出力結果のパルス幅又はパルス数をカウントするカウンタとを含み、
   前記閾値が、
   前記カウンタのカウント数に基づいて更新されることを特徴とする電源回路。
7. 請求項１乃至６のいずれかにおいて、
   電気光学装置の複数のソース線の各ソース線の階調データに対応した駆動電圧が、前記昇圧電圧に基づいて生成される場合に、
   前記出力負荷が、
   前記複数のソース線の１走査ライン分の階調データの総和に基づいて評価されることを特徴とする電源回路。
8. 請求項１乃至７のいずれかにおいて、
   前記昇圧回路が、
   第１のフライングコンデンサを用いたチャージポンプ動作により、前記昇圧電圧を生成するための第１のチャージポンプ回路と、
   前記第１のフライングコンデンサより容量値の大きい第２のフライングコンデンサを用いたチャージポンプ動作により、前記昇圧電圧を生成するための第２のチャージポンプ回路とを含み、
   前記昇圧回路の昇圧能力の変更後に、前記第１のチャージポンプ回路により生成された昇圧電圧、前記第２のチャージポンプ回路により生成された昇圧電圧、又は前記第１及び第２のチャージポンプ回路により生成された昇圧電圧を出力することを特徴とする電源回路。
9. 電気光学装置を駆動するための表示ドライバであって、
   請求項１乃至８のいずれか記載の電源回路と、
   前記電気光学装置を駆動するための駆動部とを含み、
   前記昇圧電圧に基づいて、前記駆動部の駆動電圧を生成することを特徴とする表示ドライバ。
10. 請求項９において、
    前記駆動部が、
    前記昇圧電圧を用いて生成された、階調データに対応した駆動電圧により前記電気光学装置の複数のソース線を駆動することを特徴とする表示ドライバ。
11. 複数のゲート線と、
    複数のソース線と、
    前記複数のゲート線を走査するゲートドライバと、
    前記複数のソース線を駆動するソースドライバと、
    請求項１乃至８のいずれか記載の電源回路とを含み、
    前記ゲートドライバの走査電圧及び前記ソースドライバの駆動電圧のうち少なくとも１つが、前記昇圧電圧に基づいて生成されることを特徴とする電気光学装置。
12. 複数のゲート線と、
    複数のソース線と、
    前記複数のゲート線を走査するゲートドライバと、
    前記複数のソース線を駆動する請求項１０記載の表示ドライバとを含むことを特徴とする電気光学装置。
13. 請求項１乃至８のいずれか記載の電源回路を含むことを特徴とする電子機器。
14. 請求項９又は１０記載の表示ドライバを含むことを特徴とする電子機器。
15. 請求項１１又は１２記載の電気光学装置を含むことを特徴とする電子機器。

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