JP2006163711A - 情報処理システム - Google Patents
情報処理システム Download PDFInfo
- Publication number
- JP2006163711A JP2006163711A JP2004352928A JP2004352928A JP2006163711A JP 2006163711 A JP2006163711 A JP 2006163711A JP 2004352928 A JP2004352928 A JP 2004352928A JP 2004352928 A JP2004352928 A JP 2004352928A JP 2006163711 A JP2006163711 A JP 2006163711A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- latency
- access
- memory control
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
Abstract
【解決手段】 メモリ装置(MEM0)と、上記メモリ装置の動作を制御可能なメモリ制御装置(SL0)と、それぞれ上記メモリ制御装置を介して上記メモリ装置へアクセス可能な複数のバスマスタ(MS0〜MS3)とを含む情報処理システムにおいて、上記メモリ装置からのデータ転送をいつまでに開始できるかという時間情報を、アクセス要求にかかる上記バスマスタに通知可能な制御回路(SDCON)を上記メモリ制御装置内に設ける。バスマスタは、通知された時間情報を上記メモリ装置へのアクセス要求発するか否かの判断材料とすることができ、それによって各バスマスタは無駄なアクセス要求の発生を回避し、クセスする複数のマスタに対するデータ転送の円滑化を達成する。
【選択図】 図1
Description
図1には、本願にかかる情報処理システムの構成例が示される。
転送可能リードレイテンシLaRNextは読み出し時のレイテンシLacRdと、読み出しサイクルレイテンシRcycと、更新された実行待ちレイテンシpreLaとの総和となる。
次のSTEP82では、リードサイクルレイテンシRcyACを計算する。次のSTEP83では、リードサイクルレイテンシRcyACとサイクル時間Trcの比較を行う。リードサイクルレイテンシRcyACがサイクル時間Trc以上であればSTEP84へ進み、小さければSTEP85へ進む。
<実施の形態2>
図13には、上記メモリ制御装置SL0の別の構成例であるメモリ制御装置SL1が示される。尚、上記制御装置以外については上記実施の形態1と同一とされる。
つまり、バッファに対してバスマスタの利用権が設定され、この利用権が設定されたバッファに対しては、他のバスマスタは使用することができない。次に、レジスタ回路reg2のバッファ利用情報は、フラグ回路rf0,rf1,rf2,rf3及びフラグ回路rs0,rfs1,rfs2,rfs3へ設定される。
<実施の形態3>
図14には、上記メモリ制御回路SL1の別の構成例であるメモリ制御回路SL2が示される。尚、メモリ制御回路以外については上記実施の形態1,2の場合と同一とされる。
<実施の形態4>
図15には、本願を適用した情報処理システムの別の構成例が示される。
特に制限されないが、マイクロコンピュータMS0は、録画した動画像と3次元グラフィックス画像とが、それぞれで、書き換えられないように、メモリ装置MEM0内での格納領域を決めることができる。
<実施の形態5>
図16には、本願にかかる情報処理システムの別の構成例が示され。
さらにソフトウエアにて処理を行うことで、さまざまな圧縮/伸張の規格にすばやく対応することができる。さらに、新たな機能を容易に拡張できる。
また、半導体装置の製造プロセスの進歩にあわせ、メモリの一部或いは全部を情報処理装置と同一の半導体チップ上に形成することも可能である。つまりワンチップの情報処理システムの実現であり、システムの一層の小型化が可能となる。
MS1 画像処理装置
MS2 データ入力装置
MS3 データ出力装置
CPU 中央演算回路
MACC データ圧縮/伸張回路
VIF データ入力回路
LIF データ出力回路
ARB アクセス調停装置
SL0 メモリ制御装置
SDCON メモリ制御回路
CCD 撮像装置
LCD 表示装置
MEM0 メモリ装置
OCRAM 内蔵メモリ装置
rqm0,rqm1,rqm2,rqm3,req0 リクエストバッファ
rsm0,rsm1,rsm2,rsm3,res0 レスポンスバッファ
sreg レジスタ回路
cnt0,cnt1,cnt2,cnt3,cnt4,cnt5,cnt6 制御信号
stat,rstat 状態信号
lat0,lat1,lat2,lat3,lat4,lat6 レイテンシ信号
wbus,rbus,twbus,trbus,rmrbus,rmwbus データバス
mbus 入出力データバス
CHIP1 情報処理装置
CLK クロック
Trcd,Trc,Trp,Trwl,Tpre 最小時間間隔
CL キャスレイテンシ
Bst データ転送回数
BK バンクアドレス
R0,R1 ロウアドレス
RD リード命令
C0 カラムアドレス
WT ライト命令
D0,D1,D2,D3 データ
lat0f,lat1f,lat2f,lat3f,lat4f,lat6f レイテンシ保持回路
latstat 状態信号保持回路
pri0,pri1,pri2,pri3 第一アクセス優先レベル回路
prireg 第一アクセス優先レベルレジスタ
midreg マスタ識別レジスタ
CNT1 アクセス許可回路
rq0,rq1,rq2,rq3,rs0,rs1,rs2,rs3 バッファ
reg レジスタ回路
Lreg レイテンシレジスタ回路
calc レイテンシ計算回路
com コマンド生成回路
SL1 メモリ制御装置
req01 リクエストバッファ
req11 レスポンスバッファ
sreg1 レジスタ回路
SDCON1 メモリ制御回路
rq01,rq11,rq21,rq31,rs01,rs11,rs21,rs31 バッファ
rf0,rf1,rf2,rf3,sf0,sf1,sf2 フラグ回路
sreg1 レジスタ回路
reg1,reg2 レジスタ回路
Lreg1 レイテンシレジスタ回路
SDCON1 メモリ制御回路
calc1 レイテンシ計算回路
com1 コマンド生成回路
cnt41,cnt51 制御信号
lat41 レイテンシ信号
stat1,rstat1 状態信号
twbus1,trbus1 データバス
mbus1 入出力データバス
SL2 メモリ制御装置
req02 リクエストバッファ
res02 レスポンスバッファ
sreg2 レジスタ回路
SDCON2 メモリ制御回路
rq02,rq12,rq22,rq32,rs02,rs12,rs22,rs312,ra,sa バッファ
rv0,rv1,rv2,rv3,sv0,sv1,sv2 フラグ回路
sreg2 レジスタ回路
reg1,reg3 レジスタ回路
Lreg1 レイテンシレジスタ回路
SDCON2 メモリ制御回路
Calc2 レイテンシ計算回路
com2 コマンド生成回路
cnt42,cnt52 制御信号
lat42 レイテンシ信号
stat2,rstat2 状態信号
twbus2,trbus2 データバス
mbus2 入出力データバス
MS6 情報処理装置
GRA グラフィックス回路
CPU 中央演算回路
Claims (12)
- メモリ装置と、上記メモリ装置の動作を制御可能なメモリ制御装置と、それぞれ上記メモリ制御装置を介して上記メモリ装置へアクセス可能な複数のバスマスタと、を含む情報処理システムであって、
上記メモリ制御装置は、上記メモリ装置からのデータ転送をいつまでに開始できるかという時間情報を、アクセス要求にかかる上記バスマスタに通知可能な制御回路を含んで成る情報処理システム。 - メモリ装置と、上記メモリ装置の動作を制御可能なメモリ制御装置と、それぞれ上記メモリ制御装置を介して上記メモリへアクセス可能な複数のバスマスタと、を含む情報処理システムであって、
上記バスマスタは、上記メモリアクセスにかかる要求データを受け取るまでの最大許容時間情報を上記メモリ制御装置に通知する機能を含んで成る情報処理システム。 - 上記複数のバスマスタからのアクセス要求の競合の調停、及び上記複数のバスマスタから通知された上記最大許容時間情報の調停を行うアクセス調停装置を含む請求項2記載の情報処理システム。
- 上記メモリ制御装置は、上記最大許容時間情報に基づいて上記メモリに対するアクセス順位を決定する請求項3記載の情報処理システム。
- 上記メモリ制御装置は、上記バスマスタからのアクセス要求に対する上記メモリのアクセス状況に応じて上記アクセス順位を変更可能な請求項4記載の情報処理システム。
- メモリ制御装置は、上記バスマスタからのアクセス要求情報を保持可能なバッファと、時間情報を保存可能なレジスタとを含み、上記バッファに保持されているアクセス要求情報と、上記バッファに保持されているアクセス要求情報とに基づいて上記データ到達時間を計算する請求項1記載の情報処理システム。
- メモリ装置と、上記メモリの動作を制御可能なメモリ制御装置と、それぞれ上記メモリ制御装置を介して上記メモリ装置へアクセス可能な複数のバスマスタと、を含む情報処理システムであって、
上記メモリ制御装置は、上記バスマスタからのアクセス要求を保持可能なバッファを含み、上記バッファの利用権を上記バスマスタ毎に設定可能な情報処理システム。 - 上記メモリ制御装置は、上記バスマスタによる上記バッファの利用権を予約可能なフラグ回路を含む請求項7記載の情報処理システム。
- 上記バスマスタは、上記フラグ設定回路に設定された上記バッファの利用権の予約を解除する機能を有する請求項8記載の情報処理システム。
- 上記複数のバスマスタと、上記メモリ制御装置とが一つの半導体チップに形成された請求項1乃至9の何れか1項記載の情報処理システム。
- 上記複数のバスマスタと、上記メモリ制御装置と、上記メモリとが一つの半導体チップに形成された請求項1乃至9の何れか1項記載の情報処理システム。
- 上記複数のバスマスタと、上記メモリ制御装置とは第1半導体チップに形成され、上記メモリ装置は、上記第1半導体チップとは異なる第2半導体チップに形成され、上記第1半導体チップと上記第2半導体チップとが共通の封止体によって封止されて成る請求項1乃至9の何れか1項記載の情報処理システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004352928A JP4748641B2 (ja) | 2004-12-06 | 2004-12-06 | 情報処理システム |
US11/292,218 US7873796B2 (en) | 2004-12-06 | 2005-12-02 | Information processor system |
US12/962,753 US8429355B2 (en) | 2004-12-06 | 2010-12-08 | Information processor system |
US13/782,158 US8621158B2 (en) | 2004-12-06 | 2013-03-01 | Information processor system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004352928A JP4748641B2 (ja) | 2004-12-06 | 2004-12-06 | 情報処理システム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010249602A Division JP5229922B2 (ja) | 2010-11-08 | 2010-11-08 | 情報処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006163711A true JP2006163711A (ja) | 2006-06-22 |
JP4748641B2 JP4748641B2 (ja) | 2011-08-17 |
Family
ID=36665673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004352928A Expired - Fee Related JP4748641B2 (ja) | 2004-12-06 | 2004-12-06 | 情報処理システム |
Country Status (2)
Country | Link |
---|---|
US (3) | US7873796B2 (ja) |
JP (1) | JP4748641B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008276351A (ja) * | 2007-04-26 | 2008-11-13 | Hitachi Ltd | 半導体装置 |
WO2010134201A1 (ja) * | 2009-05-22 | 2010-11-25 | 株式会社日立製作所 | 半導体装置 |
US7984234B2 (en) | 2006-02-24 | 2011-07-19 | Fujitsu Limited | Memory control apparatus and memory control method |
JP2014174849A (ja) * | 2013-03-11 | 2014-09-22 | Toshiba Corp | 半導体記憶装置 |
JP2015511052A (ja) * | 2013-01-17 | 2015-04-13 | インテル コーポレイション | 共有メモリ・ファブリックを介したメモリ・アクセスの調停 |
JP2015079530A (ja) * | 2014-12-16 | 2015-04-23 | 株式会社日立製作所 | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4748641B2 (ja) | 2004-12-06 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 情報処理システム |
EP2210180B1 (en) * | 2007-10-11 | 2012-03-21 | Nxp B.V. | Method and system for controlling the admission of a storage means to a perpheral bus of a data reproduction system |
CN106856663B (zh) * | 2015-10-01 | 2022-01-07 | 瑞萨电子株式会社 | 半导体装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5725054A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Memory access control system |
JPH064465A (ja) * | 1992-06-24 | 1994-01-14 | Fujitsu Ltd | 共通バス制御方法 |
JPH0863427A (ja) * | 1994-08-19 | 1996-03-08 | Fuji Xerox Co Ltd | データ処理装置 |
JPH10293744A (ja) * | 1997-04-18 | 1998-11-04 | Nec Corp | Pciバス・システム |
JP2000172560A (ja) * | 1998-12-03 | 2000-06-23 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
JP2001195351A (ja) * | 2000-01-11 | 2001-07-19 | Nec Corp | バスシステム及びバスアクセス方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717440A (en) * | 1986-10-06 | 1998-02-10 | Hitachi, Ltd. | Graphic processing having apparatus for outputting FIFO vacant information |
JPH07210446A (ja) | 1994-01-18 | 1995-08-11 | Fuji Electric Co Ltd | 優先順位判別装置 |
JP3240863B2 (ja) | 1994-12-21 | 2001-12-25 | 株式会社エフ・エフ・シー | 調停回路 |
US6204864B1 (en) | 1995-06-07 | 2001-03-20 | Seiko Epson Corporation | Apparatus and method having improved memory controller request handler |
WO1997005550A1 (en) * | 1995-07-27 | 1997-02-13 | Intel Corporation | Protocol for arbitrating access to a shared memory area using historical state information |
US5850529A (en) * | 1995-08-11 | 1998-12-15 | Kabushiki Kaisha Toshiba | Method and apparatus for detecting a resource lock on a PCI bus |
US5781799A (en) * | 1995-09-29 | 1998-07-14 | Cirrus Logic, Inc. | DMA controller arrangement having plurality of DMA controllers and buffer pool having plurality of buffers accessible to each of the channels of the controllers |
US5671365A (en) * | 1995-10-20 | 1997-09-23 | Symbios Logic Inc. | I/O system for reducing main processor overhead in initiating I/O requests and servicing I/O completion events |
US6317803B1 (en) * | 1996-03-29 | 2001-11-13 | Intel Corporation | High-throughput interconnect having pipelined and non-pipelined bus transaction modes |
JP3151416B2 (ja) | 1997-03-17 | 2001-04-03 | 株式会社日立製作所 | データ転送制御装置および磁気ディスク装置 |
JP3173418B2 (ja) * | 1997-04-18 | 2001-06-04 | 日本電気株式会社 | ストリーム再生制御方式及びプログラムを記録した機械読み取り可能な記録媒体 |
EP0935199B1 (en) * | 1998-02-04 | 2011-05-04 | Panasonic Corporation | Memory control unit and memory control method and medium containing program for realizing the same |
JP2000035778A (ja) | 1998-07-17 | 2000-02-02 | Seiko Epson Corp | メモリ制御システム、メモリ制御方法及びメモリ制御装置 |
JP2000315187A (ja) | 1999-05-06 | 2000-11-14 | Matsushita Electric Ind Co Ltd | メモリ制御装置とメモリ制御方法とその記録媒体 |
US6467052B1 (en) * | 1999-06-03 | 2002-10-15 | Microsoft Corporation | Method and apparatus for analyzing performance of data processing system |
JP2002055873A (ja) | 2000-08-08 | 2002-02-20 | Sony Corp | メモリ統合装置 |
US6820152B2 (en) * | 2001-04-25 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Memory control device and LSI |
ATE297568T1 (de) * | 2001-09-26 | 2005-06-15 | Siemens Ag | Verfahren zur arbitrierung eines zugriffs auf einen datenbus |
US7079856B2 (en) * | 2002-04-05 | 2006-07-18 | Lucent Technologies Inc. | Data flow control between a base station and a mobile station |
JP4222251B2 (ja) * | 2004-04-27 | 2009-02-12 | ソニー株式会社 | バス調停装置およびバス調停方法 |
US7433984B2 (en) * | 2004-10-13 | 2008-10-07 | Texas Instruments Incorporated | Time-based weighted round robin arbiter |
JP4748641B2 (ja) | 2004-12-06 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 情報処理システム |
-
2004
- 2004-12-06 JP JP2004352928A patent/JP4748641B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-02 US US11/292,218 patent/US7873796B2/en not_active Expired - Fee Related
-
2010
- 2010-12-08 US US12/962,753 patent/US8429355B2/en not_active Expired - Fee Related
-
2013
- 2013-03-01 US US13/782,158 patent/US8621158B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5725054A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Memory access control system |
JPH064465A (ja) * | 1992-06-24 | 1994-01-14 | Fujitsu Ltd | 共通バス制御方法 |
JPH0863427A (ja) * | 1994-08-19 | 1996-03-08 | Fuji Xerox Co Ltd | データ処理装置 |
JPH10293744A (ja) * | 1997-04-18 | 1998-11-04 | Nec Corp | Pciバス・システム |
JP2000172560A (ja) * | 1998-12-03 | 2000-06-23 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
JP2001195351A (ja) * | 2000-01-11 | 2001-07-19 | Nec Corp | バスシステム及びバスアクセス方法 |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7984234B2 (en) | 2006-02-24 | 2011-07-19 | Fujitsu Limited | Memory control apparatus and memory control method |
JP4768806B2 (ja) * | 2006-02-24 | 2011-09-07 | 富士通株式会社 | 情報処理装置、演算処理装置、制御装置及び情報処理装置の制御方法 |
US8886893B2 (en) | 2007-04-26 | 2014-11-11 | Ps4 Luxco S.A.R.L. | Semiconductor device |
WO2008136417A1 (ja) * | 2007-04-26 | 2008-11-13 | Elpida Memory, Inc. | 半導体装置 |
KR101101729B1 (ko) * | 2007-04-26 | 2012-01-05 | 엘피다 메모리 가부시키가이샤 | 반도체 장치 |
JP2008276351A (ja) * | 2007-04-26 | 2008-11-13 | Hitachi Ltd | 半導体装置 |
WO2010134201A1 (ja) * | 2009-05-22 | 2010-11-25 | 株式会社日立製作所 | 半導体装置 |
TWI421696B (zh) * | 2009-05-22 | 2014-01-01 | Hitachi Ltd | Semiconductor device |
JP5420648B2 (ja) * | 2009-05-22 | 2014-02-19 | 株式会社日立製作所 | 半導体装置 |
US8904140B2 (en) | 2009-05-22 | 2014-12-02 | Hitachi, Ltd. | Semiconductor device |
JP2015511052A (ja) * | 2013-01-17 | 2015-04-13 | インテル コーポレイション | 共有メモリ・ファブリックを介したメモリ・アクセスの調停 |
US9535860B2 (en) | 2013-01-17 | 2017-01-03 | Intel Corporation | Arbitrating memory accesses via a shared memory fabric |
JP2014174849A (ja) * | 2013-03-11 | 2014-09-22 | Toshiba Corp | 半導体記憶装置 |
JP2015079530A (ja) * | 2014-12-16 | 2015-04-23 | 株式会社日立製作所 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US8429355B2 (en) | 2013-04-23 |
US20110078351A1 (en) | 2011-03-31 |
US7873796B2 (en) | 2011-01-18 |
JP4748641B2 (ja) | 2011-08-17 |
US20130179606A1 (en) | 2013-07-11 |
US20060179193A1 (en) | 2006-08-10 |
US8621158B2 (en) | 2013-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8621158B2 (en) | Information processor system | |
US20040107265A1 (en) | Shared memory data transfer apparatus | |
US20070162645A1 (en) | Communication system for data transfer between on-chip circuits | |
JP2006268801A (ja) | メモリアクセス制御回路 | |
KR102106541B1 (ko) | 공유 리소스 액세스 중재 방법 및 이를 수행하기 위한 공유 리소스 액세스 중재 장치 및 공유 리소스 액세스 중재 시스템 | |
JP4198376B2 (ja) | バスシステム及びバスシステムを含む情報処理システム | |
US8458411B2 (en) | Distributed shared memory multiprocessor and data processing method | |
KR20030029030A (ko) | 메모리 제어 방법, 그 제어 방법을 이용한 메모리 제어회로 및 그 메모리 제어 회로를 탑재하는 집적 회로 장치 | |
US20060095637A1 (en) | Bus control device, arbitration device, integrated circuit device, bus control method, and arbitration method | |
US20080052424A1 (en) | Data access system, data access apparatus, data access integrated circuit, and data access method | |
JP5229922B2 (ja) | 情報処理システム | |
JP3803196B2 (ja) | 情報処理装置、情報処理方法および記録媒体 | |
JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
JP2001282704A (ja) | データ処理装置及びデータ処理方法とデータ処理システム | |
JPH0793274A (ja) | データ転送方式及びデータ転送装置 | |
JP4446968B2 (ja) | データ処理装置 | |
KR20050075642A (ko) | 효율적으로 버스를 사용하는 방법 | |
US20080016296A1 (en) | Data processing system | |
US8239652B2 (en) | Data processing system | |
JP4335327B2 (ja) | 調停装置および方法 | |
KR100441996B1 (ko) | 직접 메모리 액세스 제어기 및 제어 방법 | |
JP4249741B2 (ja) | バスシステム及びバスシステムを含む情報処理システム | |
US20080228961A1 (en) | System including virtual dma and driving method thereof | |
JP3204297B2 (ja) | Dma転送制御装置 | |
JP4409561B2 (ja) | イベント通知方法および情報処理装置ならびにプロセッサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070507 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100507 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110512 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110512 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4748641 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |