TWI421696B - Semiconductor device - Google Patents

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TWI421696B
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Description

半導體裝置
本發明關於半導體裝置之技術，特別關於包含非揮發性記憶體及資訊處理裝置的資訊處理系統及記憶體模組之控制方法。
近年來，如專利文獻1所示，為減少資訊處理裝置與記憶體間之信號數，提升動作頻率，實現資料傳送速度之高速化，將資訊處理裝置與複數個記憶體串聯連接之資訊處理系統被提案。具體言之為，於各個記憶體具有：用於保存由資訊處理裝置被送訊之請求的請求排序(request quene)；及用於保存送往資訊處理裝置之回應的回應排序(reponse quene)。於回應排序具有：用於保存來自本身記憶體之回應的回應排序；及用於保存來自後段記憶體之回應的回應排序；彼等回應排序所保存之回應，係於內部之調停電路實施調停，而將回應送訊至前段記憶體或資訊處理裝置。
專利文獻1：特開2007-310430號公報
本發明人，於本案之前，針對行動電話、資訊處理裝置與快閃記憶體、隨機存取記憶體所構成之資訊處理系統加以檢討。
行動電話係由資訊處理裝置、NOR型快閃記憶體、SRAM、DRAM、NAND型快閃記憶體NAND等之記憶體構成，NOR型快閃記憶體，主要係儲存OS(操作系統)、或通信控制用程式、或音樂或動態圖像之再生程式等，NAND型快閃記憶體，主要係儲存音樂資料或動態圖像資料。
執行通信控制程式時，資訊處理裝置係讀出NOR型快閃記憶體儲存之通信控制用指令，進行通信控制。亦即，由NOR型快閃記憶體之隨機指令之讀出頻繁產生。為使通信控制用程式高速動作，1次之資料讀出終了為止之保存乃重要者。另外，音樂或動態圖像之再生時，資訊處理裝置係由NOR型快閃記憶體讀出音樂或動態圖像之再生程式，另藉由NAND型快閃記憶體，將音樂資料或動態圖像資料傳送至DRAM，進行音樂或動態圖像之再生。於該音樂或動態圖像之再生時，由NAND型快閃記憶體之序列式資料讀出，或由DRAM之資料之讀出與寫入，係交互、頻繁產生。於該音樂或動態圖像之再生，資料傳送性能乃重要者。
因此，於行動電話，欲以良好效率執行彼等複數個程式時，延遲(latency)之短時間化與資料傳送速度之高速化乃重要者。
針對此種記憶體適用於如專利文獻1所示串聯連接之資訊處理系統之情況進行檢討。具體言之為，針對資訊處理裝置與記憶體1、記憶體2、記憶體3依序串聯連接之資訊處理系統進行檢討。將記憶體串聯連接之資訊處理系統之情況下，於記憶體2係被輸入來自後段記憶體3之回應。因此，記憶體2，需要針對記憶體2本身之回應，與來自後段記憶體3之回應進行調停，而對記憶體2進行送訊，因而產生延遲之變動(誤差)。另外，於記憶體1，係被輸入來自後段記憶體2或記憶體3之回應。因此，記憶體1，需要針對記憶體1本身之回應，與來自後段記憶體2或記憶體3之回應進行調停，而對資訊處理裝置進行回應之送訊，因而，會有延遲之變動增加之問題存在，而導致無法對應行動電話之高性能化之問題。
本發明目的之一在於提供，可以降低資訊處理裝置與記憶體間，以及記憶體與記憶體間之信號配線數，依每一記憶體將資料讀出延遲保持於一定值或一定範圍內之同時，高速且低成本地，可以確保記憶體容量之擴張性，使用容易性良好之，高信賴性的資訊處理系統。
本發明之代表性手段如下。
具備：請求送訊電路，用於對外部發送讀出存取要求之同時，針對存在有對於上述讀出存取要求之響應的回應時間帶管理；及回應受訊電路，由外部受取上述請求送訊電路所發送對於上述存取要求之響應；上述請求送訊電路，在發送第1讀出存取要求之後，發送第2讀出存取要求時，當對於上述第1讀出存取要求的第1回應時間帶，與對於上述第2讀出存取要求的第2回應時間帶呈現重複的時間幅度，在事先設定之最大重複允許時間幅度以下時，係發送上述第2讀出存取要求。
被連接有由第1與第2記憶體裝置串聯連接而成的記憶體模組，用於對上述記憶體模組發送請求要求，受訊上述記憶體模組對上述請求要求之響應的資訊處理裝置，具備：請求送訊電路，用於對上述記憶體模組輸出請求要求；回應受訊電路，用於受訊上述記憶體模組對於上述請求要求之響應；延遲暫存器，其被設定：對上述第1記憶體裝置之請求要求之第1延遲；及對上述第2記憶體裝置之請求要求之第2延遲；延遲控制暫存器，當對於第1請求要求之第1回應時間帶與對上述第1請求要求之後被發送的第2請求要求之第2回應時間帶存在重複時間幅度時，被設定最大重複允許時間幅度據以允許上述第2請求要求之發送。
以下參照圖面說明本發明之實施形態。實施形態中構成各區塊的電路元件，雖未特別限定，係藉由習知CMOS(互補型MOS電晶體)等之積體電路技術，形成於單晶矽之一個半導體基板上。另外，具體之數值，在未特別言及之情況下，係為說明本發明使用之數值，而並非特別限定於此。
(第1實施形態)
使用圖1~圖28說明本發明適用之第1實施形態之資訊處理系統。
圖1為本發明適用之第1實施形態之資訊處理裝置CPU_CHIP與記憶體模組MEM構成之資訊處理系統之中，其之構成一例之方塊圖。圖2為資訊處理裝置CPU_CHIP之構成一例之方塊圖。以下分別說明之。
如圖1所示，資訊處理裝置CPU_CHIP，係由資訊處理電路CPU0、CPU1、CPU2、CPU3，及調停電路CARB，及記憶體控制電路DCMC構成。記憶體模組MEM係由記憶體裝置M0、M1、M2構成。另外，資訊處理裝置CPU_CHIP與記憶體裝置M0、M1、M2係被串聯連接。資訊處理電路CPU0係具備主編號暫存器MID0，資訊處理電路CPU1係具備主編號暫存器MID1，資訊處理電路CPU2係具備主編號暫存器MID2，資訊處理電路CPU3係具備主編號暫存器MID3。
如圖2所示，記憶體控制電路DCMC，係包含：架構電路CONFIG、請求排序REQQ1、擊中判斷電路IDHT、請求排序REQQ2、指令產生電路COMGEN、請求輸出電路RQOUT、 再生要求電路REF、排序管理電路QMGT、延遲調整電路LCHCK、回應輸入電路RSIN、及回應排序RESQ1。另外，架構電路CONFIG，係包含：未圖示之排序暫存器QREG、延遲暫存器LTREG、延遲領域暫存器LTDREG、記憶體裝置Mn(n=0、1、2、3、‧‧‧)相關之複數個時序暫存器MnTREG(例如M0TREG為記憶體裝置M0相關之暫存器、動作模態暫存器OMDREG、連接暫存器CNNREG、延遲控制暫存器LCREG。
資訊處理電路CPU0、CPU1、CPU2、CPU3，係經由調停電路CARB及記憶體控制電路DCMC，由記憶體模組MEM，讀出OS或應用程式以及OS或應用程式進行處理之資料，予以執行。
於請求排序REQQ1及請求排序REQQ2，係被儲存資訊處理電路CPU0～3所發送之讀出請求或寫入請求等，於回應排序RESQ1，係被儲存由記憶體模組MEM讀出之OS、應用程式及資料等。
擊中判斷電路IDHT，係針對資訊處理電路CPU0～3對於讀出請求及寫入請求之資料，是否存在各記憶體裝置M0～2之回應排序或記憶體區塊之每一個被設為活化之頁(page)，加以判斷(以下稱為擊中判斷)。因此，擊中判斷電路IDHT，係針對資訊處理電路CPU0～3之對應於請求之位址，對於構成記憶體模組MEM之各記憶體裝置之區塊位址BAdd、頁位址PAdd、與列位址CAdd進行關連對應之設定。另外，擊中判斷電路IDHT，係針對各記憶體裝置具備之回應排序之中保存著資料的回應排序，將區塊位址、頁位址、與列位址予以保存。另外，擊中判斷電路IDHT，係針對各記憶體裝置具備之記憶體區塊之中，對於設為活化之記憶體區塊內之頁，將其之區塊位址、頁位址予以保存。
如圖3所示，請求輸出電路RQOUT，係具有：請求保持電路NxPCK，回應時間位置計算電路NxCAL，計數器選擇電路DSESEL，時間位置比較電路TCMP，請求發送電路PKTOUT，複數個計數器CnTRCD、CnTRC、CnTRRD、CnTRAS、CnTRP、CnTRFC、DnS、DnE，及暫存器NxDs、NsDe。
計數器CnTRCD、CnTRC、CnTPRD、CnTRAS、CnTRP、CnTRFC，係對應於時序暫存器MnTREG之每一個設置，對應之時序暫存器MnTREG之值被初期設定。
請求保持電路NxPCK，係用於保持次一請求之電路。回應時間位置計算電路NxCAL，係由請求保持電路NxPCK保持之請求之內部資訊及延遲暫存器LTREG之值，計算回應之先頭時間位置及最後尾時間位置。
暫存器NxDs，係用於保持回應時間位置計算電路NxCAL所計算之回應之先頭時間位置，暫存器NsDe，係用於保持回應時間位置計算電路NxCAL所計算之回應之最後尾時間位置。
對記憶體裝置Mn之請求發送時，係對計數器選擇電路DSESEL所選擇之計數器DnS設定暫存器NxDs之值。另外，對記憶體裝置Mn之請求發送時，係對計數器選擇電路DSESEL所選擇之計數器DnE設定暫存器NxDe之值。
時間位置比較電路TCMP，係針對計數器DnS值及計數器DnE值，與暫存器NxDs值及暫存器NxDe值加以比較，將該結果傳送至請求發送電路PKTOUT，該計數器DnS值及計數器DnE值，係用以表示對已經發送之請求的回應之時間位置者，該暫存器NxDs值及暫存器NxDe值，係用以表示對次一發送之請求的回應之時間位置者。
請求發送電路PKTOUT，係利用架構電路CONFIG包含之延遲控制暫存器LCREG、延遲領域暫存器LTDREG、延遲暫存器LTREG、記憶體控制模態暫存器OMDREG，及計數器CnTRCD、CnTRC、CnTRRD、CnTRAS、CnTRP、CnTRFC、時間位置比較電路TCMP之比較結果及來自排序管理電路QMGT之回應排序RESQ1之空狀態資訊，由信號RsMux0對請求保持電路NxPCK發送所保持之請求的電路。
回至圖1，說明記憶體模組MEM。記憶體模組MEM係由記憶體裝置M0、M1、M2構成。另外，資訊處理裝置CPU_CHIP與記憶體裝置M0、M1、M2係串聯連接。
記憶體裝置M0，係揮發性記憶體，可為形成於1個半導體基板上之記憶體裝置，或複數個記憶體晶片集積而成的記憶體裝置。另外，記憶體裝置M1及M2，係非揮發性記憶體，可為形成於1個半導體基板上之記憶體裝置，或複數個記憶體晶片集積而成的記憶體裝置。其中，代表性之揮發性記憶體可為，記憶體陣列使用動態隨機存取記憶格的動態隨機存取記憶體DRAM及虛擬靜態隨機存取記憶體PSRAM，使用靜態隨機存取記憶格的靜態隨機存取記憶體SRAM等，本發明可使用全部之揮發性記憶格。本實施形態中，說明記憶體陣列使用動態隨機存取記憶格之例。
非揮發性記憶體可使用ROM(唯讀記憶體)、EEPROM(電氣抹除可程式唯讀記憶體)、快閃記憶體、相變化記憶體PCRAM、磁性隨機存取記憶體MRAM、電阻開關型隨機存取記憶體ReRAM等。本實施形態中說明快閃記憶體之例。另外，代表性之快閃記憶體，有NOR型快閃記憶體、AND型快閃記憶體、NAND型快閃記憶體、ORNAND型快閃記憶體，本發明可使用全部之快閃記憶體。
另外，代表性之快閃記憶體，例如有使用記憶格可記憶1位元資訊的2值記憶格SLC之快閃記憶體，及使用記憶格可記憶2位元以上資訊的多值記憶格MLC之快閃記憶體，本發明可使用彼等全部之快閃記憶體。
本實施形態中，說明利用2值記憶格SLC之NOR型快閃記憶體，及利用2值記憶格SLC之NAND型快閃記憶體。
記憶體裝置M0使用之典型之揮發性記憶體，係利用動態記憶格的動態隨機存取記憶體，具有約1G(109 )位元之記憶容量。雖未特別限定，記憶體裝置M0係作為資訊處理裝置CPU_CHIP執行應用程式時暫時之工作記憶體予以使用。
記憶體裝置M1使用之典型之快閃記憶體，係利用NOR型快閃記憶格，具有約1G位元大小之記憶容量。雖未特別限定，記憶體裝置M1，係被儲存資訊處理裝置CPU_CHIP執行之OS、起動程式、起動裝置ID值、記憶體模組MEM之架構資訊、及應用程式等。
記憶體裝置M2使用之典型之快閃記憶體，係利用NAND型快閃記憶格，具有約16G位元之記憶容量。雖未特別限定，記憶體裝置M1，係被儲存資訊處理裝置CPU_CHIP進行再生、錄音及錄畫處理時必要之聲音資料、靜止圖像資料或動態圖像資料等。
使用圖4～圖8說明記憶體裝置M0～2。於記憶體裝置M0、M1、M2，分別有初期設定電路INIT0、INIT1、INIT2，於電源投入後，各個初期設定電路INIT0、INIT1、INIT2分別對各個記憶體裝置進行初期設定。
於記憶體裝置M0、M1、M2之請求排序控制電路RqCT，設置用於儲存各個記憶體裝置之識別編號ID的ID暫存器IDR，對於ID暫存器IDR之識別編號設定方法係如下被進行。
初期設定電路INIT0、INIT1、INIT2，係在對記憶體裝置M0、M1、M2之電源投入後，作為對記憶體裝置之初期設定工程，而將本身具備之識別編號保持電路SR0、SR1、SR2所保持之識別編號值ID1、2、3，設定於各個記憶體裝置M0、M1、M2所具備之ID暫存器IDR，將ID有效位元IDV設為H(高)位準。如此則，使記憶體裝置M0、M1、M2之識別編號ID值，於記憶體裝置側決定，據以縮短初期設定之時間。
記憶體裝置M0、M1、M2，係分別具有起動裝置辨識信號Bsig，該起動裝置辨識信號Bsig被連接於接地(gnd)時，係表示該記憶體裝置為儲存起動程式用以進行電源投入後之動作。起動裝置辨識信號Bsig被連接於電源(vdd)時，係表示該記憶體裝置並非起動裝置。本實施形態中，記憶體裝置M1為起動裝置，記憶體裝置M0及M2為未被設定為起動裝置者。另外，起動裝置辨識信號Bsig，可以程式將任一記憶體裝置設為起動裝置，可以柔軟對應於利用之系統。
將資訊處理裝置CPU_CHIP與記憶體裝置M0、M1、M2串聯連接、動作之時脈方式，有共通時脈(common clock)方式、來源同步時脈(source synchronous clock)方式、嵌入式時脈(embedded clock)方式等。本發明可利用全部之時脈方式。本實施形態中說明來源同步時脈方式之動作之一例。
RqCk0、RqCk1、RqCk2為請求時脈，RsCk0、RsCk1、RsCk2為回應時脈。RqMux0、RqMux1、RqMux2為請求信號，RsMux0、RsMux1、RsMux2為回應信號。經由彼等請求信號被送訊之請求，雖未特別限定，係由4位元組之共通請求部CMNREQF，及最大36位元組之可變請求部VBREQ構成，被多重化，和個別之請求時脈RqCk0、RqCk1、RqCk2同步被送訊。
共通請求部CMNREQF，係由請求開始旗標ReqStFlg、識別編號ID、指令、主編號MID、資料長度DL、可變部請求長度VREQL、請求編號ReqN構成，可變請求部VBREQF，係由4位元組之位址及最大32位元組之寫入資料構成。資料長度DL，係以位元組單位表示讀出資料或寫入資料之長度。另外，可變部請求長度VREQL，係以位元組單位表示可變請求部VBREQF之長度。
經由RsMux0、RsMux1、RsMux2之回應信號被送訊之回應，雖未特別限定，係由4位元組之共通回應部CMNRESF，及最大32位元組之讀出資料構成，被多重化，和個別之回應時脈RsCk0、RsCk1、RsCk2同步被送訊。
共通回應部CMNRESF，係由回應開始旗標ResStFlag、識別編號ID、指令、主編號MID、讀出資料長度RDL、及回應編號ResN所構成，讀出資料長度RDL，係以位元組單位表示讀出資料之長度。
主編號，係表示資訊處理電路CPU0、1、2、3之中來自哪一資訊處理電路之請求，對應於各個主編號暫存器MID0、MID1、MID2之設定之值。另外，請求開始旗標為H位準時，表示該請求之開始。識別編號ID值，係識別編號用於識別記憶體裝置M0、M1、M2。請求編號，係請求本身之識別編號。請求長度，係表示被多重化之請求之長度。另外，回應開始旗標為H位準時，表示該回應之開始。識別編號ID值，係識別編號用於識別記憶體裝置M0、M1、M2。回應編號，係回應本身之識別編號。回應長度，係表示被多重化之回應之長度。
(記憶體裝置M0之說明)
圖4為記憶體裝置M0之構成圖一例。記憶體裝置M0，係由請求介面電路ReqIF、回應介面電路ResIF、初期化電路INIT0、及記憶體電路Mem0構成。初期化電路INIT0，係具備識別編號保持電路SR0。雖未特別限定，識別編號保持電路SR0，係保持記憶體裝置M0之識別編號ID值1。
請求介面電路ReqIF，係由請求時脈控制電路RqCkC、請求排序控制電路RqCT構成。請求時脈控制電路RqCkC，係由時脈驅動器Drv1及時脈分頻電路Div1構成。
請求排序控制電路RqCT，係由請求排序電路RqQI、請求排序電路RqQXI、請求排序電路RqQXO、ID暫存器電路IDR、ID比較電路CPQ、回應優先順位設定暫存器電路RRG、請求排序確認電路RQQM、ID有效位元IDV、起動裝置旗標暫存器BR及終端裝置旗標暫存器ER構成。
雖未特別限定，請求排序電路RqQI係由8個請求排序構成，請求排序電路RqQXI係由4個請求排序構成，請求排序電路RqQXO係由4個請求排序構成。
回應介面電路ResIF，係由回應時脈控制電路RsCkC、回應排序控制電路RsCT構成。回應時脈控制電路RsCkC，係由時脈驅動器Drv2及時脈分頻電路Div2構成。回應排序控制電路RsCT，係由回應排序電路RsQo、回應排序電路RsQp、回應排序確認電路RSQM、回應時程電路SCH、延遲碼暫存器LC、及裝置碼暫存器DC構成。雖未特別限定，回應排序電路RsQo係由4個回應排序構成，回應排序電路RsQp係由8個回應排序構成。
記憶體電路Mem0，係揮發性記憶體，為利用動態隨機存取記憶格的動態隨機存取記憶體。初期化電路INIT0，係在對記憶體裝置M0之電源供給開始時進行記憶體裝置M0之初期設定。請求時脈控制電路RqCkC，係使由時脈信號RqCk0輸入之時脈，經由內部時脈ck1，傳送至請求排序控制電路RqCT及回應時脈控制電路RsCkC。另外，請求時脈控制電路RqCkC，係使請求時脈信號RqCk0所輸入之時脈，介由時脈驅動器Drv1及時脈分頻電路Div1，經由時脈信號RqCk1輸出。請求時脈控制電路RqCkC，係依據經由請求信號RqMux0被輸入之指令，可使時脈信號ck2及請求時脈RqCk1之時脈頻率降低，使時脈停止，或使時脈再度動作。
回應時脈控制電路RsCkC，係使由內部時脈信號ck1輸入之時脈，經由內部時脈信號ck3，輸出至回應排序控制電路RsCT。另外，回應時脈控制電路RsCkC，係使由內部時脈信號ck1輸入之時脈，經由時脈分頻電路Div2，由時脈信號RsCk0予以輸出。另外，回應時脈控制電路RsCkC，係使由時脈信號RsCK1輸入之時脈，介由時脈驅動器Div2，由時脈信號ck4輸出至回應排序控制電路RsCT。另外，回應時脈控制電路RsCkC，係依據經由請求信號RqMux0輸入之指令，可使回應時脈RsCk0之時脈頻率降低，使時脈停止，或使時脈再度動作。
請求排序電路RqQI，係使ID值、請求編號ReqN、指令、位址及寫入資料等，經由請求信號RqMux0被多重化而輸入至記憶體裝置M0的請求予以儲存，產生和請求編號ReqN同一編號之回應編號ResN，送訊至回應排序控制電路RsCT。
於ID暫存器電路IDR被儲存記憶體裝置M0之識別編號ID值，ID比較電路CPQ，係對儲存於請求排序電路RqQI之ID值，與儲存於ID暫存器電路IDR之IDRAM值進行比較。請求排序電路RqQXI及請求排序電路RqQXO，係儲存由請求排序電路RqQI被傳送之請求。
回應排序電路RsQo，係儲存由記憶體裝置M0之記憶體電路Mem0讀出之資料及由ID暫存器電路IDR讀出之ID值、回應編號ResN。回應排序電路RsQp，係儲存經由回應信號RsMux1被輸入之ID值、回應編號ResN、讀出資料、及錯誤資訊及狀態資訊。
回應時程電路SCH，係決定儲存於回應排序電路RsQo之回應，與儲存於回應排序電路RsQp之回應之間的回應優先順位進行調停，據以將優先順位高的回應，由回應信號RsMux0予以輸出。雖未特別限定，決定回應優先順位之控制方式，有順位固定方式或順位變更方式，藉由對回應優先順位設定暫存器電路RRG設定之方式，由回應時程電路SCH來決定回應之優先順位。順位固定方式，係可以進行各記憶體裝置具備之回應排序電路RsQp內之回應較回應排序電路RsQo內之回應為優先的設定，或者回應排序電路RsQo內之回應較回應排序電路RsQp內之回應為優先的設定等。另外，順位變更方式，係針對各記憶體裝置具備之回應排序電路RsQp內之回應，與回應排序電路RsQo內之回應之間的優先順位，可依據循環方式(round robin)予以變更。
另外，記憶體裝置M0具備之記憶體電路Mem0，係和周知之動態隨機存取記憶體之構成相同，因此省略其詳細說明。
(記憶體裝置M1之說明)
圖5為記憶體裝置M1之構成圖之一例。和圖4之記憶體裝置M0之差異在於，記憶體電路Mem1為非揮發性記憶體，係利用NOR型快閃記憶格之NOR型快閃記憶體。因此，於記憶體電路Mem1被儲存起動裝置ID值BotID。記憶體電路Mem1及初期化電路INIT1以外之，構成記憶體裝置M1之電路，其動作係和圖3之記憶體裝置M0同等。初期化電路INIT1，係具備識別編號保持電路SR1。雖未特別限定，識別編號保持電路SR1，係保持記憶體裝置M1之識別編號ID值2。
(記憶體電路Mem1)
圖6為記憶體裝置M1具備之記憶體電路Mem1之電路方塊圖之一例。記憶體電路Mem1，係由指令解碼器CmdDec、控制電路Cont Logic、寫入資料緩衝器WDataLat、讀出資料緩衝器RDataLat、資料控制電路DataCont、及記憶體區塊NV1BANK0～NV1BANK7構成。另外，各記憶體區塊NV1BANK0～NV1BANK7，係由頁位址緩衝器PadLat、列位址緩衝器CadLat、頁解碼器PageDec、列解碼器ColDec、資料緩衝器DataLat、記憶體陣列電路NV1B0～NV1B7構成。
說明記憶體電路Mem1之讀出動作之一例。在記憶體裝置M1之請求排序RqQXI，被儲存包含區塊主動指令AC、區塊位址BADD7及頁位址PADD5的請求RqACID2S5時，區塊主動指令AC係由指令信號CMD，區塊位址BADD7及頁位址PADD5係由位址信號ADD被送訊至記憶體電路Mem1。指令解碼器CmdDec，係解讀區塊主動指令AC，藉由控制電路Cont Logic來選擇記憶體區塊NV1BK7，頁位址5被儲存於記憶體區塊NV1B7之頁位址緩衝器PadLat，被輸入至頁解碼器PageDec。之後，記憶體陣列電路NV1B7內之頁位址PADD5所連接之記憶格被活化，雖未特別限定，1k位元組分之資料被傳送至資料緩衝器DataLat。
之後，於記憶體裝置M1之請求排序RqQXI，被儲存包含讀出指令RD、讀出資料長度RDL值4、區塊位址BADD7及列位址CADD64的請求RqRDID2S6時，讀出指令RD及資料長度DL值4係由指令信號CMD，區塊位址BADD7及列位址CADD63係由位址信號ADD，被送訊至記憶體電路Mem1。指令解碼器CmdDec，係解碼讀出指令RD及資料長度DL值4，藉由控制電路Cont Logic使記憶體區塊NV1BK7被選擇，將列位址63儲存於記憶體區塊NV1BK7之列位址緩衝器CadLat，輸入至列解碼器ColDec。
之後，以列位址64為開始位址，4位元組之資料由資料緩衝器DataLat被讀出，介由資料控制電路DataCont被傳送至讀出資料緩衝器RDataLat被儲存。之後，讀出之4位元組之資料，係被傳送至回應排序電路RsQo。
接著，說明記憶體電路Mem1之寫入動作之一例。於記憶體裝置M1之請求排序RqQXI，被儲存包含寫入指令WT、資料長度DL值4、區塊位址BADD7及列位址CADD128、4位元組分之寫入資料的請求RqWTID2S7時，寫入指令WT及資料長度DL值4係由指令信號CMD，區塊位址BADD7及列位址CADD128係由位址信號ADD，4位元組分之寫入資料係由寫入資料信號WData，被送訊至記憶體電路Mem1。
指令解碼器CmdDec，係解碼寫入指令WT及資料長度DL值4，藉由控制電路Cont Logic使記憶體區塊NV1BK7被選擇，將列位址128儲存於記憶體區塊NV1BK7之列位址緩衝器CadLat，輸入至列解碼器ColDec。另外，藉由控制電路Cont Logic，使4位元組分之寫入資料被儲存於寫入資料緩衝器WDataLat。
之後，以列位址128為開始位址，4位元組分之寫入資料由寫入資料緩衝器WDataLat，介由資料控制電路DataCont被傳送至記憶體區塊NV1BANK7內之資料緩衝器DataLat，被寫入記憶體陣列電路NV1B7。
各記憶體區塊NV1BANK0～NV1BANK7係獨立動作，因此於不同區塊間，可同時執行讀出動作及寫入動作，可實現高速化。
(記憶體裝置M2之說明)
圖7為記憶體裝置M2之構成一例之圖。和圖4、5之記憶體裝置M0、M1之差異在於，記憶體電路Mem2為非揮發性記憶體，係利用NAND型快閃記憶格之NAND型快閃記憶體。記憶體電路Mem2及初期化電路INIT2以外之構成記憶體裝置M2的電路，其動作係和圖4之記憶體裝置M0及圖5之記憶體裝置M1同等。亦即，初期化電路INIT0、INT1、INIT2與記憶體電路Mem0、Mem1、Mem2以外的電路，可使用記憶體裝置M0～2共通之電路。初期化電路INIT2，係具備識別編號保持電路SR2。雖未特別限定，識別編號保持電路SR2，係保持記憶體裝置M2之識別編號ID值3。
(記憶體電路Mem2)
圖8為記憶體裝置M2具備之記憶體電路Mem2之電路方塊圖之一例。記憶體電路Mem2，係由指令解碼器CmdDec、控制電路Cont Logic、寫入資料緩衝器WDataLat、讀出資料緩衝器RDataLat、資料控制電路DataCont、及記憶體區塊NV2BANK0～NV2BANK7構成。另外，各記憶體區塊NV2BANK0～NV2BANK7，係由頁位址緩衝器PadLat、列位址緩衝器CadLat、頁解碼器PageDec、列解碼器ColDec、資料緩衝器DataLat、記憶體陣列電路NV2B0～NV2B7構成。
記憶體電路Mem2之讀出動作及寫入動作，係藉由和記憶體電路Mem1相同之順序進行。另外，各記憶體區塊NV2BANK0～NV2BANK7係獨立動作，因此於不同區塊間，可同時執行讀出動作及寫入動作，可實現高速化。
(電源投入時之初期時序)
以下說明本資訊處理系統之動作。首先，說明電源投入時及電源投入後之動作。
首先，依據圖1～圖9說明電源投入時之本資訊處理系統之動作一例。圖9表示本資訊處理系統裝置之電源投入時之初期時序之一例。於T1期間(PwON)進行對資訊處理裝置CPU_CHIP及記憶體模組MEM內之記憶體裝置M0、M1、M2之電源投入，於T2期間(Reset)進行重置。重置之方法並未特別限定，可為在個別之內藏電路自動進行重置之方法，或者，於外部具有重置端子，藉由該重置信號進行重置動作之方法，或者由資訊處理裝置CPU_CHIP，介由請求信號RqMux0、RqMux1、RqMux2，對記憶體M0、M1、M2輸入重置指令，而進行重置之方法。
於T2之重置期間(Reset)之期間，進行資訊處理裝置CPU_CHIP、記憶體M0、M1、M2之內部狀態之初期設定。以下為一例。資訊處理裝置CPU_CHIP，係進行架構電路CONFIG內之全部暫存器之初期設定。另外，將資訊處理電路CPU0持有之主編號暫存器MID0設定為0，將資訊處理電路CPU1持有之主編號暫存器MID1設定為1，將資訊處理電路CPU2持有之主編號暫存器MID2設定為2，將資訊處理電路CPU3持有之主編號暫存器MID3設定為3。
另外，資訊處理裝置CPU_CHIP，係進行本身管理之記憶體映射之初期設定，雖未特別限定，起動程式區域、架構區域、程式區域、複製區域、工作區域、資料區域、IO裝置區域等成為設定對象，起動程式區域及程式區域被分配給記憶體裝置M1，複製區域及工作區域被分配給記憶體裝置M0，資料區域被分配給記憶體裝置M2，架構區域被分配給架構電路CONFIG。
記憶體裝置M0，其本身之初期設定電路INIT0，係進行本身之請求排序控制電路RqCT、回應排序控制電路RsCT、請求控制電路RqCkc、回應時脈控制電路RsCkC、時脈分頻電路Div1、Div2及記憶體電路Mem0之初期設定。
記憶體裝置M0，係將本身具備之識別編號保持電路SR0保持之識別編號值ID1設定於ID暫存器電路IDR，將ID有效位元IDV設為H位準。關於回應排序控制電路RsCT具有之回應調停電路SCH之回應優先順位，係以回應排序電路RsQo之回應優先順位成為1、回應排序電路RsQp之回應優先順位成為2而被初期設定。時脈分頻電路Div1及Div2之分頻比被初期設定為1。另外，記憶體裝置M0，係藉由RsMux1、RqCk1未被設為開放(open)，而辨識出非為串聯連接之記憶體裝置之中最終端之記憶體裝置，而將終端裝置旗標暫存器ER設為0。另外，記憶體裝置M0，係藉由起動裝置辨識信號Bsig被連接於電源(vdd)，而辨識出非為起動裝置，而將起動裝置旗標暫存器BR設為0。
記憶體裝置M1，其本身之初期設定電路INIT1，係進行本身之請求排序控制電路RqCT、回應排序控制電路RsCT、請求控制電路RqCkc、回應時脈控制電路RsCkC、時脈分頻電路Div1、Div2及記憶體電路Mem1之初期設定。
記憶體裝置M1，係將本身具備之識別編號保持電路SR1保持之識別編號值ID2設定於ID暫存器電路IDR，將ID有效位元IDV設為H位準。關於記憶體裝置M1之回應排序控制電路RsCT具有之回應調停電路SCH之回應優先順位，係以記憶體裝置M1之回應優先順位成為1、記憶體裝置M2之回應優先順位成為2而被初期設定。時脈分頻電路Div1及Div2之分頻比被初期設定為1。
另外，記憶體裝置M1，係藉由RsMux2、RqCk2未被設為開放(open)，而辨識出非為串聯連接之記憶體裝置之中最終端之記憶體裝置，而將終端裝置旗標暫存器ER設為0。另外，記憶體裝置M1，係藉由起動裝置辨識信號Bsig被連接於接地(gnd)，而辨識出起動裝置，而將起動裝置旗標暫存器BR設為1。
記憶體裝置M2，其本身之初期設定電路INIT2，係進行本身之請求排序控制電路RqCT、回應排序控制電路RsCT、請求控制電路RqCkc、回應時脈控制電路RsCkC、時脈分頻電路Div1、Div2及記憶體電路Mem2之初期設定。
記憶體裝置M2，係將本身具備之識別編號保持電路SR2保持之識別編號值ID3設定於ID暫存器電路IDR，將ID有效位元IDV設為H位準。關於記憶體裝置M2之回應排序控制電路RqCT具有之回應調停電路SCH之回應優先順位，係使記憶體裝置M2之回應優先順位成為1而被初期設定。時脈分頻電路Div1及Div2之分頻比被初期設定為1。另外，記憶體裝置M2，係藉由RqEn3、RsMux3、RqCk3被設為開放(open)，而辨識為串聯連接之記憶體裝置之最終端之記憶體裝置，而將終端裝置旗標暫存器ER設為1。另外，記憶體裝置M2，係藉由起動裝置辨識信號Bsig被連接於電源(vdd)，而辨識出非為起動裝置，而將起動裝置旗標暫存器BR設為0。另外，雖未特別限定，上述之初期設定，係藉由各記憶體裝置之初期設定電路(以硬體構成之時序器(sequencer))來實現。
於T2之重置期間(Reset)終了後之T3期間(ClkStable)，資訊處理裝置CPU_CHIP係進行記憶體裝置M0、M1、M2之信號之識別編號之確認。
首先，請求時脈RqCk0由資訊處理裝置CPU_CHIP被輸入至記憶體裝置M0，經由記憶體裝置M0之時脈驅動器Drv1，作為時脈分頻電路Div1及時脈信號ck1，被輸出至時脈分頻電路Div2。被輸入至時脈分頻電路Div1的時脈係由時脈信號ck2被輸出，經由請求時脈RqCk1被輸出至記憶體裝置M1。另外，被輸入至記憶體裝置M0之時脈分頻電路Div2的時脈係由時脈信號ck3被輸出，另外，經由回應時脈RsCk0被輸出至資訊處理裝置CPU_CHIP。
記憶體裝置M1，係由記憶體裝置M0輸入請求時脈RqCk1，經由記憶體裝置M1之時脈驅動器Drv1，作為時脈分頻電路Div1及時脈信號ck1，被輸出至時脈分頻電路Div2。被輸入至時脈分頻電路Div1的時脈係由時脈信號ck2被輸出，經由請求時脈RqCk2被輸出至記憶體裝置M2。另外，被輸入至記憶體裝置M1之時脈分頻電路Div2的時脈係由時脈信號ck3被輸出，另外，經由回應時脈RsCk1被輸出至記憶體裝置M0。經由回應時脈RsCk1被輸入至記憶體裝置M0之時脈驅動器Drv2的時脈係由時脈信號ck4被輸出。
記憶體裝置M2，係由記憶體裝置M1輸入請求時脈RqCk2，經由記憶體裝置M2之時脈驅動器Drv1，作為時脈分頻電路Div1及時脈信號ck1，被輸出至時脈分頻電路Div2。被輸入至時脈分頻電路Div1的時脈係由時脈信號ck2被輸出，經由請求時脈RqCk3被輸出至記憶體裝置M2。另外，被輸入至記憶體裝置M2之時脈分頻電路Div2的時脈係由時脈信號ck3被輸出，另外，經由回應時脈RsCk2被輸出至記憶體裝置M1。經由回應時脈RsCk2被輸入至記憶體裝置M1之時脈驅動器Drv2的時脈係由時脈信號ck4被輸出。
接著，資訊處理裝置CPU_CHIP，係進行記憶體裝置M0、M1、M2之識別編號之確認。資訊處理裝置CPU_CHIP，係經由請求信號RqMux0，將包含：請求開始旗標RqStFL值1、識別編號ID值1、ID讀出指令RID、主編號MID值0、請求編號ReqN值1、回應排序編號RQN值0的，多重化之請求RqRIDID1S1傳送至記憶體裝置M0。
記憶體裝置M0，係藉由請求RqRIDID1S1包含之ID值1，及本身之ID有效位元IDV為H位準，ID暫存器電路IDR保持之ID值1為一致，而確認為對本身之請求。
接著，記憶體裝置M0，係產生回應開始旗標、記憶體裝置M0之識別編號ID值1、ID讀出指令RID、主編號MID值0、讀出資料長度RDL值2、回應編號ResN值1(和請求編號ReqN值1相等之值)、ID編號附加完了資訊IDC、起動裝置旗標暫存器BR值0、及終端裝置旗標暫存器ER值0所構成之回應RsRIDID1S1。
之後，回應RsRIDID1S1，係被傳送至回應排序編號QUN值0所指定之回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux0被傳送至資訊處理裝置CPU_CHIP。
資訊處理裝置CPU_CHIP，係受取回應RsRIDID1S1，藉由包含於該回應RsRIDID1S1之記憶體裝置M0之ID值1、附加ID編號之完了資訊，獲知記憶體裝置M0之識別編號ID之附加完了。
另外，資訊處理裝置CPU_CHIP，係藉由起動裝置旗標暫存器值為0而獲知記憶體裝置M0並非保持起動程式之記憶體裝置，藉由終端裝置旗標暫存器ER值為0而獲知記憶體裝置M0並非最終端之記憶體裝置。另外，資訊處理裝置CPU_CHIP，係對架構電路CONFIG之架構暫存器CNNREG，設定連接順序編號CNCT NO值1所對應之有效信號VALID值1、記憶體裝置M0之識別編號ID值1、起動裝置資訊BOOTDEV值0及終端裝置資訊ENDFLAG值0。
接著，資訊處理裝置CPU_CHIP，係經由請求信號RqMux0，將包含：請求開始旗標RqStFL值1、識別編號ID值2、ID讀出指令RID、主編號MID值0、請求編號ReqN值2、回應排序編號RQN值0的，多重化之請求RqRIDID2S2傳送至記憶體裝置M0。
記憶體裝置M0，係對本身之ID暫存器電路IDR保持之識別編號ID值1與請求RqRIDID2S2包含之識別編號ID編號值2進行比較，因為不一致，將請求RqRIDID2S2傳送至記憶體裝置M1。
記憶體裝置M1，係藉由請求RqRIDID2S2包含之ID值2，及本身之ID有效位元IDV為H位準，ID暫存器電路IDR保持之ID值2為一致，而確認為對本身之請求。
接著，記憶體裝置M1，係產生回應開始旗標、記憶體裝置M1之識別編號ID值2、ID讀出指令RID、主編號MID值0、讀出資料長度RDL值2、回應編號ResN值2(和請求編號ReqN值2相等之值)、附加ID編號之完了資訊IDC、起動裝置旗標暫存器BR值1、及終端裝置旗標暫存器ER值0所構成之回應RsRIDID2S2。
之後，回應RsRIDID2S2，係被傳送至回應排序編號QUN值0所指定之回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux1被傳送記憶體裝置M0。記憶體裝置M0係受取回應RsRIDID2S2，經由回應信號RsMux0將回應RsRIDID2S2傳送至資訊處理裝置CPU_CHIP。
資訊處理裝置CPU_CHIP，係受取回應RsRIDID2S2，藉由包含於該回應RsRIDID2S2之記憶體裝置M1之ID值2、附加ID編號之完了資訊，獲知記憶體裝置M1之識別編號ID之附加完了。
另外，資訊處理裝置CPU_CHIP，係藉由起動裝置旗標暫存器值為1而獲知記憶體裝置M1為保持起動程式之記憶體裝置，藉由終端裝置旗標暫存器ER值為0而獲知記憶體裝置M1並非最終端之記憶體裝置。
另外，資訊處理裝置CPU_CHIP，係對架構電路CONFIG之架構暫存器CNNREG，設定連接順序編號CNCT NO值2所對應之有效信號VALID值1、記憶體裝置M1之識別編號ID值2、起動裝置資訊BOOTDEV值1及終端裝置資訊ENDFLAG值0。
接著，資訊處理裝置CPU_CHIP，係經由請求信號RqMux0，將包含：請求開始旗標RqStFL值1、識別編號ID值3、ID讀出指令RID、主編號MID值0、請求編號ReqN值3、回應排序編號RQN值0的，多重化之請求RqRIDID3S3傳送至記憶體裝置M0。
記憶體裝置M0，係對本身之ID暫存器電路IDR保持之識別編號ID值1與請求RqRIDID3S3包含之識別編號ID編號值3進行比較，因為不一致，而將請求RqRIDID3S3傳送至記憶體裝置M1。
記憶體裝置M1，係受取請求RqRIDID3S3，對本身之ID暫存器電路IDR保持之識別編號ID值2與請求RqRIDID3S3包含之識別編號ID編號值3進行比較，因為不一致，而將請求RqRIDID3S3傳送至記憶體裝置M2。
記憶體裝置M2，係藉由請求RqRIDID3S3包含之ID值3，及本身之ID有效位元IDV為H位準，ID暫存器電路IDR保持之ID值3為一致，而確認為對本身之請求。
接著，記憶體裝置M2，係產生回應開始旗標、記憶體裝置M2之識別編號ID值3、ID讀出指令RID、主編號MID值0、讀出資料長度RDL值2、回應編號ResN值3(和請求編號ReqN值3相等之值)、附加ID編號之完了資訊IDC及終端裝置旗標暫存器ER值1所構成之回應RsRIDID3S3。
之後，回應RsRIDID3S3，係被傳送至回應排序編號QUN值0所指定之回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux2被傳送記憶體裝置M1。記憶體裝置M1係受取回應RsRIDID3S3，經由回應信號RsMux1被送訊致記憶體裝置M0。記憶體裝置M0係受取回應RsRIDID3S3，經由回應信號RsMux0將回應RsRIDID3S3傳送至資訊處理裝置CPU_CHIP。
資訊處理裝置CPU_CHIP，係受取回應RsRIDID3S3，藉由包含於該回應RsRIDID3S3之記憶體裝置M2之ID值3、ID編號附加完了資訊，獲知記憶體裝置M2之識別編號ID之附加完了。
另外，資訊處理裝置CPU_CHIP，係藉由起動裝置旗標暫存器值為0而獲知記憶體裝置M2並非保持起動程式之記憶體裝置，藉由終端裝置旗標暫存器ER值為1而獲知記憶體裝置M2為最終端之記憶體裝置。
另外，資訊處理裝置CPU_CHIP，係對架構電路CONFIG之架構暫存器CNNREG，設定連接順序編號CNCT NO值3所對應之有效信號VALID值1、記憶體裝置M2之識別編號ID值3、起動裝置資訊BOOTDEV值0及終端裝置資訊ENDFLAG值1。
如此則，資訊處理裝置CPU_CHIP，可以獲知直至最終端之記憶體裝置M2為止ID編號被附加完了。
在T3期間終了後之T4期間(BootRd)，資訊處理裝置CPU_CHIP係讀出被儲存於記憶體裝置M1之起動程式。起動程式，係包含：起動資訊處理裝置CPU_CHIP用的程式BTPO，及對各記憶體裝置分配識別編號ID用的程式，及對架構電路內之各種暫存器之值之設定用的程式，以及對彼等暫存器設定之值。
以下表示讀出起動程式之動作之一例。
資訊處理裝置CPU_CHIP內之資訊處理電路CPU0，係由識別編號ID值2之記憶體裝置M1讀出起動程式。
資訊處理裝置CPU_CHIP，首先，係使包含請求開始旗標RqStFL值1、識別編號ID值2、主動指令AC、主編號MID值0、可變部請求長度VREQL值4、請求編號ReqN值4、區塊位址BK0、及頁位址ROW0的請求RqACID2S4，和時脈信號RqCK0同步地由請求信號RqMux0被傳送至記憶體裝置M0。
接著，使包含請求開始旗標RqStFL值1、識別編號ID值2、讀出指令RD、主編號MID值0、可變部請求長度VREQL值4、請求編號ReqN值5、回應排序編號QUN值0、區塊位址BK0、及列位址COL0、讀出資料長度RDL值32所構成之的請求RqRDID2S5，和時脈信號RqCK0同步地由請求信號RqMux0被傳送至記憶體裝置M0。
記憶體裝置M0，係使來自資訊處理裝置CPU_CHIP之請求RqACID2S4與請求RqRDID2S5依序，儲存於本身之請求排序控制電路RqCT。記憶體裝置M0，係針對本身之ID暫存器IDR所保持之識別編號ID值1與請求RqACID2S4及請求RqRDID2S5包含之識別編號ID編號值2進行比較。彼等之結果不一致，因此記憶體裝置M0判斷請求RqACID2S4及請求RqRDID2S5非為對本身之請求，經由請求信號RqMux1依序傳送至記憶體裝置M1。
記憶體裝置M1，係使來自記憶體裝置M0之請求RqACID2S4與請求RqRDID2S5，儲存於本身之請求排序控制電路RqCT。記憶體裝置M1之請求排序控制電路RqCT，係針對本身之ID暫存器IDR所保持之識別編號ID值2，與請求RqACID2S4包含之識別編號ID編號值2進行比較。因為雙方一致，因此判斷為對本身之請求，而使請求RqACID2S4傳送至記憶體裝置M1之請求排序RqQXI。
另外，請求RqACID1S5包含之區塊主動指令AC、區塊位址BK0、頁位址ROW0，係被傳送至記憶體電路Mem1，記憶體電路Mem1之記憶體區塊NV1BANK0之頁位址0所連接之1頁分(雖未特別限定，為1k位元組分)之起動程式，係被傳送至資料緩衝器DataLat。
接著，記憶體裝置M1之請求排序控制電路RqCT，係針對本身之ID暫存器IDR所保持之識別編號ID值2，與請求RqRDID2S5包含之識別編號ID編號值2進行比較。因為雙方一致，因此判斷為對本身之請求，而使請求RqRDID2S5傳送至記憶體裝置M1之請求排序RqQXI。
另外，請求RqRDID2S5包含之讀出指令RD、區塊位址BK0、列位址COL0及讀出資料長度RDL值32，係被傳送至記憶體電路Mem1，由記憶體電路Mem1之記憶體區塊NV1BANK0之資料緩衝器DataLat，以列位址0為開始位址，讀出32位元組之起動程式。
針對被讀出之32位元組之起動程式，而產生回應RsR4ID2S5，該回應RsR4ID2S5，係由回應開始旗標ResStFlag值1、識別編號ID值2、讀出指令RD、主編號MID值0、讀出資料長度RDL值32、回應編號ResN值5(和請求編號ReqN值5相等之值)所構成之被附加有共通回應部CMNRESF者。之後，回應RsR4ID2S5，係被傳送至回應排序編號QUN值0所指定之回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux1被送訊至記憶體裝置M0。回應RsR4ID2S5，係被儲存於記憶體裝置M0之回應排序電路RsQp，介由回應信號RsMux0被輸入至資訊處理裝置CPU_CHIP。
資訊處理裝置CPU_CHIP，係將回應RsRID2S5儲存於回應排序RsQ。藉由回應RsRID2S5所包含之ID值2及讀出指令RD，獲知起動程式由記憶體裝置M1被送訊。
藉由上述動作，資訊處理裝置CPU_CHIP可由記憶體裝置M1讀出必要大小之起動程式。最後，依據起動程式，再度對記憶體模組MEM進行記憶體映射之再度分配。
於T4之期間終了後之T5期間(SetCfg)，資訊處理裝置CPU_CHIP係依據起動程式進行記憶體控制電路DCMC之架構電路CONFIG內之各種暫存器之值之設定。
於延遲控制暫存器，係被設定延遲控制旗標資訊及回應重複允許時間DOVLP資訊等。於延遲領域暫存器LTDREG被設定記憶體裝置之ID值資訊等，供作為資訊處理裝置CPU_CHIP管理延遲之用。於記憶體裝置M0相關之時序暫存器M0TREG，係被設定使記憶體裝置M0動作用的請求與請求間之時訊資訊等。於記憶體裝置M1相關之時序暫存器M1TREG，係被設定使記憶體裝置M1動作用的請求與請求間之時訊資訊等。於記憶體裝置M2相關之時序暫存器M2TREG，係被設定使記憶體裝置M2動作用的請求與請求間之時訊資訊等。於延遲暫存器LTREG，係被設定來自記憶體裝置M0、M1、M2之資料讀出延遲。於記憶體裝置M0、M1、M2，分別存在2種賴之資料讀出延遲。其一為由回應排序RsQo直接讀出資料時之資料讀出延遲LatQue，另一為由記憶體電路Mem0、Mem1、Mem2讀出資料時之資料讀出延遲LatBank。於動作模態暫存器OMDREG，係被設定使記憶體裝置M0、M1、M2以區塊開放模態(bank open mode)或區塊關閉模態(bank close mode)之其一動作。
於T5之期間終了後之T6期間(LatCfm)，資訊處理裝置CPU_CHIP係依據起動程式，測定記憶體裝置M0、M1、M2之資料讀出延遲LatQue及資料讀出延遲LatBank，確認延遲之值。T6之期間終了後之T7期間(Idle)以後，記憶體模組MEM成為待機狀態，成為等待來自資訊處理裝置CPU_CHIP之請求之狀態。
如上述說明，於電源投入後，各記憶體裝置本身藉由設定識別編號ID，可以快速讀出起動程式，可以高速起動資訊處理裝置CPU_CHIP與記憶體模組MEM。
(暫存器設定：連接暫存器CNNREG)
圖10為在電源投入時之初期時序，被設定之連接暫存器CNNREG之設定值之一例之圖。雖未特別限定，於連接暫存器CNNREG係被設定：連接順序編號CNCT NO、有效信號VALID、資訊處理裝置CPU_CHIP或各記憶體裝置之識別編號ID、起動裝置資訊BOOTDEV、及最終端記憶體裝置資訊ENDFLAG。有效信號VALID為1時表示起動裝置資訊BOOTDEV及最終端記憶體裝置資訊ENDFLAG為有效，0時表示無效。連接順序編號CNCT NO為由0至8，編號越大表示對資訊處理裝置CPU_CHIP之連接位置越遠。起動裝置資訊BOOTDEV為1所對應之識別編號ID值，係為儲存起動程式之記憶體裝置之識別編號ID值。另外，最終端記憶體裝置資訊ENDFLAG為1所對應之ID值，係為最終端之記憶體裝置之識別編號ID值。連接順序編號CNCT NO為0時，資訊處理裝置CPU_CHIP之識別編號ID值0、起動裝置資訊BOOTDEV值0、及最終端記憶體裝置資訊ENDFLAG值0被登錄。另外，連接順序編號CNCT NO為1時，記憶體裝置M0之識別編號ID值1、起動裝置資訊BOOTDEV值0、及最終端記憶體裝置資訊ENDFLAG值0被登錄。另外，連接順序編號CNCT NO為2時，記憶體裝置M1之識別編號ID值2、起動裝置資訊BOOTDEV值1、及最終端記憶體裝置資訊ENDFLAG值0被登錄。另外，連接順序編號CNCT NO為3時，記憶體裝置M2之識別編號ID值3、起動裝置資訊BOOTDEV值0、及最終端記憶體裝置資訊ENDFLAG值1被登錄。
此乃表示連接形態為，於資訊處理裝置CPU_CHIP之後被連接記憶體裝置M0，於記憶體裝置M0之後被連接記憶體裝置M1，於記憶體裝置M1之後被連接記憶體裝置M2，而依序串聯連接者。另外，表示被設定為資訊處理裝置CPU_CHIP之識別編號ID值為0、記憶體裝置M0之識別編號ID值為1、記憶體裝置M1之識別編號ID值為2、記憶體裝置M2之識別編號ID值為3。如此則，利用連接暫存器CNNREG，資訊處理裝置CPU_CHIP，可以針對那一記憶體裝置對應於那一識別編號，以何種順序被連接予以管理，可保持本發明之資訊處理系統之信賴性之同時，於本發明之資訊處理系統中，發生錯誤時，可以快速進行錯誤復原之處理。另外，不僅電源投入時之初期時序，就連可裝拆之新的記憶體卡、或遲存裝置等被連接時，資訊處理裝置CPU_CHIP，亦可以設定新的ID，更新連接暫存器CNNREG。
(暫存器設定：延遲控制暫存器LCREG)
圖11為電源投入時之初期時序被設定的延遲控制暫存器LCREG之設定值之一例。
雖未特別限定，延遲控制暫存器LTCREG係設定延遲控制旗標LCFLG及回應重複允許時間幅度DOVLP。延遲控制旗標LCFLG為1時，在考慮對之前發送之請求的回應被輸入之時間帶，及對之後發送之請求的回應被輸入之時間帶，資訊處理裝置CPU_CHIP，係成為將回應之延遲抑制於一定範圍，而且，使資料傳送速率成為最大而發送請求的延遲控制模態。
回應重複允許時間幅度DOVLP，係表示：由對於已經發送請求信號RqMux0之例如記憶體裝置M0的請求A之回應A之先頭時間位置起，對於此時之記憶體裝置M0以外之次一發送的記憶體裝置的請求B之回應B之時間帶，存在著和回應A之時間帶重疊之時間帶時，該重疊時間帶可被允許之時間幅度。
亦即，延遲控制旗標LCFLG為1(延遲控制模態)、回應重複允許時間幅度DOVLP為0時，資訊處理裝置CPU_CHIP，係由對於已經發送請求信號RqMux0之任一記憶體裝置(記憶體裝置M0、M1、M2之任一)的請求A之回應A之先頭時間位置起，在使對於次一發送的記憶體裝置(其中，為和請求A不同之記憶體裝置)的請求B之回應B之時間帶重複0時脈週期以內之範圍，亦即以不重複的方式，將個別之回應設為最小延遲，而且可實現高資料傳送速率的方式，對請求信號RqMux0輸出請求。
延遲控制旗標LCFLG為1(延遲控制模態)、回應重複允許時間幅度DOVLP為4時，資訊處理裝置CPU_CHIP，係由對於已經發送請求信號RqMux0之任一記憶體裝置(記憶體裝置M0、M1、M2之任一)的請求A之回應A之先頭時間位置起，在使對於次一發送的記憶體裝置(其中，為和請求A不同之記憶體裝置)的請求B之回應B之時間帶重複4時脈週期以內之範圍，儘可能縮小各個回應之延遲，而且可實現高資料傳送速率的方式，對請求信號RqMux0輸出請求。
亦即，藉由具有延遲控制旗標LCFLG及回應重複允許時間幅度DOVLP，可以實現(1)雖然資料傳送速率多少會變低，但必定嚴守所期望之延遲的延遲固定模態，及(2)延遲雖然多少存在變動，但可提升資料傳送速率的延遲可變模態。另外，各個動作模態之詳細說明如後。
又，延遲控制旗標LCFLG為0時，不考慮對於之前發送的請求之回應時間帶，而成為發送次一請求的延遲非控制模態。另外，本實施形態中，係依據回應重複允許時間幅度DOVLP之設為0或正整數，來決定設為延遲固定模態或延遲可變模態，但亦可藉由設置不同之旗標或暫存器來設定模態。
又，本實施形態中，表示記憶體裝置M0～2具有共通之回應重複允許時間幅度DOVLP，但亦可依據各記憶體裝置設置。
(暫存器設定：延遲領域暫存器LTDREG)
圖12為於電源投入時之初期時序被設定的延遲領域暫存器LTDREG之設定值之一例。雖未特別限定，於延遲領域暫存器LTDREG，係被設定：有效信號VALID、資訊處理裝置CPU_CHIP或各記憶體裝置之識別編號ID對應之主標籤MFLAG、及延遲領域資訊LAT DMN。有效信號VALID為1時，識別編號ID對應之主標籤MFLAG及延遲領域資訊LAT DMN為有效，0時為無效。主標籤MFLAG為1時表示對應之資訊處理裝置或記憶體裝置等裝置為主裝置(master device)，主標籤MFLAG為0時表示識別編號ID對應之裝置為從屬裝置(slave device)。於延遲領域資訊LAT DMN被設定主裝置之識別編號ID值，用於表示哪一主裝置控制那一從屬裝置，而對延遲進行管理。本實施形態中，延遲領域暫存器LTDREG之識別編號ID值為0～8。識別編號ID值0，係資訊處理裝置CPU_CHIP之識別編號，主標籤MFLAG值被設為1，延遲領域資訊LAT DMN值被設為0。識別編號ID值1，係記憶體裝置M0之識別編號，主標籤MFLAG值被設為0，延遲領域資訊LAT DMN值被設為0。識別編號ID值2，係記憶體裝置M1之識別編號，主標籤MFLAG值被設為0，延遲領域資訊LAT DMN值被設為0。識別編號ID值3，係記憶體裝置M2之識別編號，主標籤MFLAG值被設為0，延遲領域資訊LAT DMN值被設為0。
依據延遲領域暫存器LTDREG，可以知道資訊處理裝置CPU_CHIP係成為主裝置，係進行記憶體裝置M0、M1、M2之控制，進行延遲之管理。如上述說明，延遲領域暫存器LTDREG，可以進行主裝置之指定，及該主裝置所控制之從屬裝置之指定，因此即使如資訊處理裝置CPU_CHIP般之複數個主裝置與記憶體裝置M0、M1、M2之從屬裝置被串聯連接時，亦可以適當控制從屬裝置，管理延遲。另外，不僅電源投入時之初期時序，即使在新的記憶體裝置或記憶體卡、SSD(Solid State Drive)及HDD(Hard Disk Drive)等之儲存裝置等被連接時，資訊處理裝置CPU_CHIP，亦可以設定新的ID，更新延遲領域暫存器LTDREG。
(暫存器設定：延遲暫存器LTREG)
圖13為於電源投入時之初期時序被設定的延遲暫存器LTREG之設定值之一例。於延遲暫存器LTREG，係被設定：資訊處理裝置CPU_CHIP或各記憶體裝置之識別編號ID對應之有效信號VaLid、延遲LatQue、延遲LatBank、及時間逾期延遲LatTimeOut。
有效信號VaLid為1時表示識別編號ID對應之延遲LatQue、延遲LatBank、及時間逾期延遲LatTimeOut為有效，0時表示無效。延遲LatQue，係表示來自資訊處理裝置CPU_CHIP之讀出請求，由記憶體裝置內之回應排序RsQo直接讀出資料，被讀出之資料到達資訊處理裝置CPU_CHIP為止之讀出延遲(時間)。延遲LatBank，係表示來自資訊處理裝置CPU_CHIP之讀出請求，由記憶體裝置內之記憶體區塊讀出資料，被讀出之資料到達資訊處理裝置CPU_CHIP為止之讀出延遲(時間)。又，本發明中，因為後發送之請求而使延遲變更之情況存在，因此，登錄於該暫存器者，乃成為最小延遲(或者期待之延遲)。
對於資訊處理裝置CPU_CHIP之讀出請求的讀出資料，未被輸入至資訊處理裝置CPU_CHIP而超越時間逾期延遲LatTimeOut時，延遲調整電路LCHCK判斷為時間逾期(time out)。
識別編號ID值0，係資訊處理裝置CPU_CHIP之識別編號。資訊處理裝置CPU_CHIP係作為主裝置來控制各記憶體裝置，因此，延遲LatQue值被設為0，延遲LatBank值被設為0，時間逾期延遲LatTimeOut值被設為0。識別編號ID值1，係記憶體裝置M0之識別編號，本實施形態中，延遲LatQue值被設為8，延遲LatBank值被設為12，時間逾期延遲LatTimeOut值被設為60。
識別編號ID值2，係記憶體裝置M1之識別編號，本實施形態中，延遲LatQue值被設為20，延遲LatBank值被設為24，時間逾期延遲LatTimeOut值被設為100。
識別編號ID值3，係記憶體裝置M2之識別編號，本實施形態中，延遲LatQue值被設為32，延遲LatBank值被設為36，時間逾期延遲LatTimeOut值被設為140。
另外，不僅電源投入時之初期時序，即使在新的記憶體裝置或記憶體卡、儲存裝置等被連接時，資訊處理裝置CPU_CHIP，亦可以對新的ID設定上述延遲LatQue、延遲LatBank、時間逾期延遲LatTimeOut，可以更新延遲暫存器LTREG。
另外，新的記憶體裝置或記憶體卡、SSD(Solid State Drive)及HDD(Hard Disk Drive)等之儲存裝置等被連接時，資訊處理裝置CPU_CHIP，亦可以設定新的ID，進而從新測定延遲，將該測定值設定、更新於延遲暫存器LTREG。
(暫存器設定：時序暫存器M0TREG)
圖14為於電源投入時之初期時序被設定的記憶體裝置M0相關的時序暫存器M0TREG之設定值之一例。於時序暫存器M0TREG係被設定：資訊處理裝置CPU_CHIP控制記憶體裝置M0用之時序資訊及有效信號VaLid。有效信號VaLid為1時表示控制記憶體裝置M0用之時序資訊為有效，0時表示無效。於時序暫存器M0TREG，雖未特別限定，係被設定：tm0RCD(同一區塊之區塊主動指令與讀出及寫入指令之最小時間間隔)、tm0RC(同一區塊之區塊主動指令與區塊主動指令之最小時間間隔)、tm0RRD(不同區塊之區塊主動指令與與區塊主動指令之最小時間間隔)、tm0RAS(同一區塊之區塊主動指令與預充電指令之最小時間間隔)、tm0RP(同一區塊之預充電指令與區塊主動指令之最小時間間隔)、tm0RFC(再生週期最小時間)等。最小時間間隔係以資訊處理裝置CPU_CHIP之動作時脈之時脈週期數表示。本實施形態中，tm0RCD被設為8時脈週期，tm0RC被設為30時脈週期，tm0RRD被設為4時脈週期，、tm0RAS被設為22時脈週期，tm0RP被設為8時脈週期，tm0RFC被設為60時脈週期。另外，彼等之值可依據記憶體裝置M0之性能予以變更。
(暫存器設定：時序暫存器M1TREG)
圖15為於電源投入時之初期時序被設定的記憶體裝置M1之時序暫存器M1TREG之設定值之一例。於時序暫存器M1TREG係被設定：資訊處理裝置CPU_CHIP控制記憶體裝置M1用之時序資訊及有效信號VaLid。有效信號VaLid為1時表示控制記憶體裝置M1用之時序資訊為有效，0時表示無效。於時序暫存器M1TREG，係被設定：tm1RCD(同一區塊之區塊主動指令與讀出及寫入指令之最小時間間隔)、tm1RC(同一區塊之區塊主動指令與區塊主動指令之最小時間間隔)、tm1RD(不同區塊之區塊主動指、令與與區塊主動指令之最小時間間隔)、tm1RAS(同一區塊之區塊主動指令與預充電指令之最小時間間隔)、tm1RP(同一區塊之預充電指令與區塊主動指令之最小時間間隔)等。最小時間間隔係以資訊處理裝置CPU_CHIP之動作時脈之時脈週期數表示。本實施形態中，tm1RCD被設為8時脈週期，tm1RC被設為60時脈週期，tm1RRD被設為8時脈週期、tm1RAS被設為44時脈週期、tm1RP被設為16時脈週期。另外，彼等之值可依據記憶體裝置M1之性能予以變更。
(暫存器設定：時序暫存器M2TREG)
圖16為於電源投入時之初期時序被設定的記憶體裝置M2之時序暫存器M2TREG之設定值之一例。於時序暫存器M2TREG係被設定：資訊處理裝置CPU_CHIP控制記憶體裝置M2用之時序資訊及有效信號VaLid。有效信號VaLid為1時表示控制記憶體裝置M2用之時序資訊為有效，0時表示無效。於時序暫存器M2TREG，係被設定：tm2RCD(同一區塊之區塊主動指令與讀出及寫入指令之最小時間間隔)、tm2RC(同一區塊之區塊主動指令與區塊主動指令之最小時間間隔)、tm2RD(不同區塊之區塊主動指令與與區塊主動指令之最小時間間隔)、tm2RAS(同一區塊之區塊主動指令與預充電指令之最小時間間隔)、tm2RP(同一區塊之預充電指令與區塊主動指令之最小時間間隔)等。本實施形態中，最小時間間隔係以資訊處理裝置CPU_CHIP之動作時脈之時脈週期數表示。tm2RCD被設為10000時脈週期，tm2RC被設為10062時脈週期，tm2RRD被設為16時脈週期、tm2RAS被設為10046時脈週期，tm2RP被設為32時脈週期。另外，彼等之值可依據記憶體裝置M2之性能予以變更。
另外，時序資訊tm2RCD之有效信號VaLid成為0時，包含區塊主動指令之請求完了，使包含指令許可資訊之回應由記憶體裝置M2被發送，而經由記憶體裝置M1及記憶體裝置M0，被輸入至資訊處理裝置CPU_CHIP，其中，該指令許可資訊為，將包含次一讀出及寫入指令的請求予以輸入亦可以者。資訊處理裝置CPU_CHIP，係受取包含該指令許可資訊之回應，對記憶體裝置M2發送次一請求。
(暫存器設定：動作模態暫存器OMDREG)
圖17為於電源投入時之初期時序被設定的記憶體控制模態暫存器OMDREG之設定值之一例。於記憶體控制模態暫存器OMDREG係被設定：和資訊處理裝置CPU_CHIP或各記憶體裝置之識別編號ID對應之，有效信號VaLid及控制模態資訊OPMODE。有效信號VaLid為1時表示識別編號ID對應之記憶體控制模態資訊OPMODE為有效，0時表示無效。資訊處理裝置CPU_CHIP控制各記憶體之控制方法，可設為通道控制模態、區塊開放模態、區塊關閉模態之3種類之控制模態。
控制模態資訊OPMODE為1時表示被設為區塊關閉模態，2時表示被設為區塊開放模態，3時表示被設為通道控制模態。區塊關閉模態係指：各記憶體裝置之回應排序RsQo，及記憶體裝置內之每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat，不作為超高速記憶體(cache memory)使用之控制方法。控制模態資訊OPMODE被設為區塊關閉模態時，記憶體控制電路DCMC，係於資料之讀出或寫入之後，將記憶體裝置之每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat，常時設為非活化(頁關閉(page close))。區塊開放模態係指：記憶體裝置內之每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat，作為超高速記憶體使用之控制方法。控制模態資訊OPMODE被設為區塊開放模態時，記憶體控制電路DCMC，係於資料之讀出或寫入之後，將記憶體裝置之每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat，常時設為活化，繼續保持感測放大器SenseAmp或資料緩衝器DataLat內之資料(頁開放(page open))。
擊中判斷電路IDHT，係針對資訊處理電路CPU0～3之對於讀出或寫入請求之資料，是否存在於每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat加以判斷(頁擊中(page hit)判斷)。頁擊中時，無法對記憶體陣列電路之存取，可由感測放大器SenseAmp或資料緩衝器DataLat讀出資料，可以低電力、而且低延遲高速讀出資料。
通道控制模態係指：各記憶體裝置之回應排序RsQo，及記憶體裝置內之每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat，作為超高速記憶體使用之控制方法。控制模態資訊OPMODE被設為通道控制模態時，記憶體控制電路DCMC，係於資料之讀出或寫入之後，將記憶體裝置之每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat，常時設為活化(頁開放(page open))。記憶體控制電路DCMC之擊中判斷電路IDHT，係針對資訊處理電路CPU0～3對於讀出或寫入請求之資料，是否存在於各記憶體之回應排序RsQo加以判斷(通道擊中判斷)，另外，針對是否存在於各記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat加以判斷(頁擊中判斷)。通道擊中時，無須存取感測放大器SenseAmp或資料緩衝器DataLat可由回應排序RsQo直接讀出資料，可以更低電力、低延遲高速讀出資料。彼等控制模態，係對應於資訊處理裝置CPU_CHIP動作之應用，可設為任一控制模態。
本實施形態中，識別編號ID值1係記憶體裝置M0之識別編號，控制模態資訊OPMODE被設為通道控制模態。亦即，表示資訊處理裝置CPU_CHIP係以通道控制模態來控制記憶體裝置M0。識別編號ID值2係記憶體裝置M1之識別編號，控制模態資訊OPMODE被設為通道控制模態。亦即，表示資訊處理裝置CPU_CHIP係以通道控制模態來控制記憶體裝置M1。識別編號ID值3係記憶體裝置M2之識別編號，控制模態資訊OPMODE被設為通道控制模態。亦即，表示資訊處理裝置CPU_CHIP係以通道控制模態來控制記憶體裝置M2。另外，不僅電源投入時之初期時序，新的記憶體裝置或可裝拆之記憶體卡、或儲存裝置等被連接時，資訊處理裝置CPU_CHIP，亦可以對新的ID設定上述控制模態資訊OPMODE，可以更新記憶體控制模態暫存器OMDREG。
(擊中判斷動作)
圖18為資訊處理裝置CPU_CHIP藉由通道控制模態來控制記憶體裝置M0、M1、M2時，依據擊中判斷電路IDHT之擊中判斷結果，記憶體控制電路DCMC對各記憶體裝置輸出之讀出請求之一例。擊中判斷電路IDHT之判斷結果為通道擊中(CHANNEL HIT)時，不依據頁擊中判斷之結果，記憶體控制電路DCMC，係輸出包含讀出指令RD之請求，該讀出指令RD係由回應排序RsQo讀出資料者。擊中判斷電路IDHT之判斷結果為通道失誤(CHANNEL MISS)，記憶體區塊之頁以開放狀態(OPEN)設為頁擊中(PAGE HIT)時，記憶體控制電路DCMC，係輸出包含讀出指令RD2之請求，該讀出指令RD2係由感測放大器SenseAmp或資料緩衝器DataLat讀出資料。由感測放大器SenseAmp或資料緩衝器DataLat被讀出之資料，係被傳送至回應排序RsQo，最終被傳送至資訊處理裝置CPU_CHIP。
擊中判斷電路IDHT之判斷結果為通道失誤(CHANNEL MISS)，記憶體區塊之頁以開放狀態(OPEN)設為頁擊中(PAGE HIT)時，記憶體控制電路DCMC，係輸出包含讀出指令RD2之請求，該讀出指令RD2係由感測放大器SenseAmp或資料緩衝器DataLat讀出資料。由感測放大器SenseAmp或資料緩衝器DataLat被讀出之資料，係被傳送至回應排序RsQo，最終被傳送至資訊處理裝置CPU_CHIP。
擊中判斷電路IDHT之判斷結果為通道失誤(CHANNEL MISS)，記憶體區塊之頁以關閉狀態(CLOSE)設為頁擊中(PAGE HIT)時，首先，記憶體控制電路DCMC，為使記憶體區塊活化，設定頁成為開放，而輸出包含區塊主動指令之請求。之後，輸出包含讀出指令RD2之請求，該讀出指令RD2係由感測放大器SenseAmp或資料緩衝器DataLat讀出資料者。由感測放大器SenseAmp或資料緩衝器DataLat被讀出之資料，係被傳送至回應排序RsQo，最終被傳送至資訊處理裝置CPU_CHIP。
擊中判斷電路IDHT之判斷結果為通道失誤(CHANNEL MISS)，記憶體區塊之頁以開放狀態(OPEN)設為頁失誤(PAGE MISS)時，首先，記憶體控制電路DCMC，為使記憶體區塊設為非活化，設定頁成為關閉，而輸出包含預充電指令之請求。之後，為使記憶體區塊設為活化，設定頁成為開放，而輸出包含區塊主動指令之請求。之後，輸出包含讀出指令RD2之請求，該讀出指令RD2係由感測放大器SenseAmp或資料緩衝器DataLat讀出資料者。由感測放大器SenseAmp或資料緩衝器DataLat被讀出之資料，係被傳送至回應排序RsQo，最終被傳送至資訊處理裝置CPU_CHIP。
擊中判斷電路IDHT之判斷結果為通道失誤(CHANNEL MISS)，記憶體區塊之頁以關閉狀態(CLOSE)設為頁失誤(PAGE MISS)時，首先，記憶體控制電路DCMC，為使記憶體區塊設為活化，設定頁成為開放，而輸出包含區塊主動指令之請求。之後，輸出包含讀出指令RD2之請求，該讀出指令RD2係由感測放大器SenseAmp或資料緩衝器DataLat讀出資料者。由感測放大器SenseAmp或資料緩衝器DataLat被讀出之資料，係被傳送至回應排序RsQo，最終被傳送至資訊處理裝置CPU_CHIP。
上述係表示記憶體控制電路DCMC對各記憶體裝置輸出之資料讀出用的請求之一例，關於資料之寫入亦可以進行同樣動作。如上述說明，藉由通道控制模態來控制時，不僅使各記憶體裝置內之每一個記憶體區塊之感測放大器SenseAmp或資料緩衝器DataLat，作為超高速記憶體使用，各記憶體裝置之回應排序RsQo億作為超高速記憶體被利用，因此可增加超高速記憶體之大小(容量)，提升超高速記憶體之擊中率，可以低延遲、高速、而且低電力使各記憶體裝置動作。
(記憶體映射之說明)
圖19為對於資訊處理裝置CPU_CHIP所管理之記憶體模組MEM的記憶體映射之一例之圖。本實施形態中，雖未特別限定，係以記憶體裝置M0之記憶區域為1G(1×109 )位元，記憶體裝置M1之記憶區域為1G位元，記憶體裝置M2之記憶區域為16G位元+512M(1×106 )位元(512M位元為替代區域)之記憶體模組之例，說明代表性之記憶體映射。
本實施形態中，記憶體裝置M0為揮發性記憶體，係利用動態隨機存取記憶格的動態隨機存取記憶體。另外，記憶體裝置M1為非揮發性記憶體，係利用NOR型快閃記憶格的NOR型快閃記憶體。記憶體裝置M2為非揮發性記憶體，係利用NAND型快閃記憶格的NAND型快閃記憶體。
記憶體控制電路DCMC，係被區分為架構區域及IO區域。架構區域，雖未特別限定，係由：記憶體控制電路DCMC之架構電路CONFIG內之排序暫存器QREG、延遲暫存器LTREG、延遲領域暫存器LTDREG、記憶體裝置M0相關之時序暫存器M0TREG、記憶體裝置M1相關之時序暫存器M1TREG、記憶體裝置M2相關之時序暫存器M2TREG、記憶體控制模態暫存器OMDREG、IO暫存器等之暫存器對應之位址構成。
IO區域，係對複數快閃記憶體與控制器構成之記憶體卡或SSD(Solid State Drive)或記憶體卡等可裝拆之記憶體模組存取用的區域。記憶體裝置M1，係被區分為起動裝置ID儲存區域BotID-AREA、初期程式區域InitPR-AREA、及程式儲存區域OSAP-AREA。於起動裝置ID儲存區域BotID-AREA，係被儲存起動裝置之ID資訊。於最終端裝置ID儲存區域EndID-AREA，係被儲存串聯連接之記憶體模組MEM相關之最終端記憶體裝置ID資訊。於初期程式區域InitPR-AREA，係被儲存起動程式。於程式儲存區域OSAP-AREA，係被儲存OS(操作系統)或應用程式等。記憶體裝置M0，係被區分為複製區域COPY-AREA、工作區域WORK-AREA。工作區域WORK-AREA，係作為程式執行時之工作記憶體被利用，複製區域COPY-AREA，係作為記憶體裝置M1及M2進行程式或資料之複製時之記憶體被利用。記憶體裝置M2，係被區分為資料區域DATA-AREA、替代區域REP-AREA。於資料區域DATA-AREA，係被儲存音樂資料、聲音資料、動態圖像資料、靜止圖像資料等之資料。
另外，快閃記憶體，基於重複進行改寫而使信賴性降低、或寫入時寫入之資料成為和讀出時不同之資料，改寫時無法被寫入等問題偶而會存在。替代區域REP-AREA之設計係為將此種不良資料替換為新的區域。替代區域REP-AREA之大小，可依據在能確保記憶體裝置M2之保證信賴性之情況下予以決定。
(資料複製動作之說明)
記憶體裝置M0之資料讀出時間，和記憶體裝置M2之讀出時間比較，係大幅變短。因此，事前將必要之圖像資料由記憶體裝置M2傳送至記憶體裝置M0，則可於資訊處理裝置CPU_CHIP進行高速之圖像處理。雖未特別限定，記憶體裝置M0、M1、M2之各個ID暫存器值設為1、2、3時，由記憶體裝置M2對記憶體裝置M0之資料傳送之一例之說明如下。
資訊處理裝置CPU_CHIP，為由記憶體裝置M2之資料區域DATA-AREA讀出資料，而將記憶體裝置M2之識別編號ID3及1頁(512位元組之資料+16位元組之ECC碼)分資料讀出指令，送訊至記憶體模組MEM。記憶體模組MEM，係依據ID編號3及1頁分之資料讀出指令，由記憶體裝置M2之資料區域DATA-AREA讀出1頁分之資料，附加上識別編號ID3而送訊至資訊處理裝置CPU_CHIP。
於資訊處理裝置CPU_CHIP，係對由記憶體裝置M2被送訊之1頁分之資料進行錯誤檢測。無錯誤時，為使1頁分之資料傳送至記憶體裝置M0之複製區域COPY-AREA，資訊處理裝置CPU_CHIP係將記憶體裝置M0之ID編號1及1頁分資料寫入指令及資料，送訊至記憶體模組MEM。
有錯誤而進行修正後，為使1頁分之資料傳送至記憶體裝置M0之複製區域COPY-AREA，資訊處理裝置CPU_CHIP係將記憶體裝置M0之ID編號2及1頁分資料寫入指令，送訊至記憶體模組MEM。記憶體模組MEM，係依據ID編號2及1頁資料讀出指令，將1頁分之資料寫入記憶體裝置M0之複製區域COPY-AREA。
接著，說明由資訊處理裝置CPU_CHIP對記憶體裝置M0高速寫入圖像資料，必要時欲將該圖像資料保存於記憶體裝置M2時，由記憶體裝置M0至記憶體裝置M2之資料傳送例。資訊處理裝置CPU_CHIP，為由記憶體裝置M0之複製區域COPY-AREA讀出資料，而將記憶體裝置M0之識別編號ID值1及1頁(512位元組)資料讀出指令，送訊至記憶體模組MEM。記憶體模組MEM，係依據識別編號ID值1及1頁資料讀出指令，由記憶體裝置M0之複製區域COPY-AREA讀出1頁分之資料，附加上識別編號ID值1而送訊至資訊處理裝置CPU_CHIP。資訊處理裝置CPU_CHIP，為使記憶體裝置M0所送訊之1頁分之資料，傳送至記憶體裝置M2之資料區域DATA-AREA，而將記憶體裝置M2之識別編號ID值3及1頁分之資料寫入指令及資料，送訊至記憶體模組MEM。
記憶體模組MEM，在經由記憶體裝置M0及M1對記憶體裝置M2送訊識別編號ID值3及1頁資料寫入指令之後，記憶體裝置M2係將1頁分之資料寫入本身之資料區域DATA-AREA。記憶體裝置M2係確認資料之寫入成功否，成功時結束寫入處理。寫入失敗時，記憶體裝置M2係送訊識別編號ID值3及寫入錯誤資訊，介由記憶體裝置M1及記憶體裝置M0，對資訊處理裝置CPU_CHIP通知寫入錯誤。資訊處理裝置CPU_CHIP，在受取識別編號ID值3及寫入錯誤資訊時，為對記憶體裝置M2事先準備之替代區域REP-AREA之新的位址進行寫入，而將記憶體裝置M2之識別編號ID值3及1頁資料寫入指令，送訊至記憶體模組MEM。記憶體模組MEM，在經由記憶體裝置M0及M1對記憶體裝置M2送訊識別編號ID值3及1頁資料寫入指令之後，記憶體裝置M2係將1頁分之資料寫入本身之替代區域REP-AREA。另外，資訊處理裝置CPU_CHIP，在進行替代處理時，係針對不良位址及以那一位址對不良位址進行替代處理加以保存、管理。
如上述說明，於記憶體裝置內將可以複製記憶體裝置M2之一部分資料的區域予以確保，事先由記憶體裝置M2將資料傳送至記憶體裝置M0，則可以和記憶體裝置M0同等之速度讀出記憶體裝置M2之資料，資訊處理裝置CPU_CHIP之高速處理成為可能。另外，對記憶體裝置M2寫入資料時，暫時對記憶體裝置M0寫入，必要時回寫至記憶體裝置M2，因此資料之寫入可以高速化。另外，由記憶體裝置M2之讀出時，係進行錯誤檢測，寫入時，係對於未正確進行寫入之不良位址進行替代處理，因此可以確保高信賴性。
(記憶體控制電路DCMC之請求發送動作之說明)
圖20為記憶體控制電路DCMC對記憶體模組MEM發送請求為止之動作之一例之流程圖。圖20(A)表示請求被插入(entry)請求排序REQQ2為止之動作之一例之流程圖，圖20(B)表示將插入請求排序REQQ2之請求，對記憶體模組MEM進行發送為止之動作之一例之流程圖。另外，圖20(A)及圖20(B)可以並列動作。資訊處理電路CPU0、CPU1、CPU2、CPU3，係為執行應用程式，而介由記憶體控制器DCMC對記憶體模組MEM發送讀出請求或寫入請求。以下說明資訊處理電路CPU2，為由記憶體模組MEM之記憶體裝置M1讀出32位元組之資料，而對記憶體控制器DCMC發送讀出請求時之記憶體控制器DCMC之動作之一例。
藉由調停電路CARB，由指令信號CMD將讀出32位元組資料的讀出請求ReadReq32M1及由位址信號ADD將位址RAddM1送訊至請求排序REQQ1(圖20：步驟1)。請求排序REQQ1，係由複數個請求排序構成。受取請求之用的空的狀態之請求排序存在時，請求致能信號RQEN係成為H(高)位準，空的狀態之請求排序不存在時，請求致能信號RQEN係成為L(低)位準。
請求致能信號REQEN成為L位準時(圖20：步驟2)，來自資訊處理電路CPU2的讀出請求ReadReq32M1及位址RAddM1，係不被儲存於請求排序REQQ1。請求致能信號REQEN成為H位準時(圖20：步驟2)，讀出請求ReadReq32M1及位址RAddM1，係被儲存於請求排序REQQ1(圖20：步驟3)。
接著，擊中判斷電路IDHT，係確認是否有來自再生要求電路REF之再生請求RefM0(圖20：步驟4)。有再生請求時，以該再生請求RefM0為優先，判斷識別編號ID(圖20：步驟11)。依據架構電路CONFIG之設定值，該再生請求RefM0為對記憶體裝置M0之再生請求，因此判斷識別編號ID為1。無再生請求RefM0時，判斷為對於儲存在請求排序REQQ1之讀出請求ReadReq32M1及位址RAddM1之識別編號ID(圖20：步驟5)。雖未特別限定，擊中判斷電路IDHT，係針對位址RAddM1，與圖20所示對於記憶體模組MEM之記憶體映射之位址值進行比較，而判斷識別編號ID。位址RAddM1，係程式儲存區域OSAP-AREA之位址，因此判斷識別編號ID為2，讀出請求ReadReq32M1被判斷為對記憶體裝置M1之請求。
接著，擊中判斷電路IDHT，係針對記憶體裝置M1之讀出請求ReadReq32M1相關的位址RAddM1，進行頁位址擊中判斷(圖20：步驟6)。頁擊中判斷之方法如下。擊中判斷電路IDHT，為進行通道擊中判斷與頁擊中判斷，而具備以下3個機能。
(1)擊中判斷電路IDHT，係針對資訊處理電路CPU0～CPU3對各記憶體裝置之請求相關之位址，與各記憶體裝置之區塊位址EBAdd、頁位址EPAdd、列位址ECAdd，進行關連對應設定。
(2)擊中判斷電路IDHT，係針對各記憶體裝置具備之回應排序RsQo內之資料，保持對該資料之區塊位址EBAdd、頁位址EPAdd及列位址ECAdd。
(3)擊中判斷電路IDHT，係依據各記憶體裝置之每一個記憶體區塊，保持表示記憶體區塊被設為活化之有效信號Valid，及被設為活化之最新之頁位址PAdd，而送訊至指令產生電路COMGEN。當區塊活化信號AValid為H位準時係表示記憶體區塊被設為活化，L位準時係表示被設為非活化。
擊中判斷電路IDHT，係由對記憶體裝置M1之讀出請求ReadReq32M1相關之位址RAddM1之中，抽出區塊位址EBAddM1、頁位址EPAddM1及列位址ECAddM1。
之後，擊中判斷電路IDHT，係進行通道擊中判斷與頁擊中判斷。於通道擊中判斷中，係針對：對於記憶體裝置M1具備之回應排序RsQo內之資料的區塊位址EBAdd、頁位址EPAdd及列位址ECAdd，與經由擊中判斷電路IDHT被抽出之區塊位址EBAddM1、頁位址EPAddM1及列位址ECAddM1進行比較(圖20：步驟6)。全部位址為一致時係成為通道擊中，不一致時係成為通道失誤(圖20：步驟6)接著，針對區塊位址EBAddM1指定之記憶體裝置M1之記憶體區塊所對應之頁位址值PAddM1，與頁位址EPAddM1進行比較(圖20：步驟6)。頁位址值PAddM1與頁位址EPAddM1一致時係成為頁擊中，頁位址值PAddM1與頁位址EPAddM1不一致時係成為頁失誤(圖20：步驟6)。
之後，指令產生電路COMGEN，係由擊中判斷電路IDHT受取對記憶體裝置M1之讀出請求ReadReq32M1及位址RAddM1、擊中判斷結果及區塊活化信號AValid之值及被判斷之識別編號ID值2，對記憶體裝置M1產生指令與位址(圖20：步驟7)。
判斷結果為通道擊中時，資訊處理電路CPU2，基於必要之資料存在於記憶體裝置M1之成為通道擊中的回應排序RsQo之故，而可由該回應排序RsQo直接讀出資料，因此產生讀出指令RD32m1及其對應之回應排序編號RsQNo及列位址ECAddM1(圖20：步驟7)。回應排序電路RsQo係由複數個回應構成，藉由識別各個回應排序之回應排序編號，藉由記憶體控制電路DCMC之擊中判斷電路IDHT被管理。
判斷結果為通道失誤、而且頁擊中、區塊活化信號AValid為H位準時，資訊處理電路CPU2，基於必要之資料存在於記憶體裝置M1之成為頁位址擊中的記憶體區塊之資料緩衝器DataLat之故，而可由該資料緩衝器DataLat直接讀出資料，因此產生讀出指令RD32及其對應之區塊位址EBAddM1及列位址ECAddM1(圖20：步驟7)。判斷結果為通道失誤、而且頁失誤、區塊活化信號AValid為H位準時，資訊處理電路CPU2，基於必要之資料不存在於記憶體裝置M1之成為頁位址失誤的記憶體區塊之資料緩衝器DataLat之故，而將該資料緩衝器DataLat設為無效化，將新的資料傳送至資料緩衝器DataLat，由資料緩衝器DataLat讀出之動作成為必要。於此，首先，為使區塊位址EBAddM1所指定之記憶體裝置M1之記憶體區塊之資料緩衝器DataLat內之資料設為無效化，而產生預充電指令Pre及區塊位址EBAddM1(圖20：步驟7)。
接著，為使的資料傳送至資料緩衝器DataLat，而產生區塊主動指令AC及區塊位址EBAddM1及頁位址EPAddM1。最後，為由資料緩衝器DataLat讀出32位元組分之資料，而產生讀出指令RD32及列位址ECAddM1。(圖20：步驟7)。另外，預充電指令Pre，及包含區塊位址EBAddM1的請求由記憶體控制電路DCMC被輸出致記憶體模組MEM時，記憶體裝置M1之區塊位址EBAddM1所指定之記憶體區塊對應之區塊活化信號AValid被更新、保持為L位準。另外，區塊主動指令AC，及包含區塊位址EBAddM1、頁位址EPAddM1的請求由記憶體控制電路DCMC被輸出至記憶體模組MEM時，記憶體裝置M1之區塊位址EBAddM1所指定之記憶體區塊對應之區塊活化信號AValid被更新、保持為H位準，另外，頁位址值PAddM1被更新、保持為新的頁位址EPAddM1。
判斷結果為通道失誤、而且頁失誤、區塊活化信號AValid為L位準時，記憶體裝置M1之成為頁位址失誤的記憶體區塊之資料緩衝器DataLat已經成為無效化。於此，為將新的資料傳送至資料緩衝器DataLat，而產生區塊主動指令AC及區塊位址EBAddM1及頁位址EPAddM1。最後，為由資料緩衝器DataLat讀出32位元組分資料而產生讀出指令RD32及列位址ECAddM1(圖20：步驟7)。另外，區塊主動指令AC及包含區塊位址EBAddM1、頁位址EPAddM1的請求由記憶體控制電路DCMC被輸出至記憶體模組MEM時，記憶體裝置M1之區塊位址EBAddM1所指定之記憶體區塊對應之區塊活化信號AValid被更新、保持為H位準，另外，頁位址值PAddM1被更新、保持為新的頁位址EPAddM1。
判斷結果為通道失誤、而且頁位址擊中、區塊活化信號AValid為L位準時，記憶體裝置M1之成為頁位址擊中的記憶體區塊之資料緩衝器DataLat已經成為無效化狀態。於此，為將新的資料傳送至資料緩衝器DataLat，而產生區塊主動指令ACm1及區塊位址EBAddM1及頁位址EPAddM1。最後，為由資料緩衝器DataLat讀出32位元組分資料而產生讀出指令RD32及列位址ECAddM1(圖20：步驟7)。另外，區塊主動指令AC及包含區塊位址EBAddM1、頁位址EPAddM1的請求由記憶體控制電路DCMC被輸出至記憶體模組MEM時，記憶體裝置M1之區塊位址EBAddM1所指定之記憶體區塊對應之區塊活化信號AVa1id被更新、保持為H位準。
另外，指令產生電路COMGEN，係對本身產生之指令、或回應排序編號RsQNo及位址(區塊位址、頁位址及列位址)、或包含寫入資料的請求，雖未特別限定，附加請求開始旗標ReqStFlag、識別編號ID、請求編號ReqN、主編號MID、可變部請求長度VREQL等，雖未特別限定，依據請求開始旗標ReqStFlag、識別編號ID、指令、主編號MID、可變部請求長度、請求編號ReqN、回應排序編號QUN、資料長度RDL、位址(區塊位址、頁位址及列位址)、寫入資料之順序再度構成請求。
請求開始旗標ReqStFlag、識別編號ID、指令、主編號MID、可變部請求長度VREQL、請求編號ReqN，係對任一請求均為共通構成之共通請求部CMNREQF，雖未特別限定，係成為4位元組分之固定請求長度。另外，回應排序編號QUN、讀出資料長度RDL、位址(區塊位址、頁位址及列位址)及寫入資料，係對應於指令而使請求長度可變的可變請求部VBREQF，由可變部請求長度VREQL來表示其之請求長度。
請求開始旗標ReqStFlag為 H位準時係表示開始請求，L位準時表示未發生請求。請求編號ReqN，係表示指令產生電路COMGEN再度構成之請求之識別用的編號，由0～255為止1個個被升數計數(count up)而被附加。另外，可變部請求長度VREQL係以位元組單位表示請求之長度。
以下說明：判斷結果為通道失誤、而且頁位址擊中、而且區塊活化信號AValid為L位準時，針對指令產生電路COMGEN產生之區塊主動指令AC及讀出指令RD，以及對於彼等指令之包含位址的請求，再度構成之請求。
首先，說明識別編號ID及請求編號ReqN之附加。藉由指令產生電路COMGEN，使無須完了通知的區塊主動指令AC與包含區塊位址EBAddM1及頁位址EPAddM1的請求，依據請求開始旗標ReqStFlg值1、識別編號ID值2、無須完了通知的區塊主動指令AC、主編號MID值2、可變部請求長度VREQL值3、請求編號ReqN值10、位址(區塊位址及頁位址)之順序再度生成，作為區塊主動請求RqACID2S10被保持(圖20：步驟8)另外，該區塊主動請求ReqACID2S10，係無須完了通知的請求。
接著，32位元組資料之讀出指令RD32與包含列位址ECAddM1的請求，係依據請求開始旗標ReqStFlg值1、識別編號ID值2、讀出指令RD32、主編號MID值2、可變部請求長度VREQL值3、請求編號ReqN值11、回應排序編號QUN值0、資料長度RDL值32、位址(區塊位址及列位址)之順序再度被生成，作為讀出請求RqRDID2S11被保持(圖20：步驟8)
請求排序REQQ2係由複數個請求排序構成，在受取請求用之空狀態之請求排序不存在(圖20：步驟9)時不進行儲存，等待直至空狀態之請求排序出現。空狀態之請求排序存在(圖20：步驟9)時，將區塊主動請求RqACID2S10及讀出請求RqRDID2S11儲存至請求排序REQQ2(圖20：步驟10)。
請求輸出電路RQOUT，係受取架構電路CONFIG內之記憶體裝置M0相關之時序暫存器M0TREG之設定值，及記憶體裝置M1相關之時序暫存器M1TREG之設定值，及記憶體裝置M2相關之時序暫存器M2TREG之設定值，依據彼等之時序設定值，將請求排序REQQ2所送訊之請求，發送至記憶體模組MEM之各記憶體裝置。另外，在發送請求時，係受取來自延遲控制暫存器LCREG或延遲暫存器LTREG之資訊，進行請求發送之控制。彼等請求輸出電路RQOUT之動作之詳細如後述。
另外，請求輸出電路RQOUT，在將需要完了通知的請求發送至記憶體模組MEM內之某一特定記憶體裝置時，係在資訊處理裝置CPU_CHIP受取來自該記憶體裝置之完了通知之後，由請求輸出電路RQOUT對該記憶體裝置發送次一請求。具體言之為，請求輸出電路RQOUT，在將需要完了通知的請求，發送至記憶體模組MEM內之記憶體裝置M2時，係在資訊處理裝置CPU_CHIP受取來自記憶體裝置M2之完了通知之後，由請求輸出電路RQOUT對記憶體裝置M2發送次一請求。
另外，在資訊處理裝置CPU_CHIP等待來自記憶體裝置M2之完了通知期間，請求輸出電路RQOUT係可以對其他記憶體裝置M0或M1發送請求。
另外，請求輸出電路RQOUT，係確認請求是否被保持於請求排序REQQ2(圖20：步驟12)。當請求被保持於請求排序REQQ2時，確認該請求是否為讀出請求或需要完了通知的請求(圖20：步驟13)。
區塊主動請求RqACID2S10為無須完了通知的請求，另外，亦非讀出請求。另外，區塊主動請求RqACID2S10之識別編號ID值為2，因此，請求輸出電路RQOUT係針對記憶體裝置M1相關設定於時序暫存器M1TREG之時序資訊進行確認，而判斷能否發送區塊主動請求RqACID2S10(圖20：步驟16)。
接著，請求輸出電路RQOUT，在能發送區塊主動請求RqACID2S10之狀態時，立即對記憶體模組MEM發送區塊主動請求RqACID2S10(圖20：步驟17)。
當記憶體裝置M0之請求排序電路RqQI不存在有空狀態之請求排序時，記憶體裝置M0係無法受訊所發送之區塊主動請求RqACID2S10。當記憶體裝置M0無法受訊所發送之區塊主動請求RqACID2S10之情況下，在區塊主動請求RqACID2S10之發送之後，記憶體裝置M0，係介由回應信號RsMux0將包含無法受訊資訊NOACC等資訊的回應ResNoAccID2S10，送訊至記憶體控制電路DCMC之回應輸入電路RSIN(圖20：步驟18)。回應ResNoAccID2S10係由：回應開始旗標ResStFlag值1、識別編號ID值2、區塊主動指令ACm1、主編號MID值2、回應編號RESN值10(和請求編號REQN值10相等之值)、及無法受訊資訊NOACC所構成。回應輸入電路RSIN，係將所輸入之回應ResNoAccID2S10送訊至請求輸出電路RQOUT。請求輸出電路RQOUT，係藉由回應ResNoAccID2S10所包含之識別編號ID值2、區塊主動指令AC、主編號MID值2、回應編號ResN值10及無法受訊資訊NOACC，再度發送區塊主動請求RqACID2S10(圖20：步驟17)。當所發送之區塊主動請求RqACID2S10被記憶體裝置M0受訊時，不針對包含無法受訊資訊NOACC等資訊的回應進行送訊(圖20：步驟18)。
當區塊主動請求RqACID2S10被發送，由記憶體裝置M0受訊之後，請求輸出電路RQOUT，係確認請求是否被保持於請求排序REQQ2(圖20：步驟12)。當請求被保持於請求排序REQQ2時，確認該請求是否為讀出請求或需要完了通知的請求(圖20：步驟13)。讀出請求RqRDID2S11為讀出請求，因此請求輸出電路RQOUT，係介由排序管理電路QMGT，確認回應排序RESQ1具備之複數個回應排序之中是否存在未被預約之空狀態之回應排序(圖20：步驟14)。
回應排序RESQ1內未被預約之空狀態之回應排序不存在時，等待直至有未被預約之空狀態之回應排序出現為止(圖20：步驟14)。回應排序RESQ1內未被預約之空狀態之回應排序存在時，經由排序管理電路QMGT，將讀出請求RqRDID2S11內之識別編號ID值2及請求編號ReqN值11，複製至回應排序RESQ1內之空狀態之回應排序之一部分，事先預約、確保讀出請求RqRDID2S11對應之回應受取用之必要之空狀態之回應排序(圖20：步驟15)。
排序管理電路QMGT，係管理記憶體控制電路DCMC具有之回應排序RESQ1內之回應排序數、未被預約之空狀態之回應排序數、已被預約之空狀態之回應排序數、已被儲存有回應之佔有狀態之回應排序數。另外，排序管理電路QMGT，係管理記憶體裝置M0、M1、M2具有之回應排序電路RsQo及回應排序電路RsQp內之回應排序數、未被預約之空狀態之回應排序數、已被預約之空狀態之回應排序數、已被儲存有回應之佔有狀態之回應排序數。
排序管理電路QMGT，在未被預約之空狀態之回應排序事先被確保時，雖未特別限定，係將回應排序RESQ1內之未被預約之空狀態之回應排序數減一，將已被預約之空狀態之回應排序數加一。另外，排序管理電路QMGT，係將識別編號ID值2對應之回應排序電路RsQo之未被預約之空狀態之回應排序數減一，將已被預約之空狀態之回應排序數加一，將識別編號ID值1對應之記憶體裝置M0之回應排序電路RsQp內之未被預約之空狀態之回應排序數減一，將已被預約之空狀態之回應排序數加一(圖20：步驟14)。
讀出請求RqRDID2S11之識別編號ID值為2，因此請求輸出電路RQOUT，係對記憶體裝置M1相關之時序暫存器M1TREG所設定之時序資訊等進行確認，而判斷讀出請求RqRDID2S11能否被發送(圖20：步驟16)。之後，請求輸出電路RQOUT，在讀出請求RqRDID2S11可以發送之狀態下，係對延遲調整電路LCHCK通知發送讀出請求RqRDID2S11，而將讀出請求RqRDID2S11發送至記憶體模組MEM(圖20：步驟17)。
延遲調整電路LCHCK，係受取由請求輸出電路RQOUT被發送讀出請求RqRDID2S11之通知，開始進行延遲之測定。於記憶體裝置M0之請求排序電路RqQI不存在空狀態之請求排序時，記憶體裝置M0係無法受訊所發送之讀出請求RqRDID2S11。如此則，在記憶體裝置M0無法受訊所發送之讀出請求RqRDID2S11時，在讀出請求RqRDID2S11之發送後，記憶體裝置M0，係介由回應信號RsMux0將包含無法受訊資訊NOACC等資訊的回應ResNoAccID2S11，送訊至記憶體控制電路DCMC之回應輸入電路RSIN(步驟18)。
回應ResNoAccID2S11係由：回應開始旗標ResStFlag值1、識別編號ID值2、讀出指令RD、主編號MID值2、回應編號ResN值11(和請求編號ReqN值11相等之值)及無法受訊資訊NOACC所構成。回應輸入電路RSIN，係將所輸入之回應ResNoAccID2S11送訊至請求輸出電路RQOUT。請求輸出電路RQOUT，係依據回應ResNoAccID2S11所包含之識別編號ID值2、讀出指令RD、主編號MID值2、回應編號ResN值11及無法受訊資訊NOACC，對延遲調整電路LCHCK通知再度發送讀出請求RqRDID2S11，而將讀出請求RqRDID2S11發送至記憶體模組MEM(圖20：步驟17)。
延遲調整電路LCHCK，係受取來自請求輸出電路RQOUT之讀出請求RqRDID2S11之再度發送之通知，而將目前為止測定之延遲之值全設為無效，再度由最初開始延遲之測定。當記憶體裝置M0受訊所發送之讀出請求RqRDID2S11時，來自記憶體裝置M0之包含無法受訊資訊NOACC等資訊的回應係無法被送訊(步驟18)。
當對於讀出請求RqRDID2S11之包含讀出資料的回應RsRDID2S11，被輸入至記憶體控制電路DCMC之回應輸入電路RSIN，被儲存於回應排序RESQ1時，排序管理電路QMGT，係針對回應排序RESQ1內之回應被儲存之佔有狀態之回應排序數、回應排序RESQ1內之未被預約之空狀態之回應排序數、及已被預約之空狀態之回應排序數進行計算、更新。
另外，當儲存於回應排序RESQ1之回應RsRDID2S11被送訊至資訊處理電路CPU2時，排序管理電路QMGT係將回應排序RESQ1保持之讀出回應RsRDID2S11削除，再度針對回應排序RESQ1內之回應被儲存之佔有狀態之回應排序數、回應排序RESQ1內之未被預約之空狀態之回應排序數、及已被預約之空狀態之回應排序數進行計算、更新。
以下表示對請求排序REQQ2之完了通知為必要之區塊主動請求RqACwithCompletionID3S10及讀出請求RqRDID3S11被保持之情況之動作之一例。
區塊主動請求RqACwithCompletionID3S10，係包含：請求開始旗標ReqStFlg值1、識別編號ID值3、完了通知必要之區塊主動指令ACwithCompletion、主編號MID值2、可變部請求長度VREQL值3、請求編號ReqN值10及位址(區塊位址及頁位址)。
讀出請求RqRDID3S11，係包含：請求開始旗標ReqStFlg值1、識別編號ID值3、讀出指令RD32、主編號MID值2、可變部請求長度VREQL值3、請求編號ReqN值11、回應排序編號QUN值0、資料長度RDL值32、及位址(區塊位址及列位址)。
首先，請求輸出電路RQOUT，係針對請求是否被保持於請求排序REQQ2進行確認(圖20：步驟12)。當請求被保持於請求排序REQQ2時，針對該請求是否為讀出請求或完了通知必要之請求進行確認(圖20：步驟13)。
區塊主動請求RqACwithCompletionID3S10為完了通知必要之請求，因此，請求輸出電路RQOUT係經由排序管理電路QMGT，確認回應排序RESQ1具備之複數個回應排序之中是否有未被預約之空狀態之回應排序(圖20：步驟14)。
回應排序RESQ1內不存在未被預約之空狀態之回應排序時，等待直至未被預約之空狀態之回應排序出現(圖20：步驟14)。回應排序RESQ1內存在未被預約之空狀態之回應排序時，係經由排序管理電路QMGT，將區塊主動請求RqACwithCompletionID3S10內之識別編號ID值3及請求編號ReqN值10，複製至回應排序RESQ1之空狀態之回應排序之一部分，事先預約、確保必要之空狀態之回應排序，用於受取包含對於區塊主動請求RqACwithCompletionID3S10之完了通知資訊的回應ACwithCompletionResID3S10(圖20：步驟15)。
區塊主動請求RqACwithCompletionID3S10之識別編號ID值為3，因此，請求輸出電路RQOUT係進行記憶體裝置M2相關之時序暫存器M2TREG設定之時序資訊之確認，而判斷能否發送區塊主動請求RqACwithCompletionID3S10(圖20：步驟16)。
之後，請求輸出電路RQOUT，在可以發送區塊主動請求RqACwithCompletionID3S10之狀態下，立即將區塊主動請求RqACwithCompletionID3S10發送至記憶體模組MEM(圖20：步驟17)。
當記憶體裝置M0之請求排序電路RqQI不存在有空狀態之請求排序時，記憶體裝置M0係無法受訊所發送之區塊主動請求RqACwithCompletionID3S10。當記憶體裝置M0無法受訊所發送之區塊主動請求RqACID2S10之情況下，在區塊主動請求RqACwithCompletionID3S10之發送之後，記憶體裝置M0，係介由回應信號RsMux0將包含無法受訊資訊NOACC等資訊的回應ResNoAccID3S10，送訊至記憶體控制電路DCMC之回應輸入電路RSIN(步驟18)。回應ResNoAccID3S10係由：回應開始旗標ResStFlag值1、識別編號ID值2、區塊主動指令ACwithCompletion、主編號MID值3、回應編號RESN值10(和請求編號REQN值10相等之值)、及無法受訊資訊NOACC所構成。回應輸入電路RSIN，係將所輸入之回應ResNoAccID3S10送訊至請求輸出電路RQOUT。請求輸出電路RQOUT，係藉由回應ResNoAccID3S10所包含之識別編號ID值3、區塊主動指令ACwithCompletion、主編號MID值3、回應編號ResN值10及無法受訊資訊NOACC，再度發送區塊主動請求RqACwithCompletionID3S10(圖20：步驟17)。當所發送之區塊主動請求RqACwithCompletionID3S10被記憶體裝置M0受訊時，包含記憶體裝置M0之無法受訊資訊NOACC等資訊的回應係不被送訊(圖20：步驟18)。
當區塊主動請求RqACwithCompletionID3S10被發送，而由記憶體裝置M0受訊之後，請求輸出電路RQOUT，係確認請求是否被保持於請求排序REQQ2(圖20：步驟12)。當請求被保持於請求排序REQQ2時，確認該請求是否為讀出請求或需要完了通知的請求(圖20：步驟13)。讀出請求RqRDID3S11為讀出請求，因此請求輸出電路RQOUT係經由排序管理電路QMGT，針對回應排序RESQ1具備之複數個回應排序之中，是否存在未被預約之空狀態之回應排序進行確認(圖20：步驟14)。
回應排序RESQ1內不存在未被預約之空狀態之回應排序時，等待直至未被預約之空狀態之回應排序出現(圖20：步驟14)。回應排序RESQ1內存在未被預約之空狀態之回應排序時，係經由排序管理電路QMGT，將讀出請求RqRDID2S11內之識別編號ID值2及請求編號ReqN值11，複製至回應排序RESQ1之空狀態之回應排序之一部分，事先預約、確保必要之空狀態之回應排序，用於受取讀出請求RqRDID2S11對應之回應(圖20：步驟15)。
讀出請求RqRDID3S11之識別編號ID值為3，因此，請求輸出電路RQOUT，係針對：包含對於記憶體裝置M2之區塊主動請求RqACwithCompletionID3S10之完了通知資訊的回應ACwithCompletionResID3S10被輸入至回應輸入電路RSIN，被保持於回應排序RESQ1進行確認(圖20：步驟16)。
回應ACwithCompletionResID3S10被保持於回應排序RESQ1時，請求輸出電路RQOUT，係對延遲調整電路LCHCK通知發送讀出請求RqRDID3S11，而將讀出請求RqRDID3S11發送至記憶體模組MEM(圖20：步驟17)。
另外，請求輸出電路RQOUT，係對排序管理電路QMGT通知發送讀出請求RqRDID3S11至記憶體模組MEM之事。之後，排序管理電路QMGT，係將被保持於回應排序RESQ1之回應ACwithCompletionResID3S10刪除，再度針對回應排序RESQ1內之回應被儲存之佔有狀態之回應排序數、未被預約之空狀態之回應排序數、及已被預約之空狀態之回應排序數進行計算、更新。
延遲調整電路LCHCK，係受取由請求輸出電路RQOUT被發送讀出請求RqRDID3S11之通知，開始進行延遲之測定。當記憶體裝置M0之請求排序電路RqQI不存在空狀態之請求排序時，記憶體裝置M0係無法受訊所發送之讀出請求RqRDID3S11。如此則，在記憶體裝置M0無法受訊所發送之讀出請求RqRDID3S11時，在讀出請求RqRDID3S11之發送後，記憶體裝置M0，係介由回應信號RsMux0將包含無法受訊資訊NOACC等資訊的回應ResNoAccID3S11，送訊至記憶體控制電路DCMC之回應輸入電路RSIN(步驟18)。
回應ResNoAccID3S11係由：回應開始旗標ResStFlag值1、識別編號ID值3、讀出指令RD32、主編號MID值3、回應編號ResN值11(和請求編號ReqN值11相等之值)及無法受訊資訊NOACC所構成。回應輸入電路RSIN，係將所輸入之回應ResNoAccID3S11送訊至請求輸出電路RQOUT。請求輸出電路RQOUT，係依據回應ResNoAccID3S11所包含之識別編號ID值3、讀出指令RD32、主編號MID值3、回應編號ResN值11及無法受訊資訊NOACC，再度對延遲調整電路LCHCK通知發送讀出請求RqRDID3S11，而將讀出請求RqRDID2S11發送至記憶體模組MEM(圖20：步驟17)。
延遲調整電路LCHCK，係受取來自請求輸出電路RQOUT之讀出請求RqRDID3S11之再度發送之通知，而將目前為止測定之延遲之值全設為無效，再度由最初開始延遲之測定。當記憶體裝置M0受訊所發送之讀出請求RqRDID3S11時，來自記憶體裝置M0之包含無法受訊資訊NOACC等資訊的回應係無法被送訊(圖20：步驟18)。
(資訊處理裝置CPU_CHIP與記憶體模組MEM間之資料傳送)
以下參照圖1～圖8及圖21、22說明資訊處理裝置CPU_CHIP與記憶體模組MEM間之資料傳送。
圖21為資訊處理裝置CPU_CHIP對記憶體模組MEM之請求之動作之一例之流程圖。圖22為記憶體模組MEM對資訊處理裝置CPU_CHIP之回應之動作之一例之流程圖。
首先，說明本實施形態之動作之前，說明成為動作之前提的各暫存器之狀態等。記憶體裝置M0、M1、M2之各個ID暫存器IDR值被設為1、2、及3。架構電路CONFIG內之各暫存器被設為如圖10-圖18所示之值。記憶體控制電路DCMC之請求排序REQQ2之請求排序數為12，該請求排序均為空的狀態。另外，記憶體控制電路DCMC之回應排序RESQ1之請求排序數為24，該回應排序均為空的狀態。另外，記憶體裝置M0之請求排序電路RqQI之請求排序數為12，請求排序電路RqQXI之請求排序數為4，請求排序電路RqQXO之請求排序數為8，彼等請求排序均為空的狀態。另外，記憶體裝置M0之回應排序電路RsQo之請求排序數為8，回應排序電路RsQp之回應排序數為16，彼等回應排序均為空的狀態。另外，記憶體裝置M1之請求排序電路RqQI之請求排序數為8，請求排序電路RqQXI之請求排序數為4，請求排序電路RqQXO之請求排序數為4，於彼等請求排序均未被插入(entry)請求。另外，記憶體裝置M1之回應排序電路RsQo之請求排序數為8，回應排序電路RsQp之回應排序數為8，彼等回應排序均為空的狀態。另外，記憶體裝置M2之請求排序電路RqQI之請求排序數為4，請求排序電路RqQXI之請求排序數為4，請求排序電路RqQXO之請求排序數為4，於彼等請求排序均未被插入請求。另外，記憶體裝置M2之回應排序電路RsQo之請求排序數為8，回應排序電路RsQp之回應排序數為8，彼等回應排序均為空的狀態。另外，記憶體裝置M0、M1、M2之全部記憶體區塊均為非活化狀態。另外，對記憶體裝置M0、M1、M2之請求，係來自資訊處理裝置CPU_CHIP之資訊處理電路CPU3之請求。資訊處理裝置CPU_CHIP對記憶體裝置M0、M1、M2之請求，係由4位元組之共通請求部CMNREQF，及最大36位元組之可變請求部VBREQF構成。共通請求部CM NREQF係由：請求開始旗標ReqStFlag、識別編號ID、指令、主編號MID、可變部請求長度VREQL、及請求編號REQN構成。可變請求部VBREQF係由4位元組之位址及最大32位元組之寫入資料構成。可變部請求長度VREQL，係以位元組單位表示可變請求部VBREQF之長度。記憶體裝置M0、M1、M2具備之1個請求排序，係可以儲存4位元組之共通請求部CMNREQF及最大36位元組之可變請求部VBREQF。另外，記憶體裝置M0、M1、M2對資訊處理裝置CPU_CHIP之請求，係由4位元組之共通回應部CMNRESF及最大32位元組之讀出資料構成。共通回應部CMNRESF係由：回應開始旗標ResStFlag、識別編號ID、指令、主編號MID、讀出資料長度RDL、及回應編號ResN構成。讀出資料長度RDL，係以位元組單位表示讀出資料之長度。記憶體裝置M0、M1、M2具備之1個回應排序，係可以儲存4位元組之共通回應部CMNRESF及最大36位元組之讀出資料。
本實施形態係說明資訊處理裝置CPU_CHIP與記憶體裝置M1間之資料傳送之一例，但資訊處理裝置CPU_CHIP與記憶體裝置M0或M2間之資料傳送，亦進行同樣之動作，因此省略說明。
資訊處理裝置CPU_CHIP之記憶體控制電路DCMC，係經由請求信號RqMux0，使請求開始旗標ReqStFlag值1、識別編號ID值2、完了通知不必要之區塊主動指令AC、主編號MID值3(資訊處理電路CPU3之主編號ID)、可變部請求長度VREQL值4、請求編號ReqN值15、區塊位址BK0、頁位址Row多重化後之請求RqACID2S15，同步於時脈信號RqCK0傳送至記憶體裝置M0(圖21：步驟1)。請求RqACID2S15被輸入至記憶體裝置M0之後，排序確認電路RQQM，係確認請求排序電路RqQI內是否存在空狀態之請求排序(圖21：步驟2)。當請求排序電路RqQI內存在空狀態之請求排序時，記憶體裝置M0係將來自資訊處理裝置CPU_CHIP之請求RqACID2S15，儲存至本身之請求排序電路RqQI之請求排序(圖21：步驟3)。另外，當請求排序電路RqQI內不存在空狀態之請求排序時，記憶體裝置M0無法受訊請求RqACID2S15，因此，在請求RqACID2S15之發送後，記憶體裝置M0，係介由回應信號RsMux0將包含無法受訊資訊NOACC等資訊的回應ResNoAccID2S15，送訊至記憶體控制電路DCMC之回應輸入電路RSIN。回應ResNoAccID2S15係由：回應開始旗標ResStFlag值1、識別編號ID值2、區塊主動指令AC、主編號MID值3、回應編號RESN值15(和請求編號REQN值15相等之值)及無法受訊資訊NOACC所構成。
回應輸入電路RSIN，係將所輸入之回應ResNoAccID2S15送訊至請求輸出電路RQOUT。請求輸出電路RQOUT，係依據回應ResNoAccID2S15所包含之識別編號ID值2、區塊主動指令AC、主編號MID值3、回應編號RESN值15及無法受訊資訊NOACC，再度發送請求RqACID2S15(圖21：步驟1)。之後，ID比較電路CPQ，係針對被插入請求排序電路RqQI之請求排序的請求RqACID2S15所包含之ID值2，與ID暫存器電路IDR保持之ID值1進行比較(圖21：步驟4)。比較結果不一致，因此請求RqACID2S15被傳送至請求排序電路RqQXO(圖21：步驟13)。
之後，請求排序電路RqQXO係針對儲存之請求是否包含讀出指令，或者為完了通知資訊必要之請求進行確認(圖21：步驟14)。請求RqACID2S15係不包含讀出指令，而且為完了通知資訊不必要之請求，因此，記憶體裝置M0係經由請求信號RqMux1將請求RqACID2S15傳送至記憶體裝置M1(圖21：步驟1)。請求RqACID2S15被輸入至記憶體裝置M1之後，記憶體裝置M1之排序確認電路RQQM，係確認請求排序電路RqQI內是否存在空狀態之請求排序(圖21：步驟2)。
請求排序電路RqQI內存在空狀態之請求排序時，記憶體裝置M1，係將來自記憶體裝置M0之請求RqACID2S15儲存至本身之請求排序電路RqQI之請求排序(圖21：步驟3)。另外，記憶體裝置M1之請求排序電路RqQI內不存在空狀態之請求排序時，記憶體裝置M1係無法受訊請求RqACID2S15，因此，在請求RqACID2S15之發送之後，記憶體裝置M1係介由回應信號RsMux1將包含無法受訊資訊NOACC等資訊的回應ResNoAccID2S15傳送至記憶體裝置M0。
記憶體裝置M0，係依據回應ResNoAccID2S15所包含之識別編號ID值2、區塊主動指令AC、主編號MID值3、回應編號RESN值15及無法受訊資訊NOACC，再度發送請求RqACID2S15(圖21：步驟1)。
之後，記憶體裝置M1之ID比較電路CPQ，係針對被插入請求排序電路RqQI之請求排序的請求RqACID2S15所包含之ID值2，與ID暫存器電路IDR所保持之ID值2進行比較(圖21：步驟4)。
比較結果一致，因此請求RqACID2S15被傳送至請求排序RqQXI(圖21：步驟5)。之後，請求排序電路RqQXI係針對儲存之請求是否包含讀出指令，或者為完了通知資訊必要之請求進行確認(圖21：步驟6)。請求RqACID2S15係不包含讀出指令，而且為完了通知資訊不必要之請求，因此，請求排序電路RqQXI係將儲存之請求RqACID2S15傳送至記憶體電路Mem1(圖21：步驟11)。記憶體電路Mem1係依據請求RqACID2S15動作(圖21：步驟12)。具體言之為，記憶體電路Mem1之指令解碼器CmdDec係解讀區塊主動指令BA，藉由控制電路Cont Logic來選擇記憶體區塊NV1BANK0，頁位址63被儲存至記憶體區塊NV1BANK0之頁位址緩衝器PadLat，被輸入至頁解碼器PageDec。之後，記憶體陣列電路NV1Bk0內之頁位址63所連接之記憶格被設為活化，雖未特別限定，1k位元組分之資料被傳送至資料緩衝器DataLat(圖21：步驟12)。
資訊處理裝置CPU_CHIP之記憶體控制電路DCMC，係依據時序暫存器M1TREG被設定之tm1RCD(區塊主動指令與讀出及寫入指令之最小時間間隔)之值16，在請求RqACID2S15傳送後之16時脈週期以後，進行將包含32位元組資料之讀出指令RD32的請求RqRDID2S16(由：請求開始旗標ReqStFlag值1、識別編號ID值2、32位元組資料之讀出指令RD32、主編號MID值3(資訊處理電路CPU3之主編號ID)、可變部請求長度VREQL值4、請求編號ReqN值16、區塊位址BK0、及列位址Col32構成)傳送至記憶體裝置M0之動作。
首先，將和請求RqRDID2S16內之識別編號ID值2及請求編號ReqN值16相等之回應編號ResN16，複製至回應排序RESQ1內之空狀態之回應排序之一部分，為受取請求RqRDID2S16對應之回應ResRD32ID2S16，而是先確保必要之空狀態之回應排序。
接著，請求輸出電路RQOUT，係經由請求信號RqMux0，使RqRDID2S16同步於時脈信號RqCK0而傳送至記憶體裝置M0(圖21：步驟1)。另外，請求輸出電路RQOUT，係將請求RqRDID2S16那之識別編號ID值2及請求編號ReqN值16傳送至延遲調整電路LCHCK，予以保持。之後，和請求RqRDID2S16之傳送同時，延遲調整電路LCHCK，係開始測定和請求RqRDID2S16對應之回應ResRD32ID2S16相關之延遲(圖21：步驟1)。。在請求RqRDID2S16被輸入至記憶體裝置M0之後，請求排序確認電路RQQM係確認請求排序電路RqQI內之空狀態之請求排序是否存在(圖21：步驟2)。
請求排序電路RqQI內之空狀態之請求排序存在時，記憶體裝置M0係將來自資訊處理裝置CPU_CHIP之請求RqRDID2S16，儲存至本身之請求排序電路RqQI之請求排序(圖21：步驟3)。另外，請求排序電路RqQI內之空狀態之請求排序不存在時，記憶體裝置M0無法受訊請求RqRDID2S16，因此在請求RqRDID2S16之發送之後，記憶體裝置M0，係經由回應信號RsMux0，將包含無法受訊資訊NOACC等資訊的回應ResNoAccID1S16，送訊至記憶體控制電路DCMC之回應輸入電路RSIN。
回應輸入電路RSIN，係將所輸入之回應ResNoAccID1S16送訊至請求輸出電路RQOUT。請求輸出電路RQOUT，係依據回應ResNoAccID1S16所包含之識別編號ID值2、讀出指令RD、主編號MID值3、回應編號RESN值16及無法受訊資訊NOACC，再度對延遲調整電路LCHCK通知發送請求RqRDID2S16，而發送請求RqRDID2S16(圖21：步驟1)。
之後，記憶體裝置M0之ID比較電路CPQ，係針對被插入請求排序電路RqQI之請求RqRDID1S16所包含之ID值2，與ID暫存器電路IDR保持之ID值1進行比較(圖21：步驟4)。比較結果不一致，因此請求RqRDID2S16被傳送至請求排序電路RqQXO(圖21：步驟13)。之後，請求排序電路RqQXO，係針對儲存之請求RqRDID2S16是否包含讀出指令，或者為完了通知資訊必要之請求進行確認(圖21：步驟14)。請求RqRDID2S16係包含讀出指令，因此，請求排序電路RqQXO係針對回應排序電路RsQp內是否存在未被預約之空狀態之回應排序進行確認(圖21：步驟15)。回應排序電路RsQp內不存在未被預約之空狀態之回應排序時，係等待直至未被預約之空狀態之回應排序出現。
回應排序電路RsQp內存在未被預約之空狀態之回應排序時，請求排序電路RqQXO，係將請求RqRDID2S16內之識別編號ID值2及請求編號ReqN值16，複製至回應排序電路RsQp內未被預約之空狀態之回應排序，為受取請求RqRDID2S16對應之回應ResRD32ID2S16，而事先預約、確保必要之空狀態之回應排序(圖21：步驟16)。請求排序電路RqQXO，在對回應排序電路RsQp之未被預約之空狀態之回應排序實施預約時，排序確認電路RSQM，係進行回應排序電路RsQo內之未被預約之空狀態之回應排序數與被預約之空狀態之回應排序數之計算、更新(圖21：步驟16)。
之後，記憶體裝置M0係經由請求信號RqMux1，將請求RqRDID2S16傳送至記憶體裝置M1(圖21：步驟1)。請求RqRDID2S16被輸入至記憶體裝置M1之後，記憶體裝置M1之請求排序確認電路RQQM，係確認請求排序電路RqQI內是否存在空狀態之請求排序(圖21：步驟2)。記憶體裝置M1之請求排序電路RqQI內存在空狀態之請求排序時，記憶體裝置M1，係將來自記憶體裝置M0之請求RqRDID2S16，儲存於本身之請求排序電路RqQI之請求排序(圖21：步驟3)。
記憶體裝置M1之請求排序電路RqQI內不存在空狀態之請求排序時，記憶體裝置M1係無法受訊請求RqRDID2S16，因此在請求RqRDID2S16之發送之後，記憶體裝置M1係經由回應信號RsMux1，將包含無法受訊資訊NOACC等資訊的回應ResNoAccID2S16，送訊至記憶體裝置M0。記憶體裝置M0，係依據回應ResNoAccID2S16所包含之識別編號ID值2、讀出指令RD32、主編號MID值3、回應編號RESN值16及無法受訊資訊NOACC，再度發送請求RqRDID2S16(圖21：步驟1)。之後，記憶體裝置M1之ID比較電路CPQ，係針對被插入請求排序電路RqQI之請求排序的請求RqRDID2S16所包含之ID值2，與ID暫存器電路IDR所保持之ID值2進行比較(圖21：步驟4)。
比較結果一致，因此，請求RqRDID2S16被傳送至請求排序RqQXI(圖21：步驟5)。之後，請求排序電路RqQXI係針對儲存之請求RqRDID2S16是否包含讀出指令，或者為完了通知資訊必要之請求進行確認(圖21：步驟6)。請求RqRDID2S16係包含讀出指令，因此，請求排序電路RqQXI，係確認回應排序電路RsQo內是否存在未被預約之空狀態之回應排序(圖21：步驟7)。回應排序電路RsQo內不存在未被預約之空狀態之回應排序時，在未被預約之空狀態之回應排序出現前，請求排序RqQXI係中斷請求RqRDID2S16之傳送。回應排序電路RsQo內存在未被預約之空狀態之回應排序時，請求排序電路RqQXI，係將請求RqRDID2S16內之識別編號ID值2及請求編號ReqN值16，複製至回應排序電路RsQo之未被預約之空狀態之回應排序，為受取請求RqRDID2S16對應之記憶體電路Mem1之讀出資料，而事先預約、確保必要之空狀態之回應排序(圖21：步驟8)。
請求排序電路RqQXI，在對回應排序電路RsQo之未被預約之空狀態之回應排序實施預約後，排序確認電路RSQM，係進行回應排序電路RsQo內之未被預約之空狀態之回應排序數與被預約之空狀態之回應排序數之計算、更新(圖21：步驟8)。之後，請求排序電路RqQXI係將儲存之請求RqRDID2S16傳送至記憶體電路Mem1(圖21：步驟9)。記憶體電路Mem1，係依據請求RqRDID2S16動作(圖21：步驟10)。具體言之為，32位元組資料讀出指令RD32係由指令信號CMD，區塊位址0及列位址32係由位址信號ADD，而被送訊至記憶體電路Mem1。指令解碼器CmdDec，係解讀32位元組資料讀出指令RD32，藉由控制電路Cont Logic來選擇記憶體區塊NV1BANK0，列位址32被儲存至記憶體區塊NV1BANK0之列位址緩衝器CAddLat，被輸入至列解碼器ColDec。
之後，以列位址32為開始位址，由記憶體區塊NV1BANK0之資料緩衝器DataLat讀出32位元組分之資料，介由資料控制電路DataCont將其儲存於讀出資料緩衝器RDataLat，之後，由讀出資料緩衝器RDataLat被讀出之32位元組分之資料，係被附加由回應開始旗標ResStFlag值1、識別編號ID值2(和ID暫存器值2相等之值)、32位元組資料讀出指令RD32、主編號MID值3(資訊處理電路CPU3之主編號ID)、讀出資料長度RDL值32、回應編號ResN值16(和請求編號ReqN值16相等之值)所構成之共通回應部CMNRESF，作為回應ResRD32ID2S16而被插入回應排序控制電路RsCT內之回應排序電路RsQo之回應排序(圖22：步驟17)。
記憶體裝置M1之排序確認電路RSQM，當回應ResRD32ID2S16被插入記憶體裝置M1之回應排序電路RsQo之後，係針對回應排序電路RsQo內之已被儲存有回應的佔有狀態之回應排序數、已被預約之空狀態之回應排序數及未被預約之空狀態之回應排序數進行計算、更新(圖22：步驟18)。接著，記憶體裝置M1之回應時程電路SCH，係針對被插入回應排序電路RsQo及回應排序電路RsQp之回應的回應優先順位進行決定(圖22：步驟19)。被插入回應排序電路RsQo及回應排序電路RsQp之回應僅有回應ResRD32ID2S16，因此回應ResRD32ID2S16之回應優先順位為最高(圖22：步驟19)回應時程電路SCH，係將回應ResRD32ID2S16經由回應信號RsMux1送訊至記憶體裝置M0(圖22：步驟20)。
之後，記憶體裝置M1之排序確認電路RSQM，係再度針對回應排序電路RsQo內之已被儲存有回應的佔有狀態之回應排序數、已被預約之空狀態之回應排序數及未被預約之空狀態之回應排序數進行計算、更新(圖22：步驟21)。
另外，記憶體裝置M1之回應排序電路RsQo內之回應僅有回應ResRD32ID2S1，在被送訊至資訊處理裝置CPU_CHIP之前(圖22：步驟22)，係被傳送至記憶體裝置M0之回應排序電路RsQp(圖22：步驟17)。
記憶體裝置M0，為事先確保在回應排序電路RsQp內受取回應ResRD32ID2S16用之空狀態之回應排序，因此回應ResRD32ID2S16係被儲存於記憶體裝置M0之回應排序電路RsQp(圖22：步驟17)。
當回應ResRD32ID2S16被插入記憶體裝置M0之回應排序電路RsQo之後，記憶體裝置M0之排序確認電路RSQM，係針對回應排序電路RsQp內已被儲存有回應的佔有狀態之回應排序數、已被預約之空狀態之回應排序數及未被預約之空狀態之回應排序數進行計算、更新(圖22：步驟18)。接著，記憶體裝置M0之回應時程電路SCH，係針對被插入回應排序電路RsQo及回應排序電路RsQp之回應的回應優先順位進行決定(圖22：步驟19)。被插入回應排序電路RsQo及回應排序電路RsQp之回應僅有回應ResRD32ID2S16，因此回應ResRD32ID2S16之回應優先順位為最高(圖22：步驟19)回應時程電路SCH，係將回應ResRD32ID2S16經由回應信號RsMux0送訊至資訊處理裝置CPU_CHIP(圖22：步驟20)。記憶體裝置M0之回應排序電路RsQp內之回應ResRD32ID2S16完全被傳送至資訊處理裝置CPU_CHIP之後，排序確認電路RSQM，係針對回應排序電路RsQp內已被儲存有回應的佔有狀態之回應排序數、已被預約之空狀態之回應排序數及未被預約之空狀態之回應排序數進行計算、更新(圖22：步驟21)。
資訊處理裝置CPU_CHIP，為事先確保在回應排序電路RsQp內受取回應ResRD32ID2S16用之空狀態之回應排序，而將回應ResRD32ID2S16儲存於回應輸入電路RSIN。記憶體裝置M0之回應排序電路RsQo內之回應ResRD32ID2S16被送訊至資訊處理裝置CPU_CHIP之後(圖22：步驟22)，資訊處理裝置CPU_CHIP與記憶體裝置M0間之資料傳送完了(圖22：步驟23)。記憶體控制電路DCMC之回應輸入電路RSIN受取回應ResRD32ID2S16之後，係將回應ResRD32ID2S16包含之識別編號ID值2與回應編號ResN值16予以取出，送訊至延遲調整電路LCHCK。延遲調整電路LCHCK，係由彼等識別編號ID值2與回應編號ResN值16，獲知請求RqRDID2S16之回應ResRD32ID2S16被返回之事，而結束延遲之測定。
延遲調整電路LCHCK，係針對延遲測定結果，與架構電路CONFIG內之延遲暫存器LTREG被設定之識別編號ID值2所對應之延遲LatBank進行比較。比較結果，其差分超出回應重複允許時間幅度DOVLP時，延遲調整電路LCHCK，係以使對於今後產生之讀出請求的測定延遲相等於延遲LatBank值24時脈週期的方式，進行延遲補正。另外，比較結果成為回應重複允許時間幅度DOVLP以內時，延遲調整電路LCHCK係不進行延遲補正。
另外，延遲調整電路LCHCK，係針對延遲測定結果，與架構電路CONFIG內之延遲暫存器LTREG被設定之識別編號ID值2所對應之延遲LatTimeOut進行比較。比較結果，若延遲測定結果超出LatTimeOut值100時，係對請求輸出電路RQOUT通知時間逾期錯誤(time out error)。比較結果，若延遲測定結果在LatTimeOut值100以內時係不通知時間逾期錯誤。
另外，回應ResRD32ID2S16被儲存至回應排序RESQ1時，排序管理電路QMGT，係再度針對回應排序RESQ1內被儲存有回應的佔有狀態之回應排序數、回應排序RESQ1內未被預約之空狀態之回應排序數及已被預約之空狀態之回應排序數進行計算、更新。
另外，當儲存於回應排序RESQ1之回應ResRD32ID2S16被送訊至資訊處理電路CPU3時，排序管理電路QMGT係將保持於回應排序RESQ1之回應ResRD32ID2S16刪除，再度針對回應排序RESQ1內被儲存有回應的佔有狀態之回應排序數、回應排序RESQ1內未被預約之空狀態之回應排序數及已被預約之空狀態之回應排序數進行計算、更新。
如上述說明，藉由對請求附加識別編號ID及請求編號，可使請求確實由資訊處理裝置CPU_CHIP被傳送至各記憶體裝置。另外，藉由對請求附加識別編號ID及請求編號，可以確認由個記憶體進行正確之資料傳送，藉由資訊處理裝置CPU_CHIP與記憶體裝置M0、M1、M2之串聯連接，可以減少連接信號數之同時，資訊處理裝置CPU_CHIP可以執行所要之處理。另外，當資訊處理裝置CPU_CHIP欲由記憶體模組MEM讀出資料，而由資訊處理裝置CPU_CHIP將包含讀出指令的請求ReqRD傳送至記憶體裝置M0時，係事先於資訊處理裝置CPU_CHIP之回應排序RESQ1內，針對未被預約之空狀態之回應排序予以預約，據以確保對於請求ReqRD之回應ResRD之受取用的必要之空狀態之回應排序。另外，記憶體裝置M0將請求ReqRD傳送至記憶體裝置M1時，係事先針對記憶體裝置M0之回應排序ResQp內未被預約之空狀態之回應排序進行預約，據以確保對於請求ReqRD之回應ResRD之受取用的必要之空狀態之回應排序。另外，記憶體裝置M1將請求ReqRD傳送至記憶體裝置M2時，係事先針對記憶體裝置M1之回應排序ResQp內未被預約之空狀態之回應排序進行預約，據以確保對於請求ReqRD之回應ResRD之受取用的必要之空狀態之回應排序。藉由實施此種動作，本實施形態之資訊處理記憶體系統，係可以經常確保必要之空狀態之回應排序，用於由資訊處理裝置CPU_CHIP傳送對於請求ReqRD之回應ResRD，回應ResRD可以最短延遲被傳送至資訊處理裝置CPU_CHIP。
另外，進行延遲之實測，確認該實測延遲值與被保持於延遲暫存器LTREG之延遲值之差分是否在回應重複允許時間DOVLP以內，因此，可以判斷本實施形態之資訊處理記憶體系統正常動作。
(讀出及寫入動作)
圖23表示於延遲控制模態中，請求輸出電路RQOUT針對：對其所發送至請求信號RqMux0上之讀出請求的回應之時間帶，與已經發送之回應之時間帶之間的回應彼此所重疊之時間幅度，所進行之確認，及依據該結果之讀出請求發送之前之流程，以及寫入請求發送之前之流程。
雖未特別限定，係表示請求輸出電路RQOUT對記憶體裝置Mn(n=0、1、2)發送讀出請求RqRMn及RqRRMn(n=0、1、2)時之流程圖之一例。於延遲控制暫存器LTCREG內之LCONT係被設定為1，於回應重複允許時間DOVLP係被設定為值m。
讀出請求RqRMn係由記憶體裝置Mn之記憶體電路Memn讀出資料用的讀出請求，讀出請求RqRRMn係由記憶體裝置Mn之回應排序RsQo直接讀出資料用的讀出請求。
回應重複允許時間DOVLP係表示：由對已經發送至請求信號RqMux0之例如對於記憶體裝置M0之請求A的回應A之先頭時間位置起算，此情況下針對記憶體裝置M0以外之次一發送之記憶體裝置之請求B的回應B之時間帶，當回應B之時間帶和回應A之時間帶存在著重疊之時間帶時，該重疊之時間帶可以被允許之時間幅度。
亦即，當重複允許時間DOVLP為m時，記憶體控制電路DCMC係使：由對已經發送至請求信號RqMux0之任一記憶體裝置(記憶體裝置M0、M1、M2之任一)之請求A的回應A之先頭時間位置起算，對次一發送之記憶體裝置之請求B的回應B之時間帶，使回應B之時間帶在重疊m時脈週期以內之範圍內，以儘可能縮小各個回應之延遲的方式，請求信號RqMux0輸出請求。
於此，在說明具體動作之前，先說明請求輸出電路RQOUT具備之計數器DnS、DnE、CnTRCD。
首先，說明計數器CnTRCD。首先，包含對記憶體裝置Mn之區塊主動指令AC的請求被傳送之後，欲傳送由記憶體裝置Mn之記憶體電路Memn讀出資料的讀出指令，或對記憶體電路Memn寫入資料的寫入指令之請求時，設定於時序暫存器MnTREG之tmnRCD值之時間間隔為必要者。請求輸出電路RQOUT內之記憶體裝置Mn之計數器CnTRCD，係該時間間隔tmnRCD之確認用的計數器。另外，計數器CnTRCD，在電力上升序列(power up sequence)之際係被初期設定為0。包含區塊主動指令AC之請求被傳送前設定於時序暫存器MnTREG之tmnRCD值，係被設定於計數器CnTRCD，計數器CnTRCD係和時脈信號CLK同步被逐次減一直至設定之值成為0。
計數器DnS及計數器DnE係計數器，用於表示：當對於記憶體裝置Mn之包含讀出指令的請求之回應，經由回應信號RsMux0被輸入至記憶體控制電路DCMC時，回應之先頭時間位置RTLn及最後尾時間位置RBLn。亦即，自計數器DnS值至計數器DnE值為止之期間，係表示對於記憶體裝置Mn之包含讀出指令的請求之回應出現於回應信號RsMux0上的相對之時間帶mnRsDr。
另外，請求輸出電路RQOUT，係和對於記憶體裝置Mn之包含讀出指令的請求被傳送之同時，對於計數器DnS及DnE進行，如後述說明之被設定有先頭時間位置的暫存器NxDs之值及被設定有最後尾時間位置的暫存器NxDe之值的設定。之後，計數器DnS及DnE，係和時脈信號CLK同步使計數器DnS及DnE被設定之值逐次減一，而將出現於回應信號RsMux0的相對之時間帶mnRsDr予以更新。另外，計數器DnS及計數器DnE，雖未特別限定，於電力上升序列之際，係藉由資訊處理電路CPU0被初期設定為0。
以下說明具體動作。於此係設為以如圖1所示資訊處理系統為前提，具有3個記憶體裝置M0～M2者。
首先，請求輸出電路RQOUT，係在由請求信號RqMux0發送請求保持電路NxPCK所保持請求之前(START)，確認該請求為讀出請求(RqRMn或RqRRMn)或者為寫入請求RqWMn(步驟0)。
該請求為讀出請求(RqRMn或RqRRMn)時，對於個別之讀出請求(RqRMn或RqRRMn)，係針對其之回應RsRMn之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將其分別設定於暫存器NxDs及暫存器NxDe(步驟1)。
來自請求輸出電路RQOUT之請求為讀出請求RqRRMn時，係進入步驟3。另外，來自請求輸出電路RQOUT之請求為讀出請求RqRMn時，係進行以下條件1～3之確認(步驟2)。
條件1：讀出請求RqRMn為對記憶體裝置M0之請求時，計數器C0TRCD值是否為0(C0TRCD==0)。
條件2：讀出請求RqRMn為對記憶體裝置M1之請求時，計數器C1TRCD值是否為0(C1TRCD==0)。
條件3：讀出請求RqRMn為對記憶體裝置M2之請求時，計數器C2TRCD值是否為0(C2TRCD==0)。
未滿足條件1～3之其中任一時係無法輸出請求，因此，請求輸出電路RQOUT係將讀出請求RqRMn之發送延期1時脈週期(步驟7)。藉由將讀出請求RqRMn之發送延期1時脈週期，使全部計數器CT0RCD、CT1RCD、CT2RCD之值減一。滿足條件1～3之其中任一時係進入步驟3。
於步驟3，請求輸出電路RQOUT係進行以下條件4～6之確認。
條件4：暫存器NxDs值是否存在於計數器D0S值與計數器D0E值之間(D0S值≦NxDs值＜D0E值)。
條件5：暫存器NxDs值是否存在於計數器D1S值與計數器D1E值之間(D1S值≦NxDs值＜D1E值)。
條件6：暫存器NxDs值是否存在於計數器D2S值與計數器D2E值之間(D2S值≦NxDs值＜D2E值)。
滿足條件4～6之其中任一時，回應RsRMn乃屬於對已發送之請求的回應之時間帶，和對其後所欲發送之請求的回應之開始時間位置呈重疊者，於此狀態下發送請求時，基於存在著對已發送之請求的回應之故，對其後發送之請求的回應必須插入記憶體裝置之回應排序RsQo予以等待，導致無法以所期待之延遲進行回應。因此，請求輸出電路RQOUT係將讀出請求RqRMn之發送延期1時脈週期(步驟8)。藉由將讀出請求RqRMn之發送延期1時脈週期，使全部計數器D0S、D0E、D1S、D1E、D2S、D2E之值減一。
未滿足條件4～6之其中任一時，請求輸出電路RQOUT係進行以下條件7～9之確認(步驟4)。
條件7：暫存器NxDe值是否存在於計數器D0S值與計數器D0E值之間(D0S值-1≦NxDe值≦D0E值)。
條件8：暫存器NxDe值是否存在於計數器D1S值與計數器D1E值之間(D1S值-1≦NxDe值≦D1E值)。
條件9：暫存器NxDe值是否存在於計數器D2S值與計數器D2E值之間(D2S值-1≦NxDe值≦D2E值)。
未滿足條件7～9之其中任一時，回應RsRMn乃屬於在和對已發送之請求的回應之間不存在重疊之時間帶者，因此，請求輸出電路RQOUT係將讀出請求RqRMn予以發送(步驟6)。
滿足條件7～9之其中任一時，回應RsRMn乃屬於在和對已發送之請求的回應之間存在著重疊之時間帶者(具體言之為，對其後所欲發送之請求的回應被先行開始，成為在其之途中對已發送之請求的回應被開始之狀態)，因此，請求輸出電路RQOUT係進行以下條件10～12之確認(步驟5)。亦即，針對回應RsRMn之時間帶和對已發送之請求的回應之時間帶所重疊之時間幅度，是否為DOVLP值以下進行確認。
條件10：回應RsRMn為記憶體裝置M0之回應時，
DOVLP值≦時間幅度RSOLP值=(暫存器NxDe值+1)-(D1S值-1)
DOVLP值≦時間幅度RSOLP值=(暫存器NxDe值+1)-(D2S值-1)
條件11：回應RsRMn為記憶體裝置M1之回應時，
DOVLP值≦時間幅度RSOLP值=(暫存器NxDe值+1)-(D0S值-1)
DOVLP值≦時間幅度RSOLP值=(暫存器NxDe值+1)-(D2S值-1)
條件12：回應RsRMn為記憶體裝置M2之回應時，
DOVLP值≦時間幅度RSOLP值=(暫存器NxDe值+1)-(D0S值-1)
DOVLP值≦時間幅度RSOLP值=(暫存器NxDe值+1)-(D1S值-1)
未滿足條件10～12之其中任一時，回應RsRMn之時間帶，和對已發送之請求的回應之時間帶所重疊之時間幅度RSOLP值係大於DOVLP值而為不被允許的時間幅度，因此，請求輸出電路RQOUT係將讀出請求RqRMn之發送延期1時脈週期(步驟8)。藉由將讀出請求RqRMn之發送延期1時脈週期，使全部計數器D0S、D0E、D1S、D1E、D2S、D2E之值減一。
滿足條件10～12之其中任一時，回應RsRMn之時間帶，和對已發送之請求的回應之時間帶所重疊之時間幅度RSOLP值係DOVLP值以下，而為被允許的時間幅度，因此，請求輸出電路RQOUT係將讀出請求RqRMn予以發送。另外，請求輸出電路RQOUT，係由對讀出請求RqRMn之回應RsRMn獲知，對已發送之請求的回應之時間帶係在時間上僅往後移位時間幅度RSOLP分，因此，和讀出請求RqRMn之發送同時，進行對移位之回應的先頭時間位置(D0S值、D1S值、D2S值之其中任一)及最後尾時間位置(D0E值、D1E值、D2E值之其中任一)之更新(步驟6)。步驟6的先頭時間位置及最後尾時間位置之更新方法如下。
移位之回應為記憶體裝置M0之回應時，
計數器D0S值=計數器D0S值-1+時間幅度RSOLP值
計數器D0E值=計數器D0E值-1+時間幅度RSOLP值
移位之回應為記憶體裝置M1之回應時，
計數器D1S值=計數器D1S值-1+時間幅度RSOLP值
計數器D1E值=計數器D1E值-1+時間幅度RSOLP值
移位之回應為記憶體裝置M2之回應時，
計數器D2S值=計數器D2S值-1+時間幅度RSOLP值
計數器D2E值=計數器D2E值-1+時間幅度RSOLP值
請求輸出電路RQOUT，為能常時進行對時間上往後移位之回應的先頭時間位置與最後尾時間位置之更新，回應之時間帶呈現重疊之時間幅度RSOLP必須大於回應重複允許時間DOVLP。亦即，請求輸出電路RQOUT，係將回應之延遲之變動抑制在回應重複允許時間DOVLP值以內之同時，使資料傳送速率達到最大限的方式將請求發送至記憶體裝置。另外，延遲控制旗標FCFLG為0(延遲非控制模態)時係僅執行圖23之步驟1，滿足條件時立即發送請求。
步驟0之結果，當請求保持電路NxPCK所保持之請求為寫入請求RqWMn時，係進行以下條件1～3之確認(步驟9)。
條件1：寫入請求RqWMn為對記憶體裝置M0之請求時，計數器C0TRCD值是否為0(C0TRCD==0)。
條件2：寫入請求RqWMn為對記憶體裝置M1之請求時，計數器C1TRCD值是否為0(C1TRCD==0)。
條件3：寫入請求RqWMn為對記憶體裝置M2之請求時，計數器C2TRCD值是否為0(C2TRCD==0)。
未滿足條件1～3之其中任一時係無法輸出請求，因此，請求輸出電路RQOUT係將寫入請求RqWMn之發送延期1時脈週期(步驟11)。藉由將寫入請求RqWMn之發送延期1時脈週期，使全部計數器CT0RCD、CT1RCD、CT2RCD之值減一。滿足條件1～3之其中任一時，請求輸出電路RQOUT係發送寫入請求RqWMn(步驟10)。
圖24表示記憶體控制電路DCMC之延遲暫存器LTREG內之記憶體裝置M0之延遲LatQue值設為8，延遲LatBank值設為12，記憶體裝置M1之延遲LatQue值設為20，延遲LatBank值設為24，記憶體裝置M2之延遲LatQue值設為8，延遲LatBank值設為32，記憶體裝置M0相關之時序暫存器M0TREG之tm0RCD值設為8，記憶體裝置M1相關之時序暫存器M1TREG之tm1RCD值設為8，記憶體裝置M2相關之時序暫存器M2TREG之tm2RCD值設為4000時之，由記憶體裝置M0及記憶體裝置M1讀出資料之動作，及對記憶體裝置M0寫入資料之動作相關之動作波形之一例。
另外，表示記憶體控制電路DCMC和時脈CLK同步動作，延遲控制暫存器LCREG內之延遲控制旗標LCFLG設為1，回應重複允許時間DOVLP設為0時之動作波形之一例。
回應重複允許時間DOVLP係表示：由對已經發送至請求信號RqMux0之例如對於記憶體裝置M0之請求A的回應A之先頭時間位置起算，此情況下針對記憶體裝置M0以外之次一發送之記憶體裝置之請求B的回應B之時間帶，當回應B之時間帶和回應A之時間帶存在著重疊之時間帶時，該重疊之時間帶可以被允許之時間幅度。
回應重複時間幅度DOVLP為0時，記憶體控制電路DCMC，係自對已經發送至請求信號RqMux0之對於任一記憶體裝置(記憶體裝置M0、M1、M2之任一)之請求A的回應A之先頭時間位置起，以使對次一發送之記憶體裝置之請求B的回應B之時間帶完全不存在重疊的方式，將個別之回應固定於最小延遲的方式，對請求信號RqMux0輸出請求(延遲固定模態)。
另外，於請求排序REQQ2被保持：請求RqACID2S4、RqACID1S5、RqR4ID2S6、RqRR4ID1S7、RqW8ID1S8。
請求RqACID2S4係對記憶體裝置M1之區塊主動指令，請求RqACID1S5係對記憶體裝置M0之區塊主動指令，請求RqR4ID2S6係對記憶體裝置M1之讀出請求，請求RqRR4ID1S7係對記憶體裝置M0之讀出請求，請求RqW8ID1S8係對記憶體裝置M0之寫入請求。
請求RqACID2S4係由：請求開始旗標RqStFL值1、識別編號ID值2、主動指令AC、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值4、區塊位址BK0及頁位址ROW63構成。
請求RqACID1S5係由：請求開始旗標RqStFL值1、識別編號ID值1、主動指令AC、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值5、區塊位址BK0及頁位址ROW0構成。
請求RqR4ID2S6係由：請求開始旗標RqStFL值1、識別編號ID值2、讀出指令RD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值6、回應排序編號QUN值0、區塊位址BK0、列位址COL32、及讀出資料長度RDL值4構成。
請求RqRR4ID1S7係由：請求開始旗標RqStFL值1、識別編號ID值1、回應排序讀出指令RRD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值7、回應排序編號RQN值0、位元組位址BTADD值0、及讀出資料長度RDL值4構成。
請求RqW8ID1S8係由：請求開始旗標RqStFL值1、識別編號ID值1、寫入指令WT、主編號MID值3、可變部請求長度VREQL值8、請求編號ReqN值8、區塊位址BK0及列位址COL0、寫入資料長度RDL值8、及8位元組寫入資料WData構成。
請求輸出電路RQOUT係依序解讀被保持於請求排序REQQ2之請求。解讀結果，當請求為讀出請求時，請求輸出電路RQOUT係針對：對該讀出請求之回應，經由回應信號RsMux0被輸入至記憶體控制電路DCMC時，之回應之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算。之後，分別將回應之先頭時間位置RTLAT及最後尾時間位置RBLAT設定於暫存器NxDs及暫存器NxDe。
雖未特別限定，對於請求RqRR4ID1S7之回應RsRR4ID1S7之先頭時間位置RTLAT，係成為延遲m0Lat值=8，最後尾時間位置RBLAT可表示如下。最後尾時間位置RBLAT=(延遲m0Lat值)+{(共通回應部CMNRESF之位元組數CMNBL+讀出資料之位元組數RDBL)÷回應信號數RsBL(位元組換算)}-1}。
其中，延遲m0Lat值=8，共通回應部CMNRESF之位元組數CMNBL=4，讀出資料之位元組數RDBL=4，回應信號數RsBL=1時，最後尾時間位置RBLAT=8+{((4+4)÷1)-1}=15。因此，請求RqRR4ID1S7之情況下，於暫存器NxDs係被保存先頭時間位置RTLAT之值8，於暫存器NxDe係被保存最後尾時間位置RBLAT之值15。
另外，對請求RqR4ID2S6之回應RsR4ID2S6之先頭時間位置RTLAT係延遲m1Lat=24，最後尾時間位置RBLAT，當回應RsR4ID2S6之延遲m1Lat值=24，共通回應部CMNRESF之位元組數CMNBL=4，讀出資料之位元組數RDBL=4，回應信號數RsBL=1時，最後尾時間位置RBLAT=24+{((4+4)÷1)-1}=31。因此，請求RqR4ID2S6之情況下，於暫存器NxDs係被保存先頭時間位置RTLAT之值24，於暫存器NxDe係被保存最後尾時間位置RBLAT之值31。
傳送請求RqACID1S5之前，計數器C0TRCD係被設為tm0RCD值8，計數器C0TRCD係同步於時脈CLK將其值逐次減一，在計數器C0TRCD之值成為0時，請求輸出電路RQOUT可對記憶體裝置M0之記憶體電路Mem0傳送包含讀出及寫入指令的請求。
傳送請求RqACID2S4之前，計數器C1TRCD係被設為tm1RCD值8，計數器C1TRCD係同步於時脈CLK將其值逐次減一，在計數器C1TRCD之值成為0時，請求輸出電路RQOUT可對記憶體裝置M1之記憶體電路Mem1傳送包含讀出及寫入指令的請求。
對記憶體裝置M2傳送包含區塊主動指令AC之請求之前，計數器C2TRCD係被設為tm2RCD值1000，計數器C1TRCD係同步於時脈CLK將其值逐次減一，在計數器C1TRCD之值成為0時，請求輸出電路RQOUT可對記憶體裝置M2之記憶體電路Mem2傳送包含讀出及寫入指令的請求。
說明由請求輸出電路RQOUT輸出請求時之記憶體模組MEM之動作。
當請求RqACID2S4由請求輸出電路RQOUT被輸出時，記憶體裝置M0係針對包含於請求RqACID2S4之ID值2，與本身之ID暫存器電路IDR保持之ID值1進行比較，基於不一致而將請求RqACID2S4傳送至記憶體裝置M1。記憶體裝置M1，係依據包含於請求RqACID2S4之ID值2，與本身之ID暫存器電路IDR保持之ID值2成為一致，而確認為對本身之請求。之後，記憶體裝置M1，係利用包含於請求RqACID2S4之區塊主動指令AC、區塊位址BK0、頁位址ROW63，使記憶體電路NV1BK0內之頁位址63所連接之記憶格活化，將1k位元組分之資料傳送至資料緩衝器DataLat。
之後，當請求RqACID1S5由請求輸出電路RQOUT被輸出時，記憶體裝置M0係依據包含於請求RqACID1S5之ID值1，與本身之ID暫存器電路IDR保持之ID值1成為一致，而確認為對本身之請求。之後，記憶體裝置M0，係利用包含於請求RqACID1S5之區塊主動指令AC、區塊位址BK0、頁位址ROW0，使記憶體電路MBank0內之頁位址0所連接之記憶格活化，將1k位元組分之資料傳送至感測放大器SenseAmp。
請求輸出電路RQOUT，係由請求信號RqMux0輸出請求RqACID1S5之後，於CLK之時間位置11，將請求排序REQQ2所保持之請求RqR4ID2S6取入於請求保持電路NxPCK，解讀請求RqR4ID2S6為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置12，針對請求RqR4ID2S6所對應之回應RsR4ID2S6之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值24設定於暫存器NxDs，將最後尾時間位置RBLAT值31設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqR4ID2S6，而在對記憶體裝置M1之請求RqACID1S5之輸出完了之前，(CLK之時間位置17)，確認計數器C1TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值24、暫存器NxDe值31、計數器D0S值0、計數器D0E值0、計數器D1S值0、計數器D1E值0、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值0進行比較，確認在對於請求RqR4ID2S6之回應RsR4ID2S6，是否存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。於CLK之時間位置18，由請求信號RqMux0輸出請求RqR4ID2S6，對計數器D1S及D1E設定暫存器NxDs之值24及暫存器NxDe值31(圖23之步驟6之處理)。
之後，請求輸出電路RQOUT，係由請求信號RqMux0輸出請求RqR4ID2S6之後，於CLK之時間位置19，將請求排序REQQ2所保持之請求RqRR4ID1S7取入於請求保持電路NxPCK，解讀請求RqRR4ID1S7為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置20，針對請求RqRR4ID1S7所對應之回應RsRR4ID1S7之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值8設定於暫存器NxDs，將最後尾時間位置RBLAT值15設定於暫存器NxDe。
之後，請求輸出電路RQOUT係為輸出請求RqRR4ID1S7，而在CLK之時間位置25確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值8、暫存器NxDe值15、計數器D0S值0、計數器D0E值0、計數器D1S值17、計數器D1E值24、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值0進行比較，確認在對於請求RqRR4ID1S7之回應RsRR4ID1S7不存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。
於次一CLK之時間位置26，由請求信號RqMux0輸出請求RqRR4ID1S7，對計數器D0S及D0E設定暫存器NxDs之值8及暫存器NxDe值25(圖23之步驟6之處理)。
請求輸出電路RQOUT，係由請求信號RqMux0輸出請求RqR4ID1S7之後，於CLK之時間位置27，將請求排序REQQ2所保持之請求RqW8ID1S8取入於請求保持電路NxPCK，於次一週期(時間位置28)，解讀請求RqW8ID1S8為寫入請求之結果(圖23之步驟0)，於CLK之時間位置33，確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，於CLK之時間位置34，由請求信號RqMux0將包含8位元組之寫入資料WData的請求RqW8ID1S8予以輸出(圖23之步驟10之處理)。
以下說明回應之動作。記憶體裝置M0，係受取請求RqR4ID2S6，針對該請求RqR4ID2S6所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值1進行比較。兩者不一致，因此記憶體裝置M0係將請求RqR4ID2S6送訊致記憶體裝置M1。
記憶體裝置M1，係受取請求RqR4ID2S6，依據該請求RqR4ID2S5所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值2成為一致，而確認為對本身之請求。接著，記憶體裝置M1係利用請求RqR4ID2S6包含之讀出指令RD、區塊位址BK0及列位址COL32、讀出資料長度RDL值位元組位址BTADD值0、讀出資料長度RDL值4，由記憶體電路Mem2之記憶體區塊NV2B0之資料緩衝器DataLat，以列位址32作為開始位址而讀出4位元組分之資料。
在讀出之4位元組分之資料，係被附加由回應開始旗標ResStFlag值1、識別編號ID值2、4位元組資料之讀出指令RD4、主編號MID值3、讀出資料長度RDL值4、回應編號ResN值6(和請求編號ReqN值6相等之值)構成之共通回應部CMNRESF而產生回應RsR4ID2S6。之後，回應RsR4ID2S6，係被傳送至回應排序編號QUN值0所指定回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux1被送訊至致記憶體裝置M0。
回應RsR4ID2S6係被儲存至記憶體裝置M0之回應排序電路RsQp，介由回應信號RsMux0被輸入至記憶體控制電路DCMC之回應輸入電路RSIN。此時之回應RsR4ID2S6之延遲係成為24時脈週期。
記憶體裝置M0，係受取請求RqRR4ID1S7，依據該請求RqRR4ID1S7所包含之ID 值1，與本身之ID暫存器電路IDR所保持之ID值1成為一致，而確認為對本身之請求。接著，記憶體裝置M0係利用請求RqRR4ID1S7包含之回應排序讀出指令RRD、回應排序編號RQN值0、位元組位址BTADD值0、讀出資料長度RDL值4，由記憶體裝置M0之回應排序RsQo內之回應排序編號QUN值0所指定之回應排序編號0之回應排序，以位元組位址BTADD值0作為開始位址而讀出4位元組分之資料。
此時，為直接由回應排序電路RsQo讀出資料，回應RsRR4ID1S7之延遲成為8時脈週期。
如上述說明，對各記憶體裝置之請求之回應的時間帶進行管理，介由發送請求，可以實現低延遲而且達成高速資料傳送速率。另外，不受請求之輸入順序影響，早讀出之資料無須等待讀出較慢之資料，可以立即讀出，可以達成高速化。另外，請求介面電路ReIF與回應介面電路可以獨立動作，因此可以同時執行資料之讀出動作與寫入動作，可提升資料傳送性能。
上述係說明記憶體裝置M0之資料讀出及寫入，帶對於其他記憶體裝置M1及M2亦可執行同樣動作。另外，於個別之記憶體裝置，請求介面電路ReIF與回應介面電路可以獨立動作，因此即使對不同記憶體裝置之資料讀出及寫入產生之情況下，以可以分別獨立並列處理各別之請求，可提升資料傳送性能。
圖25為對延遲控制暫存器LTCREG內之延遲控制旗標LCFLG設為1，對回應重複允許時間幅度DOVLP設為0時(延遲固定模態)之，由記憶體控制電路DCMC之記憶體裝置M0及記憶體裝置M1之資料讀出動作之動作波形之一例。
又，於請求排序REQQ2係被保持請求RqR4ID1S4、RqR4ID2S5、RqR4ID1S6。
請求RqR4ID1S4、及請求RqR4ID1S6係對記憶體裝置M0之4位元組資料之讀出請求，請求RqR4ID2S5係對記憶體裝置M1之4位元組資料之讀出請求。
請求RqR4ID1S4係由：請求開始旗標RqStFL值1、識別編號ID值1、讀出指令RD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值4、回應排序編號QUN值0、區塊位址BK0及列位址COL32、讀出資料長度RDL值4構成。
請求RqR4ID2S5係由：請求開始旗標RqStFL值1、識別編號ID值2、讀出指令RD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值5、回應排序編號QUN值0、區塊位址BK0及列位址COL32、讀出資料長度RDL值4構成。
請求RqR4ID1S6係由：請求開始旗標RqStFL值1、識別編號ID值1、讀出指令RD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值5、回應排序編號QUN值0、區塊位址BK0及列位址COL64、讀出資料長度RDL值4構成。
請求輸出電路RQOUT係依序解讀被保持於請求排序REQQ2之請求。解讀結果，當請求為讀出請求時，請求輸出電路RQOUT係針對：對該讀出請求之回應，經由回應信號RsMux0被輸入至記憶體控制電路DCMC時，之回應之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算。
之後，分別將回應之先頭時間位置RTLAT及最後尾時間位置RBLAT設定於暫存器NxDs及暫存器NxDe。
於圖25之例，對於請求RqR4ID1S4、RqR4ID1S6及RqR4ID1S7的回應RsR4ID1S4、RsR4ID1S6及RsR4ID1S7之先頭時間位置RTLAT，其之延遲m0Lat值=12，最後尾時間位置RBLAT之延遲m0Lat值=12，共通回應部CMNRESF之位元組數CMNBL=4，讀出資料之位元組數RDBL=4，回應信號數RsBL=1，因此，最後尾時間位置RBLAT=12+{((4+4)÷1)-1}=19。因此，請求RqR4ID1S4及請求RqR4ID1S6之情況下，於暫存器NxDs係被保存先頭時間位置RTLAT之值12，於暫存器NxDe係被保存最後尾時間位置RBLAT之值19。
另外，對於請求RqR4ID2S5的回應RsR4ID2S5之先頭時間位置RTLAT，其之延遲m1Lat值=24，最後尾時間位置RBLAT之延遲m1Lat值=24，共通回應部CMNRESF之位元組數CMNBL=4，讀出資料之位元組數RDBL=4，回應信號數RsBL=1，因此，最後尾時間位置RBLAT=24+{((4+4)÷1)-1}=31。因此，請求RqR4ID2S5之情況下，於暫存器NxDs係被保存先頭時間位置RTLAT之值24，於暫存器NxDe係被保存最後尾時間位置RBLAT之值31。
說明請求輸出電路RQOUT將對記憶體裝置M0之包含4位元組資料之讀出指令RD的請求RqR4ID1S4予以輸出之動作。
請求輸出電路RQOUT，係已經將對記憶體裝置M0之請求RqR4ID1S4取入於請求保持電路NxPCK，解讀請求RqR4ID1S4為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置0，針對請求RqR4ID1S4所對應之回應RsR4ID1S4之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值12設定於暫存器NxDs，將最後尾時間位置RBLAT值19設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqR4ID1S4，而在CLK之時間位置1，確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值12、暫存器NxDe值19、計數器D0S值0、計數器D0E值0、計數器D1S值0、計數器D1E值0、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值0進行比較，確認在對於請求RqR4ID1S4之回應RsR4ID1S4，是否存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。於CLK之時間位置2，由請求信號RqMux0輸出請求RqR4ID1S4，對計數器D0S及D0E設定暫存器NxDs之值12及暫存器NxDe值19(圖23之步驟6之處理)。
以下說明由請求輸出電路RQOUT，接續於請求RqR4ID1S4，而輸出包含對於記憶體裝置M1之讀出指令的請求RqR4ID2S5時之動作。
請求輸出電路RQOUT，係由請求信號RqMux0輸出請求RqR4ID1S4之後，於CLK之時間位置3，將請求排序REQQ2所保持之請求RqR4ID2S5取入，解讀請求RqR4ID2S5成為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置4，針對請求RqR4ID2S5所對應之回應RsR4ID2S5之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值24設定於暫存器NxDs，將最後尾時間位置RBLAT值31設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqR4ID2S5，而在CLK之時間位置9，確認計數器C1TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值24、暫存器NxDe值31、計數器D0S值5、計數器D0E值12、計數器D1S值0、計數器D1E值0、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值0進行比較，確認在對於請求RqR4ID2S5之回應RsR4ID2S5不存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。
於CLK之時間位置10，由請求信號RqMux0輸出請求RqR4ID2S5，對計數器D1S及D1E設定暫存器NxDs之值24及暫存器NxDe值31(圖23之步驟6之處理)。
以下，說明請求輸出電路RQOUT接續於請求RqR4ID1S5，對記憶體裝置M0輸出包含讀出指令之請求RqR4ID1S6時之動作。
請求輸出電路RQOUT，係於CLK之時間位置11，將請求排序REQQ2所保持之請求RqR4ID1S6取入，解讀請求RqR4ID1S6為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置12，針對請求RqR4ID1S6所對應之回應RsR4ID1S6之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值12設定於暫存器NxDs，將最後尾時間位置RBLAT值19設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqR4ID1S6，而在CLK之時間位置17，確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值12、暫存器NxDe值19、計數器D0S值0、計數器D0E值4、計數器D1S值17、計數器D1E值24、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值0進行比較，確認在對於請求RqR4ID1S6之回應RsR4ID1S6存在著時間上重複之其他之回應RsR4ID2S5(圖23之步驟3、4、5之處理)。因此，於此情況下，無法輸出請求RqR4ID1S6(圖23之步驟8之處理)。之後，請求輸出電路，係於CLK之時間位置28為止重複圖23之步驟3、步驟4、步驟5、步驟8之處理。
於CLK之時間位置29，再度針對暫存器NxDs值12、暫存器NxDe值19、計數器D0S值0、計數器D0E值0、計數器D1S值5、計數器D1E值12、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值0進行比較，確認在對於請求RqR4ID1S6之回應RsR4ID1S6不存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。之後，於次一CLK之時間位置30，由請求信號RqMux0輸出請求RqR4ID1S6，對計數器D0S及D0E設定暫存器NxDs之值12及暫存器NxDe值19(圖23之步驟6之處理)。
以下說明回應之動作。記憶體裝置M0，係受取請求RqR4ID1S4，基於該請求RqR4ID1S4所包含之ID值1，與本身之ID暫存器電路IDR所保持之ID值1之成為一致，而確認為對本身之請求。接著，記憶體裝置M0係利用請求RqR4ID1S4包含之讀出指令RD、區塊位址BK0及列位址COL32、讀出資料長度RDL值位元組位址BTADD值0、讀出資料長度RDL值4，由記憶體電路Mem0之記憶體區塊MBank0之感測放大器SenseAmp，以列位址32作為開始位址而讀出4位元組分之資料。
在讀出之4位元組分之資料，被附加由回應開始旗標ResStFlag值1、識別編號ID值1、4位元組資料之讀出指令RD4、主編號MID值3、讀出資料長度RDL值4、回應編號ResN值4(和請求編號ReqN值4相等之值)構成之共通回應部CMNRESF而產生回應RqR4ID1S4。之後，回應RsR4ID1S4，係被傳送至回應排序編號QUN值0所指定回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux0被輸入至記憶體控制電路DCMC之回應輸入電路RSIN。此時之回應RsR4ID1S4之延遲係成為延遲m0Lat值12時脈週期。
記憶體裝置M0，係受取請求RqR4ID2S5，針對該請求RqR4ID2S5所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值1加以比較，兩者不一致，因此，記憶體裝置M0係將請求RqR4ID2S5傳送至記憶體裝置M1。
記憶體裝置M1，係受取請求RqR4ID2S5，依據該請求RqR4ID2S5所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值2為一致，而確認為對本身之請求。
接著，記憶體裝置M1係利用請求RqR4ID2S5包含之讀出指令RD、區塊位址BK0及列位址COL32、讀出資料長度RDL值位元組位址BTADD值0、讀出資料長度RDL值4，由記憶體電路Mem1之記憶體區塊NV1Bk之資料緩衝器DataLat，以列位址32作為開始位址而讀出4位元組分之資料。
在讀出之4位元組分之資料，係被附加由回應開始旗標ResStFlag值1、識別編號ID值2、4位元組資料之讀出指令RD4、主編號MID值3、讀出資料長度RDL值4、回應編號ResN值5(和請求編號ReqN值5相等之值)構成之共通回應部CMNRESF而產生回應RsR4ID2S5。之後，回應RsR4ID2S5，係被傳送至回應排序編號QUN值0所指定回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux1被送訊至記憶體裝置M0。
回應RsR4ID2S5係被儲存至記憶體裝置M0之回應排序電路RsQp，介由回應信號RsMux0被輸入至記憶體控制電路DCMC之回應輸入電路RSIN。此時之回應RqR4ID1S4之延遲係成為延遲m1Lat值24時脈週期。
記憶體裝置M0，係受取請求RqR4ID1S6，依據該請求RqR4ID1S6所包含之ID值1，與本身之ID暫存器電路IDR所保持之ID值1之一致，而確認為對本身之請求。接著，記憶體裝置M0係利用請求RqR4ID1S6包含之讀出指令RD、區塊位址BK0及列位址COL64、讀出資料長度RDL值位元組位址BTADD值0、讀出資料長度RDL值4，由記憶體電路Mem0之記憶體區塊MBank0之感測放大器SenseAmp，以列位址64作為開始位址而讀出4位元組分之資料。
在讀出之4位元組分之資料，係被附加由回應開始旗標ResStFlag值1、識別編號ID值1、4位元組資料之讀出指令RD4、主編號MID值3、讀出資料長度RDL值4、回應編號ResN值6(和請求編號ReqN值6相等之值)構成之共通回應部CMNRESF而產生回應RqR4ID1S4。之後，回應RsR4ID1S4，係被傳送至回應排序編號QUN值0所指定回應排序RsQo內之回應排序編號0之回應排序，由回應信號RsMux0被輸入至記憶體控制電路DCMC之回應輸入電路RSIN。此時之回應RsR4ID1S6之延遲為延遲m0Lat值12時脈週期。
上述係說明記憶體裝置M0及M1之資料讀出，但對於其他之記憶體裝置M2亦可執行同樣之動作。
如上述說明，藉由設定延遲控制暫存器LTCREG內之DOVLP成為0，記憶體控制電路DCMC可以嚴守記憶體裝置M0、M1、M2之回應之最小延遲之同時，可提升資料傳送速率。
圖26為對延遲控制暫存器LCREG之延遲控制LCFLG設定1，對回應重複允許時間幅度DOVLP設定4(延遲可變模態)時之，記憶體控制電路DCMC之由記憶體裝置M0及記憶體裝置M1讀出資料之動作之動作波形之一例。
回應重複允許時間幅度DOVLP為4時，記憶體控制電路DCMC，係自對已經發送至請求信號RqMux0之對於任一記憶體裝置(記憶體裝置M0、M1、M2之任一)之請求A的回應A之先頭時間位置起，在對次一發送之記憶體裝置之請求B的回應B之時間帶存在重疊4時脈週期以內之範圍，以儘可能縮小個別之回應之延遲，而且能實現高速資料傳速率的方式，對請求信號RqMux0輸出請求。
另外，於請求排序REQQ2被保持著：請求RqR4ID1S4、RqR4ID2S5及RqR4ID1S6。請求輸出電路RQOUT，係依序處理請求排序REQQ2所保持之請求。
請求RqR4ID1S4及請求RqR4ID1S6係對記憶體裝置M0之讀出請求，請求RqR4ID2S5係對記憶體裝置M1之讀出請求。另外，彼等之請求係和如圖24所示之請求同樣。
請求輸出電路RQOUT之基本動作係和圖24所示同樣。另外，暫存器NxDs及暫存器NxDe、計數器D0S、D0E、D1S、D1E、D2S、D2E之基本動作係和圖24所示同樣。藉由DOVLP之值之設為4，和圖25比較，來自請求輸出電路RQOUT之請求RqR4ID1S6之輸出時序變為更快，資料傳送性能更能提升。
說明請求輸出電路RQOUT對記憶體裝置M0輸出請求RqR4ID1S4時之動作。
請求輸出電路RQOUT，係已經將對記憶體裝置M0之請求RqR4ID1S4取入於請求保持電路NxPCK，解讀請求RqR4ID1S4為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置0，針對請求RqR4ID1S4所對應之回應RsR4ID1S4之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值12設定於暫存器NxDs，將最後尾時間位置RBLAT值19設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqR4ID1S4，而在CLK之時間位置1，確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值12、暫存器NxDe值19、計數器D0S值0、計數器D0E值0、計數器D1S值0、計數器D1E值0、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值0進行比較，確認在對於請求RqR4ID1S4之回應RsR4ID1S4不存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。
於CLK之時間位置2，由請求信號RqMux0輸出請求RqR4ID1S4，對計數器D0S及D0E設定暫存器NxDs之值12及暫存器NxDe值19(圖23之步驟6之處理)。
以下說明由請求輸出電路RQOUT，接續於請求RqR4ID1S4，而輸出包含對於記憶體裝置M1之讀出指令的請求RqR4ID2S5時之動作。
請求輸出電路RQOUT，係於CLK之時間位置3，將請求排序REQQ2所保持之請求RqR4ID2S5取入，解讀請求RqR4ID2S5成為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置4，針對請求RqR4ID2S5所對應之回應RsR4ID2S5之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值24設定於暫存器NxDs，將最後尾時間位置RBLAT值31設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqR4ID2S5，而在CLK之時間位置9，確認計數器C1TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值24、暫存器NxDe值31、計數器D0S值5、計數器D0E值12、計數器D1S值0、計數器D1E值0、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值4進行比較，確認在對於請求RqR4ID2S5之回應RsR4ID2S5不存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。
於CLK之時間位置10，由請求信號RqMux0輸出請求RqR4ID2S5，對計數器D1S及D1E設定暫存器NxDs之值24及暫存器NxDe值31(圖23之步驟6之處理)。
以下，說明請求輸出電路RQOUT接續於請求RqR4ID1S5，對記憶體裝置M0輸出包含讀出指令之請求RqR4ID1S6時之動作。
請求輸出電路RQOUT，係於CLK之時間位置11，將請求排序REQQ2所保持之請求RqR4ID1S6取入，解讀請求RqR4ID1S6為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置12，針對請求RqR4ID1S6所對應之回應RsR4ID1S6之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值12設定於暫存器NxDs，將最後尾時間位置RBLAT值19設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqR4ID1S6，而在CLK之時間位置17，確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，另外，針對暫存器NxDs值12、暫存器NxDe值19、計數器D0S值0、計數器D0E值4、計數器D1S值17、計數器D1E值24、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值4進行比較，確認在對於請求RqR4ID1S6之回應RsR4ID1S6，存在著時間上重複之其他之回應RsR4ID2S5(圖23之步驟3、4之處理)。該重複時間幅度RSOLP成為4{=(暫存器NxDe值19+1)-(D1S值17-1)}，確認為重複允許時間幅度DOVLP值4以下(圖23之步驟5之處理)。
於次一CLK之時間位置18，由請求信號RqMux0輸出請求RqR4ID1S6，針對計數器D0S及D0E設定暫存器NxDs值12及暫存器NxDe值19，進而，計數器D1S係被更新成為現在之值16加上重複時間幅度RSOLP值4後之值20，計數器D1E係被更新成為現在之值23加上重複時間幅度RSOLP值4後之值27(圖23之步驟6之處理)。
以下說明回應之動作。記憶體裝置M0，係受取請求RqR4ID1S4，基於該請求RqR4ID1S4所包含之ID值1，與本身之ID暫存器電路IDR所保持之ID值1之成為一致，而確認為對本身之請求。由回應信號RsMux0輸出回應RsR4ID1S4。此時之記憶體裝置M0之動作係和圖25同樣，回應RsR4ID1S4之延遲係成為延遲m0Lat值12時脈週期。
記憶體裝置M0，係受取請求RqR4ID2S5，針對該請求RqR4ID2S5所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值1加以比較。兩者不一致，因此，記憶體裝置M0係將請求RqR4ID2S5傳送至記憶體裝置M1。
記憶體裝置M1，係受取請求RqR4ID2S5，依據該請求RqR4ID2S5所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值2為一致，而確認為對本身之請求，由回應信號RsMux1對記憶體裝置M0輸出回應RsR4ID2S5。另外，回應RsR4ID2S5，係由記憶體裝置M0介由回應信號RsMux0被輸入至記憶體控制電路DCMC之回應輸入電路RSIN。
此時之回應RsR4ID2S5，係在對請求RqR4ID1S6之回應RsR4ID1S6被輸出之後，由記憶體裝置M0予以輸出，因此回應RsR4ID2S5之延遲係成為28時脈週期。
記憶體裝置M0，係受取請求RqR4ID1S6，依據該請求RqR4ID1S4所包含之ID值1，與本身之ID暫存器電路IDR所保持之ID值1之一致，而確認為對本身之請求，由回應信號RsMux0輸出回應RsR4ID1S6。此時之記憶體裝置M0之動作係和圖25同樣，回應RsR4ID1S4，係較對於請求RqR4ID2S5之回應RsR4ID2S5更早被輸出，其之延遲係成為延遲m0Lat值12時脈週期。
如圖26所示，藉由設定延遲控制暫存器LCREG內之回應重複允許時間DOVLP成為4，使請求RqR4ID2S5之延遲雖增加4，但是資料傳送所花費時間成為T46-T2=44時脈週期，相較於圖25所示設定重複允許時間DOVLP成為0之情況，縮短4時脈週期。
上述係針對記憶體裝置M0及M1之資料讀出加以說明，但對於其他記憶體裝置M2亦可執行同樣動作。
如上述說明，藉由設定延遲控制暫存器LTCREG內之回應重複允許時間幅度DOVLP成為4，設為延遲可變模態，在對記憶體裝置之回應之時間帶重複4時脈週期以內之範圍，以儘可能縮小個別之回應之延遲，而且能實現高速資料傳速率的方式，對請求信號RqMux0輸出請求。亦即，藉由可以變更各記憶體裝置之回應之重複之時間帶亦可以之時間幅度(回應重複允許時間DOVLP)，可以柔軟對應於資訊處理系統要求之延遲與資料傳送速率。
圖27為對延遲控制暫存器LCREG之延遲控制旗標LCFLG設定1，對回應重複允許時間DOVLP設定4(延遲可變模態)時，由記憶體裝置M0及M1之回應排序直接讀出資料之動作之動作波形之一例。
於請求排序REQQ2被保持著：請求RqRR4ID1S4、RqRR4ID2S5及RqRR4ID1S6。請求輸出電路RQOUT，係依序處理請求排序REQQ2所保持之請求。
請求RqRR4ID1S4及請求RqRR4ID1S6係對記憶體裝置M0之讀出請求，請求RqRR4ID2S5係對記憶體裝置M1之讀出請求。
請求RqRR4ID1S4係由：請求開始旗標RqStFL值1、識別編號ID值1、回應排序讀出指令RRD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值4、回應排序編號RQN值0、位元組位址BTADD值0、及讀出資料長度RDL值4構成。
請求RqRR4ID2S5係由：請求開始旗標RqStFL值1、識別編號ID值2、回應排序讀出指令RRD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值5、回應排序編號RQN值0、位元組位址BTADD值0、及讀出資料長度RDL值4構成。
請求RqRR4ID1S6係由：請求開始旗標RqStFL值1、識別編號ID值1、回應排序讀出指令RRD、主編號MID值3、可變部請求長度VREQL值4、請求編號ReqN值4、回應排序編號RQN值1、位元組位址BTADD值0、及讀出資料長度RDL值4構成。
請求輸出電路RQOUT之基本動作係和圖25所示同樣。另外，暫存器NxDs及暫存器NxDe、計數器D0S、D0E、D1S、D1E、D2S、D2E之基本動作亦和圖25所示同樣。請求RqRR4ID1S4、RqRR4ID2S5及RqRR4ID1S6，係由記憶體裝置之回應排序直接讀出資料的讀出指令，因此，回應之延遲係較圖26變短，更能提升資料之傳送性能。
說明請求輸出電路RQOUT對記憶體裝置M0輸出請求RqRR4ID1S4時之動作。
請求輸出電路RQOUT，係已經將對記憶體裝置M0之請求RqRR4ID1S4取入於請求保持電路NxPCK，請求RqR4ID1S4被解讀為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置0，針對請求RqRR4ID1S4所對應之回應RsRR4ID1S4之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值8設定於暫存器NxDs，將最後尾時間位置RBLAT值15設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqRR4ID1S4，而在CLK之時間位置1，確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，進而針對暫存器NxDs值8、暫存器NxDe值15、計數器D0S值0、計數器D0E值0、計數器D1S值0、計數器D1E值0、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值4進行比較，確認在對於請求RqR4ID1S4之回應RsR4ID1S4不存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。
於CLK之時間位置2，由請求信號RqMux0輸出請求RqRR4ID1S4，對計數器D0S及D0E設定暫存器NxDs之值8及暫存器NxDe值15(圖23之步驟6之處理)。
以下說明由請求輸出電路RQOUT，接續於請求RqRR4ID1S4，而輸出包含對於記憶體裝置M1之讀出指令的請求RqRR4ID2S5時之動作。
請求輸出電路RQOUT，係於CLK之時間位置3，將請求排序REQQ2所保持之請求RqRR4ID2S5取入，解讀請求RqRR4ID2S5成為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置4，針對請求RqRR4ID2S5所對應之回應RsRR4ID2S5之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值20設定於暫存器NxDs，將最後尾時間位置RBLAT值27設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqRR4ID2S5，而在CLK之時間位置9，確認計數器C1TRCD之值成為0(圖23之步驟2之處理)，進而針對暫存器NxDs值24，暫存器NxDe值31、計數器D0S值1、計數器D0E值8，計數器D1S值0，計數器D1E值0、計數器D2S值0，計數器D2E值0、回應重複允許時間幅度DOVLP值4進行比較，確認在對於請求RqRR4ID2S5之回應RsRR4ID2S5不存在時間上重複之其他之回應(圖23之步驟3、4、5之處理)。
於CLK之時間位置10，由請求信號RqMux0輸出請求RqRR4ID2S5，對計數器D1S及D1E設定暫存器NxDs之值20及暫存器NxDe值27(圖23之步驟6之處理)。
以下，說明請求輸出電路RQOUT，接續於請求RqRR4ID1S5，對記憶體裝置M0輸出包含讀出指令之請求RqRR4ID1S6時之動作。
請求輸出電路RQOUT，係於CLK之時間位置11，將請求排序REQQ2所保持之請求RqRR4ID1S6取入，解讀請求RqRR4ID1S6為讀出請求之結果(圖23之步驟0之處理)，於次一CLK之時間位置12，針對請求RqRR4ID1S6所對應之回應RsRR4ID1S6之先頭時間位置RTLAT及最後尾時間位置RBLAT進行計算，將先頭時間位置RTLAT值8設定於暫存器NxDs，將最後尾時間位置RBLAT值15設定於暫存器NxDe(圖23之步驟1之處理)。
之後，請求輸出電路RQOUT係為輸出請求RqRR4ID1S6，而在CLK之時間位置17，確認計數器C0TRCD之值成為0(圖23之步驟2之處理)，進而針對暫存器NxDs值8、暫存器NxDe值15，計數器D0S值0、計數器D0E值0、計數器D1S值13，計數器D1E值22、計數器D2S值0、計數器D2E值0、回應重複允許時間幅度DOVLP值4進行比較，確認在對於請求RqRR4ID1S6之回應RsRR4ID1S6，存在著時間上重複之其他之回應RsRR4ID2S5(圖23之步驟3、4之處理)。該重複時間幅度RSOLP成為4{=(暫存器NxDe值15+1)-(D1S值13-1)}，確認為重複允許時間幅度DOVLP值4以下(圖23之步驟5之處理)。
於次一CLK之時間位置18，由請求信號RqMux0輸出請求RqRR4ID1S6，針對計數器D0S及D0E設定暫存器NxDs值8及暫存器NxDe值15，進而，計數器D1S係被更新成為現在之值12加上重複時間幅度RSOLP值4後之值16。計數器D1E係被更新成為現在之值19加上重複時間幅度RSOLP值4後之值23(圖23之步驟6之處理)。
以下說明回應。記憶體裝置M0，係受取請求RqRR4ID1S4，基於該請求RqRR4ID1S4所包含之ID值1，與本身之ID暫存器電路IDR所保持之ID值1之成為一致，而確認為對本身之請求。接著，記憶體裝置M0係利用請求RqR4ID1S4包含之回應排序讀出指令RRD、回應排序編號RQN值0、位元組位址BTADD值0、讀出資料長度RDL值4，由記憶體裝置M0之回應排序RsQo內之回應排序編號QUN值0所指定之回應排序編號0之回應排序，以位元組位址BTADD值0作為開始位址而讀出4位元組分之資料。此時，係直接由回應排序RsQo讀出資料，因此回應RsRR4ID1S4之延遲係成為8時脈週期。
記憶體裝置M0，係受取請求RqRR4ID2S5，針對該請求RqRR4ID2S5所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值1加以比較。兩者不一致，因此，記憶體裝置M0係將請求RqR4ID2S5傳送至記憶體裝置M1。記憶體裝置M1，係受取請求RqRR4ID2S5，依據該請求RqRR4ID2S5所包含之ID值2，與本身之ID暫存器電路IDR所保持之ID值2為一致，而確認為對本身之請求。接著，記憶體裝置M1係利用請求RqRR4ID1S5包含之回應排序讀出指令RRD、回應排序編號RQN值0、位元組位址BTADD值0、讀出資料長度RDL值4，由記憶體裝置M1之回應排序RsQo內之回應排序編號QUN值0所指定之回應排序編號0之回應排序，以位元組位址BTADD值0作為開始位址而讀出4位元組分之資料，由回應信號RsMux1對記憶體裝置M0輸出回應RsRR4ID2S5。另外，回應RsRR4ID2S5，係由記憶體裝置M0介由回應信號RsMux0被輸入至記憶體控制電路DCMC之回應輸入電路RSIN。
此時之回應RsRR4ID2S5，係在對請求RqRR4ID1S4之回應RsRR4ID1S4被輸出之後，由記憶體裝置M0予以輸出，因此回應RsRR4ID2S5之延遲係成為24時脈週期。
記憶體裝置M0，係受取請求RqRR4ID1S6，依據該請求RqRR4ID1S6所包含之ID值1，與本身之ID暫存器電路IDR所保持之ID值1之一致，而確認為對本身之請求。接著，記憶體裝置M0係利用請求RqRR4ID1S6包含之回應排序讀出指令RRD、回應排序編號RQN值0、位元組位址BTADD值1、讀出資料長度RDL值4，由記憶體裝置M0之回應排序RsQo內之回應排序編號QUN值1所指定之回應排序編號1之回應排序，以位元組位址BTADD值0作為開始位址而讀出4位元組分之資料。
此時係直接由回應排序RsQo讀出資料，因此回應RsRR4ID1S6延遲係成為8時脈週期。
如圖27所示，藉由直接由記憶體裝置之回應排序讀出資料，資料傳送所花費時間成為T42-T2=40時脈週期，相較於圖26所示之情況，縮短4時脈週期。上述係針對記憶體裝置M0及M1之資料讀出加以說明，但對於其他記憶體裝置M2亦可執行同樣動作。
如上述說明，藉由直接由記憶體裝置之回應排序讀出資料，可以縮短回應之延遲，可實現更高速資料傳送速率。
以上係說明延遲控制模態(亦即，延遲控制暫存器LCREG之延遲控制旗標LCFLG為1)時之動作。另外，在延遲非控制模態(亦即，延遲控制旗標LCFLG為0)時，請求輸出電路RQOUT，係在如圖23所示處理之中滿足步驟2之條件時，將請求予以輸出。此情況下，請求輸出電路RQOUT，係不考慮回應之時間帶，而在直至請求排序路RqQI之空的回應數分為止可將請求予以輸出。因此，記憶體裝置M0係無法立即處理M2所受取之請求，被請求排序RqQI長期間保持之之頻度變優先順位高，回應之延遲變亂。但是，此意味著在記憶體裝置M0處理M2已經受取之請求之前，先行受取次一請求之意義，請求排序RqQI所保持之請求，係於各記憶體裝置之最短之內部處理時間內被處理，因此，回應側之路徑，在回應存在之範圍內，可以最大之傳送速率進行傳送。如上述說明，本實施形態中，因為具有延遲非控制模態/延遲固定模態/延遲可變模態之3種類，可以配合個別之系統之要求進行柔軟之設定。
(回應時程電路SCH之動作)
說明回應時程電路SCH之動作。圖28為各記憶體裝置具備之回應時程電路SCH之動作之一例之流程圖。於回應時程電路SCH，首先，確認回應是否被插入(entry)回應排序電路RsQo及回應排序電路RsQp(圖28：步驟1)。回應未被插入回應排序電路RsQo及回應排序電路RsQp之任一時，係再度確認對回應排序電路RsQo及回應排序電路RsQp之插入。
回應已被插入回應排序電路RsQo及回應排序電路RsQp之任一時，係確認回應之優先順位，進行持有最高位之回應優先順位的回應之送訊準備(圖28：步驟2)。接著，針對回應致能信號RsEn0進行確認(圖28：步驟3)，L(低)位準時不輸出回應，等待回應致能信號RsEn0成為H(高)位準。回應致能信號RsEn0為H位準時，將持有最高位之回應優先順位之回應予以輸出(圖28：步驟4)。回應被輸出之後，針對設定於各記憶體裝置之回應相關的輸出優先順位之控制方式(圖28：步驟5)。回應相關的輸出優先順位若為順位固定方式，則不變更回應相關的輸出優先順位，若為順位變更方式則變更回應相關的輸出優先順位(圖28：步驟5)。於順位固定方式，可以進行使各記憶體裝置具備之回應排序電路RsQp內之回應較回應排序電路RsQo內之回應優先之設定，或進行使回應排序電路RsQo內之回應較回應排序電路RsQp內之回應優先之設定等。另外，於順位變更方式，針對各記憶體裝置具備之回應排序電路RsQp內之回應與回應排序電路RsQo內之回應之優先順位，可藉由循環(round robin)方式予以變更。
(第1實施形態之效果)
以下將上述實施形態之構成及效果加以彙整。
(1)藉由具有延遲可變模態，可以不受請求之輸入順序影響，可以較快讀出之資料無須等待讀出較慢之資料，而可以立即讀出，因此可實現高速化。亦即，可進行效率良好之資料傳送。另外，藉由最大重複允許時間幅度之設定，可實現效率良好之資料傳送，即使延遲被變更之情況下，亦可將回應之延遲抑制在系統可允許範圍內。
(2)藉由具有延遲固定模態，亦可以對應於重視延遲之系統。
(3)藉由具有延遲控制暫存器，可對允許之延遲進行寫入，可進行柔軟之對應。
(4)對於請求之回應之開始時間，和對於其他請求之回應被進行的時間幅度有所重複時，藉由延後該請求之發送，可以防止不必要之延遲之被延後。
(5)於延遲可變模態之中，藉由後發送之請求而使回應延後之情況下，藉由更新計數器值，可以配合實際情況進行管理。
(2)藉由具有延遲非控制模態，在不重視延遲之系統，亦可實現最大之傳送效率。
另外，本實施形態中，說明記憶體模組MEM包含1個揮發性記憶體、1個NOR型快閃記憶體、1個NAND型快閃記憶體之例，但是即使記憶體模組MEM包含複數個揮發性記憶體及複數個NOR型快閃記憶體及NAND型快閃記憶體之情況下，亦可實現本發明。
(第2實施形態)
參照圖29-33說明適用本發明之第2實施形態之資訊處理系統。圖29為本發明適用之第2實施形態之由資訊處理裝置CPU_CHIP1與記憶體模組MEM1所構成之資訊處理系統之中，其構成之一例之流程圖。圖30為資訊處理裝置CPU_CHIP1之構成一例之方塊圖。記憶體模組MEM1係由記憶體裝置M10、M11、M12構成。另外，資訊處理裝置CPU_CHIP1與記憶體裝置M10、M11、M12係被串聯連接。圖31為記憶體裝置M10之構成之一例之方塊圖。圖32為記憶體裝置M11之構成之一例之方塊圖。圖33為記憶體裝置M12之構成之一例之方塊圖。
另外，資訊處理裝置CPU_CHIP1與記憶體模組MEM1之動作之時脈方式，有例如共通時脈方式、來源同步時脈方式、嵌入式時脈方式等，本發明可利用全部之時脈方式。本實施形態中，係說明嵌入式時脈方式之動作之一例。以下說明各個。
資訊處理裝置CPU_CHIP1，係由資訊處理電路CPU0、CPU1、CPU2、CPU3，及調停電路CARB，及記憶體控制電路DCMC1構成。記憶體模組MEM1係由記憶體裝置M10、M11、M12構成。另外，資訊處理裝置CPU_CHIP1與記憶體裝置M10、M11、M12係被串聯連接。資訊處理電路CPU0係具備主編號暫存器MID0，資訊處理電路CPU1係具備主編號暫存器MID1，資訊處理電路CPU2係具備主編號暫存器MID2，資訊處理電路CPU3係具備主編號暫存器MID3。
資訊處理電路CPU0、CPU1、CPU2、CPU3，係和圖1同樣之資訊處理電路，經由調停電路CARB及記憶體控制電路DCMC1，由記憶體模組MEM，讀出OS或應用程式以及OS或應用程式進行處理之資料，予以執行。記憶體控制電路DCMC1，雖未特別限定，係包含：架構電路CONFIG、請求排序REQQ1、擊中判斷電路IDHT、請求排序REQQ2、指令產生電路COMGEN、請求輸出電路RQOUT1、再生要求電路REF、排序管理電路QMGT、延遲調整電路LCHCK、回應輸入電路RSIN1、及回應排序RESQ1。另外，架構電路CONFIG，係由和圖1同樣之暫存器構成，具有同樣之機能。
請求排序REQQ1、擊中判斷電路IDHT、請求排序REQQ2、指令產生電路COMGEN、再生要求電路REF、排序管理電路QMGT、延遲調整電路LCHCK、回應排序RESQ1，係具有和圖1同樣之機能。請求輸出電路RQOUT1係由輸出電路OUTBLK與序列資料電路SDBLK構成。輸出電路OUTBLK，係具有和圖1所示請求輸出電路RQOUT同樣之機能，係用於將請求排序REQQ2所送訊之請求，傳送至序列資料電路SDBLK的電路。
序列資料電路SDBLK，係對輸出電路OUTBLK所送訊之請求附加時脈資訊，進而轉換為序列資料，經由請求信號RqMux0對記憶體模組MEM1發送的電路。另外，序列資料電路SDBLK，係對記憶體模組MEM1發送參照時脈RCK。回應輸入電路RSIN1係由輸入電路INBLK及並列資料電路PDBLK構成。並列資料電路PDBLK，係受訊由回應信號RsMux0所送訊之被序列資料化之回應，利用參照時脈RCK，取出填埋於該回應之時脈資訊，將序列資料化之回應轉換為並列資料，而送訊至輸入電路INBLK。輸入電路INBLK，係具有和圖4所示請求輸入電路RSIN同樣之機能，進行同樣之動作。
記憶體裝置M10，係由初期化電路INIT、記憶體電路Mem0、請求介面電路ReqIF、及回應介面電路ResIF構成。請求介面電路ReqIF，係由請求信號轉換電路RqC及請求排序控制電路RqCT構成。請求轉換電路RqC，係由並列資料電路RQPD及序列資料電路RQSD構成。
回應介面電路ResIF，係由回應排序控制電路RsCT及回應信號轉換電路RsC構成。回應信號轉換電路RsC，係由並列資料電路RSPD及序列資料電路RSSD構成。並列資料電路RQPD，係受訊由請求信號RqMux0所輸入之被序列資料化之請求，利用參照時脈RefCk，取出填埋於該請求之時脈資訊，將序列資料化之請求轉換為並列資料，而送訊至請求排序控制電路RqCT之請求排序電路RqQI。序列資料電路RQSD，係將時脈資訊填埋至請求排序控制電路RqCT之請求排序電路RqQXO所送訊之請求，進而轉換為序列資料，經由請求信號RqMux1送訊至記憶體裝置M11之電路。
並列資料電路RSPD，係受訊由回應信號RqMux1所輸入之被序列資料化之回應，利用參照時脈RefCk(其中參照時脈RefCk未被圖示)，取出填埋於該回應之時脈資訊，將序列資料化之回應轉換為並列資料，而送訊至回應排序控制電路RsCT之回應排序電路RsQp。序列資料電路RSSD，係將時脈資訊填埋至回應排序控制電路RsCT之回應時程電路SCH所送訊之回應，進而轉換為序列資料，經由回應信號RsMux0送訊至回應輸入電路RSIN1之電路。
初期設定電路INIT0、記憶體電路Mem0、請求排序控制電路RqCT、回應排序控制電路RsCT係和圖4所示記憶體裝置M0具有同樣構成及機能。因此，記憶體裝置M10之機能及作用係和圖4所示記憶體裝置M0同樣。
記憶體裝置M11，係由初期化電路INIT1、記憶體電路Mem1、請求介面電路ReqIF、及回應介面電路ResIF構成。請求介面電路ReqIF，係由請求信號轉換電路RqC及請求排序控制電路RqCT構成。請求轉換電路RqC，係由並列資料電路RQPD及序列資料電路RQSD構成。
回應介面電路ResIF，係由回應排序控制電路RsCT及回應信號轉換電路RsC構成。回應信號轉換電路RsC，係由並列資料電路RSPD及序列資料電路RSSD構成。並列資料電路RQPD，係受訊由請求信號RqMux1所輸入之被序列資料化之請求，利用參照時脈RefCk，取出填埋於該請求之時脈資訊，將序列資料化之請求轉換為並列資料，而送訊至請求排序控制電路RqCT之請求排序電路RqQI。
序列資料電路RQSD，係將時脈資訊填埋至請求排序控制電路RqCT之請求排序電路RqQXO所送訊之請求，進而轉換為序列資料，經由請求信號RqMux2送訊至記憶體裝置M12之電路。並列資料電路RSPD，係受訊由回應信號RqMux2所輸入之被序列資料化之回應，利用參照時脈RefCk，取出填埋於該回應之時脈資訊，將序列資料化之回應轉換為並列資料，而送訊至回應排序控制電路RsCT之回應排序電路RsQp。
序列資料電路RSSD，係將時脈資訊填埋至回應排序控制電路RsCT之回應時程電路SCH所送訊之回應，進而轉換為序列資料，經由回應信號RsMux1送訊至記憶體裝置M10之電路。初期設定電路INIT1、記憶體電路Mem1、請求排序控制電路RqCT、回應排序控制電路RsCT係和圖4所示記憶體裝置M1具有同樣構成及機能。因此，記憶體裝置M11之機能及作用係和圖、圖6所示記憶體裝置M1同樣。
記憶體裝置M12，係由初期化電路INIT2、記憶體電路Mem2、請求介面電路ReqIF、及回應介面電路ResIF構成。請求介面電路ReqIF，係由請求信號轉換電路RqC及請求排序控制電路RqCT構成。請求轉換電路RqC，係由並列資料電路RQPD及序列資料電路RQSD構成。回應介面電路ResIF，係由回應排序控制電路RsCT及回應信號轉換電路RsC構成。回應信號轉換電路RsC，係由並列資料電路RSPD及序列資料電路RSSD構成。
並列資料電路RQPD，係受訊由請求信號RqMux2所輸入之被序列資料化之請求，利用參照時脈RefCk，取出填埋於該請求之時脈資訊，將序列資料化之請求轉換為並列資料，而送訊至請求排序控制電路RqCT之請求排序電路RqQI。記憶體裝置M2係最端之記憶體裝置，請求信號RqMux3係成為未連接狀態，序列資料電路RQSD及並列資料電路RSPD不動作。序列資料電路RSSD，係將時脈資訊填埋至回應排序控制電路RsCT之回應時程電路SCH所送訊之回應，進而轉換為序列資料，經由回應信號RsMux2送訊至記憶體裝置M11之電路。
初期設定電路INIT2、記憶體電路Mem1、請求排序控制電路RqCT、回應排序控制電路RsCT係和圖4所示記憶體裝置M1具有同樣機能。因此，記憶體裝置M12之機能及作用係和圖7、圖8所示記憶體裝置M2同樣。
如上述說明，本發明之嵌入式時脈方式之中，並列資料之請求或回應係藉由序列資料電路SDBLK、RQSD及RSSD被填埋時脈資訊，被轉換為序列資料而被送訊。依據本發明，除第1實施形態之效果以外，可以刪除請求送訊用之時脈信號及回應送訊用之時脈信號，可實現更低電力之動作。另外，可將請求或回應信號數分別削減至1位元，而可以構成由資訊處理裝置CPU_CHIP1與記憶體模組MEM1構成之資訊處理系統。
(第3實施形態)
圖34為本發明第3實施形態，係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM2構成之資訊處理系統之實施形態。
本實施形態中，資訊處理裝置CPU_CHIP2，係由資訊處理電路CPU0、CPU1、CPU2、CPU3，及調停電路CARB，及記憶體控制電路DCMC2構成。記憶體模組MEM2係由記憶體裝置M20、M21、M22構成。
資訊處理裝置CPU_CHIP2與記憶體模組MEM2之動作之時脈方式，係使用嵌入式時脈方式，資訊處理裝置CPU_CHIP2與記憶體裝置M20、記憶體裝置M21、記憶體裝置M22，係藉由雙向信號RqsMux0、RqsMux1、RqsMux2被連接，請求及回應係於彼等信號被送訊。
資訊處理裝置CPU_CHIP2係和資訊處理裝置CPU_CHIP1具有同樣機能，記憶體裝置M20係和記憶體裝置M10具有同樣機能，記憶體裝置M21係和記憶體裝置M11具有同樣機能，記憶體裝置M22係和記憶體裝置M12具有同樣機能。
依據本發明，除第2實施形態之效果以外，可以共用請求與回應，信號數可以削減至最小之1位元，而可以構成由資訊處理裝置CPU_CHIP2與記憶體模組MEM2構成之資訊處理系統。
(第4實施形態)
圖35為本發明第4實施形態。圖35(A)係表示由資訊處理裝置CPU_CHIP與記憶體模組MEM400構成之來源同步時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖35(B)係表示由資訊處理裝置CPU_CHIP1與記憶體模組MEM401構成之嵌入式時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖35(C)係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM402構成之嵌入式時脈方式之，藉由共用之請求與回應之信號被連接之資訊處理系統之實施形態。
RqMux0、RqMux1、RqMux2及RqMux3係請求信號。RsMux0、RsMux1、RsMux2及RsMux3係回應信號。另外，RqsMux0、RqsMux1、RqsMux2及RqsMux3係請求與回應共用之信號。資訊處理裝置CPU_CHIP係和圖1、2所示者同等。資訊處理裝置CPU_CHIP1係和圖29、30所示者同等。資訊處理裝置CPU_CHIP2係和圖34所示者同等。
記憶體模組MEM400，係由動態隨機存取記憶體DRAM00及DRAM01，NOR型快閃記憶體NOR0及NAND型快閃記憶體NAND0構成。
記憶體模組MEM401，係由動態隨機存取記憶體DRAM10及DRAM11，NOR型快閃記憶體NOR1及NAND型快閃記憶體NAND1構成。
記憶體模組MEM402，係由動態隨機存取記憶體DRAM20及DRAM21，NOR型快閃記憶體NOR2及NAND型快閃記憶體NAND2構成。
動態隨機存取記憶體DRAM00及DRAM01，NOR型快閃記憶體NOR0及NAND型快閃記憶體NAND0，係和圖1所示記憶體同等。
動態隨機存取記憶體DRAM10及DRAM11，NOR型快閃記憶體NOR1及NAND型快閃記憶體NAND1，係和圖29所示記憶體同等。
動態隨機存取記憶體DRAM20及DRAM21，NOR型快閃記憶體NOR2及NAND型快閃記憶體NAND2，係和圖34所示記憶體同等。
本發明中，可以容易連接複數個動態隨機存取記憶體DRAM，可以事先擴張資訊處理裝置CPU_CHIP所必要之工作區域或複製區域。藉由在動態隨機存取記憶體DRAM擴張工作區域或複製區域，可以增加被儲存至動態隨機存取記憶體DRAM之程式或資料之大小，最接近資訊處理裝置之動態隨機存取記憶體DRAM之存取頻度變高，可實現高速處理。
本實施形態中雖說明複數個動態隨機存取記憶體之連接，但必要時亦可將複數個NOR型快閃記憶體NOR或NAND型快閃記憶體NAND予以連接，容易擴張程式區域或資料區域，可以配合行動機器之系統構成予以柔軟對應。
(第5實施形態)
圖36為本發明第5實施形態。圖36(A)係表示由資訊處理裝置CPU_CHIP與記憶體模組MEM500構成之來源同步時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖36(B)係表示由資訊處理裝置CPU_CHIP1與記憶體模組MEM501構成之嵌入式時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖36(C)係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM502構成之嵌入式時脈方式之，藉由共用之請求與回應之信號被連接之資訊處理系統之實施形態。
RqMux0、RqMux1及RqMux2係請求信號。RsMux0、RsMux1及RsMux2係回應信號。另外，RqsMux0、RqsMux1及RqsMux2係請求與回應共用之信號。
資訊處理裝置CPU_CHIP係和圖1、2所示者同等。資訊處理裝置CPU_CHIP1係和圖29、30所示者同等。資訊處理裝置CPU_CHIP2係和圖34所示者同等。
記憶體模組MEM500，係由NOR型快閃記憶體NOR0、動態隨機存取記憶體DRAM0及NAND型快閃記憶體NAND0構成。
記憶體模組MEM501，係由NOR型快閃記憶體NOR1、動態隨機存取記憶體DRAM1及NAND型快閃記憶體NAND1構成。
記憶體模組MEM502，係由NOR型快閃記憶體NOR2、動態隨機存取記憶體DRAM2及NAND型快閃記憶體NAND2構成。
動態隨機存取記憶體DRAM0、NOR型快閃記憶體NOR0及NAND型快閃記憶體NAND0，係和圖1所示記憶體同等。
動態隨機存取記憶體DRAM1、NOR型快閃記憶體NOR1及NAND型快閃記憶體NAND1，係和圖29所示記憶體同等。
動態隨機存取記憶體DRAM2、NOR型快閃記憶體NOR2及NAND型快閃記憶體NAND2，係和圖34所示記憶體同等。
記憶體模組MEM500、MEM501及MEM502，構成彼等之記憶體之連接順序，係依據接近資訊處理裝置CPU_CHIP、CPU_CHIP1及CPU_CHIP1之順序，依序為利用NOR型快閃記憶格之NOR型快閃記憶體NOR、利用動態記憶格之動態隨機存取記憶體DRAM，及利用NAND型快閃記憶格之NAND型快閃記憶體NAND。於行動電話，在等待電話或郵件之受取時，主要係由對儲存OS或通信用程式等的NOR型快閃記憶體NOR之間斷式存取加以支配。因此，在使非揮發性記憶體之NOR型快閃記憶體NOR最接近資訊處理裝置CPU_CHIP、CPU_CHIP1及CPU_CHIP2而加以連接之本實施形態中，可將動態隨機存取記憶體DRAM設為自我再生(self-refresh)狀態，可以僅使NOR型快閃記憶體NOR動作，可減低等待電話或郵件之受取時之消費電力。
(第6實施形態)
圖37為本發明第6實施形態。圖37(A)係表示由資訊處理裝置CPU_CHIP與記憶體模組MEM600、M601構成之來源同步時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖37(B)係表示由資訊處理裝置CPU_CHIP1與記憶體模組MEM601、MEM611構成之嵌入式時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖37(C)係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM602、MEM612構成之嵌入式時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。
RqMux0、RqMux1、RqMux2及RqMux3係請求信號。RsMux0、RsMux1、RsMux2及RsMux3係回應信號。另外，RqsMux0、RqsMux1、RqsMux2及RqsMux3係請求與回應共用之信號。
資訊處理裝置CPU_CHIP係和圖1、2所示者同等。資訊處理裝置CPU_CHIP1係和圖29、30所示者同等。資訊處理裝置CPU_CHIP2係和圖34所示者同等。
記憶體模組MEM600，係由NOR型快閃記憶體NOR0及NAND型快閃記憶體NAND0構成。
記憶體模組MEM610，係由動態隨機存取記憶體DRAM00及DRAM01構成。
記憶體模組MEM601，係由NOR型快閃記憶體NOR1及NAND型快閃記憶體NAND1構成。
記憶體模組MEM611，係由動態隨機存取記憶體DRAM10及DRAM11構成。
記憶體模組MEM602，係由NOR型快閃記憶體NOR2及NAND型快閃記憶體NAND2構成。
記憶體模組MEM612，係由動態隨機存取記憶體DRAM20及DRAM21構成。
動態隨機存取記憶體DRAM00、DRAM01、NOR型快閃記憶體NOR0及NAND型快閃記憶體NAND0，係和圖1所示記憶體同等。
動態隨機存取記憶體DRAM10、DRAM11、NOR型快閃記憶體NOR1及NAND型快閃記憶體NAND1，係和圖29所示記憶體同等。
動態隨機存取記憶體DRAM20、DRAM21、NOR型快閃記憶體NOR2及NAND型快閃記憶體NAND2，係和圖34所示記憶體同等。
本發明中，動態隨機存取記憶體所構成之記憶體模組，及非揮發性記憶體所構成之記憶體模組，係個別被連接於資訊處理裝置。於行動電話，在等待電話或郵件之受取時，主要係由對儲存OS或通信用程式等的NOR型快閃記憶體之間斷式存取加以支配。因此，在將非揮發性記憶體之NOR型快閃記憶體最接近於資訊處理裝置CPU_CHIP而加以連接之本實施形態中，可將動態隨機存取記憶體所構成之記憶體模組設為自我再生狀態，進而停止請求時脈RqCk2及RqCk3或回應時脈RsCk2及RsCk3，可以僅使NOR型快閃記憶體動作，可減低等待電話或郵件之受取時之消費電力。
(第7實施形態)
圖38為本發明第7實施形態。圖38(A)係表示由資訊處理裝置CPU_CHIP與記憶體模組MEM700構成之來源同步時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖38(B)係表示由資訊處理裝置CPU_CHIP1與記憶體模組MEM701構成之嵌入式時脈方式之中，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖38(C)係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM702構成之嵌入式時脈方式之，藉由共用請求與回應之信號被連接之資訊處理系統之實施形態。
RqMux0、RqMux1及RqMux2係請求信號。RsMux0、RsMux1及RsMux2係回應信號。另外，RqsMux0、RqsMux1及RqsMux2係請求與回應共用之信號。
資訊處理裝置CPU_CHIP係和圖1、2所示者同等。資訊處理裝置CPU_CHIP1係和圖29、30所示者同等。資訊處理裝置CPU_CHIP2係和圖34所示者同等。
記憶體模組MEM700，係由動態隨機存取記憶體DRAM0及NAND型快閃記憶體NAND00及NAND01構成。
記憶體模組MEM701，係由動態隨機存取記憶體DRAM1及NAND型快閃記憶體NAND10及NAND11構成。
記憶體模組MEM702，係由動態隨機存取記憶體DRAM2及NAND型快閃記憶體NAND20及NAND21構成。
動態隨機存取記憶體DRAM0、NAND型快閃記憶體NAND00及NAND01，係和圖1所示記憶體同等。
動態隨機存取記憶體DRAM1、NAND型快閃記憶體NAND10及NAND11，係和圖29所示記憶體同等。
動態隨機存取記憶體DRAM2、NAND型快閃記憶體NAND20及NAND21，係和圖34所示記憶體同等。
NAND型快閃記憶體係較NOR型快閃記憶體可以實現更大容量、且低成本之記憶體。因此，取代NOR型快閃記憶體，藉由改用NAND型快閃記憶體，將OS或通信用程式儲存於NAND型快閃記憶體NAND0，則可以實現大容量、且低成本之資訊處理系統。另外，藉由將儲存於NAND型快閃記憶體NAND0之OS或通信用程式，事先傳送至動態隨機存取記憶體DRAM，可以達成資訊處理系統之高速化。
(第8實施形態)
圖39為本發明第8實施形態。圖39(A)係表示由資訊處理裝置CPU_CHIP與記憶體模組MEM800構成之來源同步時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖39(B)係表示由資訊處理裝置CPU_CHIP1與記憶體模組MEM801構成之嵌入式時脈方式之中，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖39(C)係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM802構成之嵌入式時脈方式之，藉由共用請求與回應之信號被連接之資訊處理系統之實施形態。
RqMux0、RqMux1、RqMux2及RqMux3係請求信號。RsMux0、RsMux1、RsMux2及RsMux3係回應信號。另外，RqsMux0、RqsMux1、RqsMux2及RqsMux3係共用請求與回應之信號。
資訊處理裝置CPU_CHIP係和圖1、2所示者同等。資訊處理裝置CPU_CHIP1係和圖29、30所示者同等。資訊處理裝置CPU_CHIP2係和圖34所示者同等。
記憶體模組MEM800，係由動態隨機存取記憶體DRAM0、NOR型快閃記憶體NOR0、NAND型快閃記憶體NAND0及硬碟驅動器HDD0構成。
記憶體模組MEM801，係由動態隨機存取記憶體DRAM1、NOR型快閃記憶體NOR1、NAND型快閃記憶體NAND1及硬碟驅動器HDD1構成。
記憶體模組MEM802，係由動態隨機存取記憶體DRAM2、NOR型快閃記憶體NOR2、NAND型快閃記憶體NAND2及硬碟驅動器HDD2構成。
動態隨機存取記憶體DRAM0、NOR型快閃記憶體NOR0、NAND型快閃記憶體NAND0，係和圖1所示記憶體同等。
動態隨機存取記憶體DRAM1、NOR型快閃記憶體NOR1、NAND型快閃記憶體NAND1，係和圖29所示記憶體同等。
動態隨機存取記憶體DRAM2、NOR型快閃記憶體NOR2、NAND型快閃記憶體NAND2，係和圖34所示記憶體同等。
硬碟驅動器HDD係較NAND型快閃記憶體可以實現更大容量、且低成本之記憶體。因此，關於資料之讀出單位、或位址管理方法、或錯誤檢測訂正方法，原本以硬碟驅動器HDD來實現的資料讀出單位、或位址管理方法、或錯誤檢測訂正方法等，由快閃記憶體來接替使用，因此可以容易追加連接硬碟驅動器HDD，可以實現大容量、且低成本之記憶體模組。
(第9實施形態)
圖40為本發明第9實施形態。圖40(A)係表示由資訊處理裝置CPU_CHIP與記憶體模組MEM900構成之來源同步時脈方式之，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。圖40(B)係表示由資訊處理裝置CPU_CHIP1與記憶體模組MEM901構成之嵌入式時脈方式之中，藉由個別之請求信號及回應信號被連接之資訊處理系統之實施形態。
圖40(C)係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM902構成之嵌入式時脈方式之，藉由共用請求與回應之信號被連接之資訊處理系統之實施形態。
RqMux0、RqMux1及RqMux2係請求信號。RsMux0、RsMux1及RsMux2係回應信號。另外，RqsMux0、RqsMux1及RqsMux2係共用請求與回應之信號。
資訊處理裝置CPU_CHIP係和圖1、2所示者同等。資訊處理裝置CPU_CHIP1係和圖29、30所示者同等。資訊處理裝置CPU_CHIP2係和圖34所示者同等。
記憶體模組MEM900，係由第1非揮發性記憶體MRAM0、第2非揮發性記憶體NVM00、及第3非揮發性記憶體NVM01構成。
記憶體模組MEM901，係由第1非揮發性記憶體MRAM1、第2非揮發性記憶體NVM10、及第3非揮發性記憶體NVM11構成。
記憶體模組MEM902，係由第1非揮發性記憶體MRAM2、第2非揮發性記憶體NVM20、及第3非揮發性記憶體NVM21構成。
第1非揮發性記憶體MRAM0亦可構成為，記憶體裝置M0之記憶體電路Mem0係由非揮發性之磁性記憶格所構成之磁性隨機存取記憶體MRAM。
第2非揮發性記憶體NVM00亦可為，如圖5所示記憶體裝置M1或如圖5所示記憶體裝置M11之記憶體電路Mem1係由非揮發性之相變化記憶格所構成之相變化記憶體PCM。
第3非揮發性記憶體NVM01，係可以適用如圖7所示記憶體裝置M2。
第1非揮發性記憶體MRAM1亦可構成為，如圖31所示記憶體裝置M10之記憶體電路Mem0，係由非揮發性之磁性記憶格所構成之磁性隨機存取記憶體MRAM。
第2非揮發性記憶體NVM10亦可構成為，如圖32所示記憶體裝置M11或如圖32所示記憶體裝置M1之記憶體電路Mem1，係由非揮發性之相變化記憶格所構成之相變化記憶體PCM。
第3非揮發性記憶體NVM11，係可以適用如圖33所示記憶體裝置M12。
第1非揮發性記憶體MRAM2亦可構成為，如圖34所示記憶體裝置M30之動態隨機存取記憶體DRAM，被替換為磁性隨機存取記憶體MRAM的記憶體裝置。
第2非揮發性記憶體NVM10亦可構成為，如圖34所示記憶體裝置M31、或如圖34所示記憶體裝置M31之NOR型快閃記憶體，被替換為相變化記憶體PCM的記憶體裝置。
第3非揮發性記憶體NVM21，係可以適用如圖34所示記憶體裝置M32。
藉由取代揮發性之動態隨機存取記憶體DRAM，改用非揮發性之磁性隨機存取記憶體MRAM，如此則，記憶體電路內之資料保持動作無須定期進行，可實現低電力化。
相變化記憶體PCM係較NOR型快閃記憶體NOR具有更高速寫入資料之特徵，因此，藉由取代NOR型快閃記憶體NOR，改用相變化記憶體PCM，可實現資訊處理系統之高性能化。
(第10實施形態)
圖41為本發明記憶體系統之第10實施形態。圖41(A)係表示上面圖，圖41(B)係表示沿上面圖之A-A’線部分之斷面圖。本實施形態之記憶體模組，係在藉由球柵陣列(BGA)被安裝於裝置的基板(例如玻璃環氧基板製成之印刷電路板)PCB上，被搭載CHIPM1、CHIPM2、CHIPM3、CHIPM4。雖未特別限定，CHIPM1、CHIPM2係非揮發性記憶體，CHIPM3係隨機存取記憶體。CHIPM4係資訊處理裝置CPU_CHIP。CHIPM1、CHIPM2、CHIPM3與CHIPM4，係藉由貫穿各個晶片之晶片貫穿配線TSV被連接。另外，CHIPM1與基板PCB係藉由晶片貫穿配線TSV被連接，CHIPM2與基板PCB係藉由晶片貫穿配線TSV被連接，CHIPM3與基板PCB係藉由晶片貫穿配線TSV被連接，CHIPM4與基板PCB係藉由晶片貫穿配線TSV，藉由球柵陣列(BGA)被連接。
本安裝方法中，可以將圖1所示資訊處理系統、圖29所示資訊處理系統、圖34所示資訊處理系統、圖35所示資訊處理系統、圖36所示資訊處理系統、圖37所示資訊處理系統及圖40所示資訊處理系統，集積於1個密封體。
本實施形態中，可於印刷電路板PCB上積層裸晶片，各晶片可藉由晶片貫穿配線TSV予以配線，無須利用接合配線，可以構成安裝面積小的記憶體模組。另外，藉由晶片貫穿配線TSV可縮短晶片間之配線長度，可實現更高性能、更高信賴性之多晶片模組。
(第11實施形態)
圖42為利用本發明記憶體模組之行動電話之第11實施形態。行動電話，係由天線ANT，無線區塊RF，聲音編/解碼區塊SP，揚聲器SK，麥克風MK，資訊處理裝置CPU，液晶顯示部LCD，鍵盤KEY，及本發明之記憶體模組MSM構成。資訊處理裝置CPU_MAIN係具有複數個資訊處理電路，其中之1個資訊處理電路CPU0係作為基頻處理電路BB，其中之至少1個資訊處理電路CPU1係作為應用處理器AP而動作。
說明通話時之動作。
經由天線ANT被受訊之生煙，係於無線區塊RF被放大，被輸入至資訊處理電路CPU0。於資訊處理電路CPU0，將聲音之類比信號轉換為數位信號，進行錯誤訂正及解碼處理，輸出至聲音編/解碼區塊SP。聲音編/解碼區塊SP係將數位信號轉換為類比信號輸出至揚聲器SK，由揚聲器聽取對方之聲音。由行動電話存取網路之首頁(home page)，下載音樂資料，進行再生、聽取，最後保存所下載之音樂資料等之一連串作業時之動作之說明。
於記憶體模組MEM，係被儲存OS、應用程式(郵件、網路瀏覽器(web browser)、音樂再生程式、動作再生程式、遊戲程式等)、音樂資料、靜止圖像資料、動態圖像資料等。藉由鍵盤指示網路瀏覽器之起動時，記憶體模組MSM內之NOR型快閃記憶體所儲存之網路瀏覽器之程式，係經由資訊處理電路CPU1被讀出、執行，網路瀏覽器被顯示於液晶顯示部LCD。對所要之首頁(home page)進行存取，藉由鍵盤KEY指示想要之音樂資料之下載，則音樂資料經由天線ANT被受訊，於無線區塊RF被放大，被輸入至資訊處理電路CPU0。於資訊處理電路CPU0，係將類比信號之音樂資料轉換為數位信號，進行錯誤訂正及解碼處理。數位信號化之音樂資料係暫時保存於記憶體模組MSM內之動態隨機存取記憶體DRAM，最終係被傳送至記憶體模組MEM之NAND型快閃記憶體予以儲存。
接著，藉由鍵盤KEY指示音樂再生程式之起動時，記憶體模組MSM內之NOR型快閃記憶體所儲存之音樂再生程式，係經由資訊處理電路CPU1被讀出、執行，音樂再生程式被顯示於液晶顯示部LCD。藉由鍵盤KEY對被下載至記憶體模組內之NAND型快閃記憶體之音樂資料進行聽取之指示時，資訊處理電路CPU1係執行音樂再生程式，對保存於NAND型快閃記憶體之音樂資料進行處理，最後可由揚聲器SK聽取音樂。於本發明之記憶體模組MSM內之NOR型快閃記憶體，係被儲存網路瀏覽器與音樂再生程式、或電子郵件程式等之複數個程式，資訊處理裝置CPU_MAIN係具有複數個資訊處理電路CPU0~CPU3，可以同時執行複數個程式。於等待電話或電子郵件之受取時，資訊處理裝置CPU_MAIN可以必要最小限之頻率使記憶體模組MSM之時脈動作，可以極端縮小消費電力。
如上述說明，藉由使用本發明之記憶體模組，可以儲存大量之郵、音樂再生、應用程式或音樂資料、靜止圖像資料、動態圖像資料等，另外，可同時執行複數個程式。
(第12實施形態)
圖43為利用本發明記憶體模組之行動電話之第12實施形態。行動電話，係由天線ANT，無線區塊RF，聲音編/解碼區塊SP，揚聲器SK，麥克風MK，液晶顯示部LCD，鍵盤KEY，及將記憶體模組MSM與資訊處理裝置CPU_MAIN集積於1個密封體之本發明之資訊處理系統SLP構成。
藉由使用本發明之資訊處理系統SLP，可以削減元件點數，可實現低成本化，可提升行動電話之信賴性，可縮小構成行動電話之元件之安裝面積，實現行動電話之小型化。
(第13實施形態)
圖44為本發明第13實施形態，係表示由資訊處理裝置CPU_CHIP10、CPU_CHIP11、CPU_CHIP12、CPU_CHIP13與記憶體模組MEM130、MEM131、MEM132、MEM133構成之資訊處理系統之實施形態。資訊處理裝置CPU_CHIP10、CPU_CHIP11、CPU_CHIP12、CPU_CHIP13，係和圖1之資訊處理裝置CPU_CHIP同等。記憶體模組MEM130、MEM131、MEM132、MEM133，係和圖1之記憶體模組MEM同等。RqC0～RqC7係請求時脈，RsC0～RsC7係回應時脈。RqM0～RqM7係請求信號，RsM0～RsM1係回應信號。本發明中，容易連接複數個資訊處理裝置，可實現高速處理。另外，可配合行動機器之系統構成或必要之性能，圓滑地連接資訊處理裝置或記憶體模組。
(第14實施形態)
圖45為本發明第14實施形態，係表示由資訊處理裝置CPU_CHIP20、CPU_CHIP21、CPU_CHIP22、CPU_CHIP23與記憶體模組MEM140、MEM141、MEM142、MEM143構成之資訊處理系統之實施形態。資訊處理裝置CPU_CHIP20、CPU_CHIP21、CPU_CHIP22、CPU_CHIP23，係和圖29之資訊處理裝置CPU_CHIP1同等。記憶體模組MEM140、MEM141、MEM142、MEM143，係和圖29之記憶體模組MEM1同等。RqM0～RqM7係請求信號，RsM0～RsM1係回應信號。參照時脈未被記載於圖面。本發明中，容易連接複數個資訊處理裝置，可實現高速處理。另外，可配合行動機器之系統構成或必要之性能，圓滑地連接資訊處理裝置或記憶體模組。
(第15實施形態)
圖46為本發明第15實施形態，係表示由資訊處理裝置CPU_CHIP30、CPU_CHIP31、CPU_CHIP32、CPU_CHIP33與記憶體模組MEM150、MEM151、MEM152、MEM153構成之資訊處理系統之實施形態。資訊處理裝置CPU_CHIP30、CPU_CHIP31、CPU_CHIP32、CPU_CHIP33，係和圖34之資訊處理裝置CPU_CHIP3同等。記憶體模組MEM150、MEM151、MEM152、MEM153，係和圖34之記憶體模組MEM3同等。RqsM0～RqsM7係共用請求與回應之信號。參照時脈未被記載於圖面本發明中，容易連接複數個資訊處理裝置，可實現高速處理。另外，可配合行動機器之系統構成或必要之性能，圓滑地連接資訊處理裝置或記憶體模組。
(第16實施形態)
圖47為本發明第16實施形態，係表示由資訊處理裝置CPU_CHIP與記憶體模組MEM1000構成之資訊處理系統之實施形態。本實施形態係表示來源同步時脈方式之資訊處理系統之一例。資訊處理裝置CPU_CHIP，係和圖1、圖2所示者同等。記憶體模組MEM1000，係由記憶體裝置M1000，及記憶體裝置M1001構成。RqCk0及RqCk1係請求時脈，RsCk0、RsCk1及RsCk2係回應時脈。RqMux0及RqMux1係請求信號，RsMux0及RsMux1係回應信號。
記憶體裝置M1000，係由介面電路晶片RQRSIF1000與複數個揮發性記憶體晶片VLM1000、VLM1001及複數個非揮發性記憶體晶片NVM1000、NVM1001構成。介面電路晶片RQRSIF1000，係具備圖4、圖5說明之記憶體裝置之中除記憶體電路Mem0、Mem1以外之其他全部電路同等之機能。
揮發性記憶體晶片VLM1000、VLM1001，係可利用和記憶體電路Mem0具備同樣機能之記憶體晶片或泛用之動態隨機存取記憶體晶片DRAM。另外，複數個非揮發性記憶體晶片NVM1000、NVM1001，係可利用和圖5說明之記憶體裝置中之記憶體電路Mem1具備同等機能之記憶體晶片或NOR型快閃記憶體晶片或相變化記憶體晶片等之泛用之非揮發性記憶體晶片。
另外，揮發性記憶體晶片VLM1000、VLM1001之延遲，係和非揮發性記憶體晶片NVM1000、NVM1001之延遲不同。
記憶體裝置M1001，係由控制器電路晶片NVCT1001及複數個非揮發性記憶體晶片NVM3000、NVM3001構成。控制器電路晶片NVCT1001，係由介面電路RQRSIF1001、錯誤訂正電路ECC、替代處理電路REP、寫入次數平均化電路WLV構成。
介面電路RQRSIF1001，係和圖7說明之記憶體裝置中除了記憶體電路Mem2以外之其他全部電路具備同等機能。非揮發性記憶體晶片NVM3000、NVM3001，係可利用和圖7說明之記憶體裝置中之記憶體電路Mem2具備同等機能之記憶體晶片或NAND型快閃記憶體等之泛用之非揮發性記憶體晶片。
非揮發性記憶體晶片NVM3000、NVM3001，基於重複進行改寫而有可能導致信賴性降低，寫入時之被寫入之資料與讀出時成為不同之資料，改寫時資料未被寫入等問題。錯誤訂正電路ECC，係針對介面電路RQRSIF1001由非揮發性記憶體晶片NVM3000及NVM3001讀出之資料是否有錯誤進行確認，有錯誤時進行訂正。錯誤訂正後之資料係藉由介面電路RQRSIF1001由回應信號RsMux1被送訊。藉由錯誤訂正電路ECC可提升記憶體裝置M1001之信賴性。
替代處理電路REP，係針對由介面電路RQRSIF1001對非揮發性記憶體晶片NVM3000、NVM3001之資料寫入是否正確被進行加以確認，未正確被進行時係對非揮發性記憶體NAND事先準備之替代用之新位址進行寫入。藉由替代處理電路REP可提升記憶體裝置M1001之信賴性。
寫入次數平均化電路WLV，係針對由介面電路RQRSIF1001對非揮發性記憶體晶片NVM3000、NVM3001進行資料寫入時，使資料之寫入次數不集中於非揮發性記憶體NAND之一部分位址的方式，使寫入次數平均化。如此則，可以延長記憶體裝置M1001之製品壽命。
藉由資訊處理裝置CPU_CHIP，針對揮發性記憶體晶片VLM1000及VLM1001分配元件識別編號ID值1，針對非揮發性記憶體晶片NVM1000及NVM1001分配元件識別編號ID值2，針對記憶體裝置M1001分配元件識別編號ID值3。
亦即，由請求信號RqMux0將包含元件識別編號ID值1的請求輸入至記憶體裝置M1000時，記憶體裝置M1000係識別為對揮發性記憶體晶片VLM1000及VLM1001之請求，而執行該請求。另外，由請求信號RqMux0將包含元件識別編號ID值2的請求輸入至記憶體裝置M1000時，記憶體裝置M1000係識別為對非揮發性記憶體晶片NVM2000及NV23001之請求，而執行該請求，將該請求所對應之回應由回應信號RsMux0送訊至資訊處理裝置CPU_CHIP。
由請求信號RqMux0將包含元件識別編號ID值3的請求輸入至記憶體裝置M1000時，記憶體裝置M1000係基於和本身持有之元件識別編號ID值1及2不同，因此，記憶體裝置M1000，係由請求信號RqMux1將包含元件識別編號ID值3的請求送訊至記憶體裝置M1001。
由請求信號RqMux1將包含元件識別編號ID值3的請求輸入至記憶體裝置M1001時，記憶體裝置M1001係識別為對本身之請求，而執行該請求，該請求所對應之回應係由回應信號RsMux1被送訊至記憶體裝置M1000，另外，介由回應信號RsMux0被送訊至資訊處理裝置CPU_CHIP。
本發明中，除第1實施形態之效果以外，利用複數個泛用記憶體，可以容易擴張工作區域或複製區域或程式區域或資料區域。另外，利用不同延遲之複數個記憶體，可以容易構築1個記憶體裝置，配合行動機器之系統構成可以柔軟對應。
(第17實施形態)
圖48為本發明第17實施形態，係表示由資訊處理裝置CPU_CHIP1與記憶體模組MEM2000構成之資訊處理系統之實施形態。本實施形態係表示嵌入式時脈方式之資訊處理系統之一例。資訊處理裝置CPU_CHIP1，係和圖29、圖30所示者同等。記憶體模組MEM2000，係由記憶體裝置M2000，及記憶體裝置M2001構成。RRqMux0及RqMux1係請求信號，RsMux0及RsMux1係回應信號。
記憶體裝置M2000，係由介面電路晶片RQRSIF2000與複數個揮發性記憶體晶片VLM1000、VLM1001及複數個非揮發性記憶體晶片NVM1000、NVM1001構成。介面電路晶片RQRSIF2000，係具備圖31、圖32說明之記憶體裝置之中除記憶體電路Mem0、Mem1以外之其他全部電路同等之機能。
揮發性記憶體晶片VLM1000、VLM1001，係可利用和圖31說明之記憶體裝置之中之記憶體電路Mem0具備同樣機能之記憶體晶片或泛用之動態隨機存取記憶體晶片DRAM。另外，複數個非揮發性記憶體晶片NVM1000、NVM1001，係可利用和圖32說明之記憶體裝置中之記憶體電路Mem1具備同等機能之記憶體晶片或NOR型快閃記憶體晶片或相變化記憶體晶片等之泛用之非揮發性記憶體晶片。
另外，揮發性記憶體晶片VLM1000、VLM1001之延遲，係和非揮發性記憶體晶片NVM1000、NVM1001之延遲不同。
記憶體裝置M2001，係由控制器電路晶片NVCT2001及複數個非揮發性記憶體晶片NVM3000、NVM3001構成。控制器電路晶片NVCT2001，係由介面電路RQRSIF2001、錯誤訂正電路ECC、替代處理電路REP、寫入次數平均化電路WLV構成。
介面電路RQRSIF2001，係和圖33說明之記憶體裝置中除了記憶體電路Mem2以外之其他全部電路具備同等機能。非揮發性記憶體晶片NVM3000、NVM3001，係可利用和圖33說明之記憶體裝置中之記憶體電路Mem2具備同等機能之記憶體晶片或NAND型快閃記憶體等之泛用之非揮發性記憶體晶片。
非揮發性記憶體晶片NVM3000、NVM3001，基於重複進行改寫而有可能導致信賴性降低，寫入時之被寫入之資料與讀出時成為不同之資料，改寫時資料未被寫入等問題。錯誤訂正電路ECC，係針對介面電路RQRSIF2001由非揮發性記憶體晶片NVM3000及NVM3001讀出之資料是否有錯誤進行確認，有錯誤時進行訂正。錯誤訂正後之資料係藉由介面電路RQRSIF2001由回應信號RsMux1被送訊。藉由錯誤訂正電路ECC可提升記憶體裝置M2001之信賴性。
替代處理電路REP，係針對由介面電路RQRSIF2001對非揮發性記憶體晶片NVM3000、NVM3001之資料寫入是否正確被進行加以確認，未正確被進行時係對非揮發性記憶體NAND事先準備之替代用之新位址進行寫入。藉由替代處理電路REP可提升記憶體裝置M2001之信賴性。
寫入次數平均化電路WLV，係針對由介面電路RQRSIF2001對非揮發性記憶體晶片NVM3000、NVM3001進行資料寫入時，使資料之寫入次數不集中於非揮發性記憶體NAND之一部分位址的方式，使寫入次數平均化。如此則，可以延長記憶體裝置M2001製品之壽命。
藉由資訊處理裝置CPU_CHIP1，針對揮發性記憶體晶片VLM1000及VLM1001分配元件識別編號ID值1，針對非揮發性記憶體晶片NVM1000及NVM1001分配元件識別編號ID值2，針對記憶體裝置M2001分配元件識別編號ID值3。
亦即，由請求信號RqMux0將包含元件識別編號ID值1的請求輸入至記憶體裝置M2000時，記憶體裝置M1000係識別為對揮發性記憶體晶片VLM1000及VLM1001之請求，而執行該請求。另外，由請求信號RqMux0將包含元件識別編號ID值2的請求輸入至記憶體裝置M2000時，記憶體裝置M2000係識別為對非揮發性記憶體晶片NVM3000及NV3001之請求，而執行該請求，將該請求所對應之回應由回應信號RsMux0送訊至資訊處理裝置CPU_CHIP1。
由請求信號RqMux0將包含元件識別編號ID值3的請求輸入至記憶體裝置M2000時，記憶體裝置M2000係基於和本身持有之元件識別編號ID值1及2不同，因此，記憶體裝置M2000，係由請求信號RqMux1將包含元件識別編號ID值3的請求送訊至記憶體裝置M2001。
由請求信號RqMux1將包含元件識別編號ID值3的請求輸入至記憶體裝置M2001時，記憶體裝置M2001係識別為對本身之請求，而執行該請求，該請求所對應之回應係由回應信號RsMux1被送訊至記憶體裝置M2000，另外，介由回應信號RsMux0被送訊至資訊處理裝置CPU_CHIP1。
本發明中，除第1及第2實施形態之效果以外，利用複數個泛用記憶體，可以容易擴張工作區域或複製區域或程式區域或資料區域。另外，利用不同延遲之複數個記憶體，可以容易構築1個記憶體裝置，配合行動機器之系統構成可以柔軟對應。
(第18實施形態)
圖49為本發明第18實施形態，係表示由資訊處理裝置CPU_CHIP2與記憶體模組MEM3000構成之資訊處理系統之實施形態。本實施形態係表示嵌入式時脈方式之資訊處理系統之一例。資訊處理裝置CPU_CHIP2，係和圖34所示者同等。記憶體模組MEM3000，係由記憶體裝置M3000，及記憶體裝置M3001構成。RRqMux0及RqMux1係請求信號，RsMux0及RsMux1係回應信號。
資訊處理裝置CPU_CHIP2與記憶體裝置M3000、M3001，係藉由雙向信號RqsMux0及RqsMux1被連接，藉由彼等信號使請求與回應被送訊。
記憶體裝置M3000，係由介面電路晶片RQRSIF3000與複數個揮發性記憶體晶片VLM1000、VLM1001及複數個非揮發性記憶體晶片NVM1000、NVM1001構成。介面電路晶片RQRSIF3000，係具備圖34說明之記憶體裝置M20及M21之中除記憶體電路Mem0、Mem1以外之其他全部電路同等之機能。
揮發性記憶體晶片VLM1000、VLM1001，係可利用和圖34說明之記憶體裝置M20之中之記憶體電路Mem0具備同樣機能之記憶體晶片或泛用之動態隨機存取記憶體晶片DRAM。另外，複數個非揮發性記憶體晶片NVM1000、NVM1001，係可利用和圖34說明之記憶體裝置M21中之記憶體電路Mem1具備同等機能之記憶體晶片或NOR型快閃記憶體晶片或相變化記憶體晶片等之泛用之非揮發性記憶體晶片。
另外，揮發性記憶體晶片VLM1000、VLM1001之延遲，係和非揮發性記憶體晶片NVM1000、NVM1001之延遲不同。
記憶體裝置M3001，係由控制器電路晶片NVCT3001及複數個非揮發性記憶體晶片NVM3000、NVM3001構成。控制器電路晶片NVCT3001，係由介面電路RQRSIF3001、錯誤訂正電路ECC、替代處理電路REP、寫入次數平均化電路WLV構成。
介面電路RQRSIF3001，係具備和圖34說明之記憶體裝置M22之中除了記憶體電路Mem2以外之其他全部電路同等機能。非揮發性記憶體晶片NVM3000、NVM3001，係可利用和圖34說明之記憶體裝置M22之中之記憶體電路Mem2具備同等機能之記憶體晶片或NAND型快閃記憶體等之泛用之非揮發性記憶體晶片。
非揮發性記憶體晶片NVM3000、NVM3001，基於重複進行改寫而有可能導致信賴性降低，寫入時之被寫入之資料與讀出時成為不同之資料，改寫時資料未被寫入等問題。錯誤訂正電路ECC，係針對介面電路RQRSIF3001由非揮發性記憶體晶片NVM3000及NVM3001讀出之資料是否有錯誤進行確認，有錯誤時進行訂正。錯誤訂正後之資料係藉由介面電路RQRSIF3001由回應信號RsMux1被送訊。藉由錯誤訂正電路ECC可提升記憶體裝置M2001之信賴性。
替代處理電路REP，係針對由介面電路RQRSIF3001對非揮發性記憶體晶片NVM3000、NVM3001之資料寫入是否正確被進行加以確認，未正確被進行時係對非揮發性記憶體NAND事先準備之替代用之新位址進行寫入。藉由替代處理電路REP可提升記憶體裝置M3001之信賴性。
寫入次數平均化電路WLV，係針對由介面電路RQRSIF3001對非揮發性記憶體晶片NVM3000、NVM3001進行資料寫入時，使資料之寫入次數不集中於非揮發性記憶體NAND之一部分位址的方式，使寫入次數平均化。如此則，可以延長記憶體裝置M3001製品之壽命。
藉由資訊處理裝置CPU_CHIP2，針對揮發性記憶體晶片VLM1000及VLM1001分配元件識別編號ID值1，針對非揮發性記憶體晶片NVM1000及NVM1001分配元件識別編號ID值2，針對記憶體裝置M3001分配元件識別編號ID值3。
亦即，由雙向信號RqsMux0將包含元件識別編號ID值1的請求輸入至記憶體裝置M3000時，記憶體裝置M3000係識別為對揮發性記憶體晶片VLM1000及VLM1001之請求，而執行該請求。另外，由請求信號RqsMux0將包含元件識別編號ID值2的請求輸入至記憶體裝置M3000時，記憶體裝置M3000係識別為對非揮發性記憶體晶片NVM3000及NV3001之請求，而執行該請求，將該請求所對應之回應由雙向信號RqsMux0送訊至資訊處理裝置CPU_CHIP2。
由雙向信號RqsMux0將包含元件識別編號ID值3的請求輸入至記憶體裝置M3000時，記憶體裝置M3000係基於和本身持有之元件識別編號ID值1及2不同，因此，記憶體裝置M3000，係由雙向信號RqsMux1將包含元件識別編號ID值3的請求送訊至記憶體裝置M3001。
由雙向信號RqsMux1將包含元件識別編號ID值3的請求輸入至記憶體裝置M3001時，記憶體裝置M3001係識別為對本身之請求，而執行該請求，該請求所對應之回應係由雙向信號RqsMux1被送訊至記憶體裝置M3000，另外，介由雙向信號RqsMux1被送訊至資訊處理裝置CPU_CHIP2。
本發明中，除第1、第2及第3實施形態之效果以外，利用複數個泛用記憶體，可以容易擴張工作區域或複製區域或程式區域或資料區域。另外，利用不同延遲之複數個記憶體，可以容易構築1個記憶體裝置，配合行動機器之系統構成可以柔軟對應。
(產業上可利用性)
本發明係關於半導體裝置，特別是針對包含非揮發性記憶體與資訊處理裝置的資訊處理系統及記憶體模組之控制方法之利用特別有效。
(發明效果)
依據本發明，可以實現將資料讀出延遲保持於一定值或一定範圍內之同時，高速且低成本地，確保記憶體容量之擴張性，使用容易性良好之，高信賴性的資訊處理系統。
CPU_CHIP．．．資訊處理裝置
CPU0、CPU1、CPU2、CPU3．．．資訊處理電路
CARB．．．調停電路
DCMC．．．記憶體控制電路
MEM．．．記憶體模組
M0、M1、M2．．．記憶體裝置
MID0、MID1、MID2、MID3．．．主編號暫存器
CONFIG．．．架構電路
REQQ1、REQQ2．．．請求排序
IDHT．．．擊中判斷電路
COMGEN．．．指令產生電路
RQOUT．．．請求輸出電路
REF．．．再生要求電路
QMGT．．．排序管理電路
LCHCK．．．延遲調整電路
RSIN．．．回應輸入電路
RESQ1．．．回應排序
ReqIF．．．請求介面電路
ResIF．．．回應介面電路
INIT、INIT1、INIT2．．．初期設定電路
Mem0、Mem1、Mem2．．．記憶體電路
RqCkC．．．請求時脈控制電路
Drv1．．．時脈驅動器
Div1．．．時脈分頻電路
RqCT．．．請求排序控制電路
RqQI、RqQXI、RqQXO．．．請求排序電路
IDR．．．ID暫存器電路
CPQ．．．ID比較電路
RsQo、RsQp．．．回應排序電路
RRG．．．回應優先順位設定暫存器電路
RQQM．．．請求排序確認電路
IDV．．．ID有效位元
BR．．．起動裝置旗標暫存器
ER．．．終端裝置旗標暫存器
RsCkC．．．回應時脈控制電路
RqCT．．．請求排序控制電路
Drv2．．．時脈驅動器
Div2．．．時脈分頻電路
RsCT．．．回應排序控制電路
RSQM．．．回應排序確認電路
SCH．．．回應時程電路
LC．．．延遲碼暫存器
DC．．．裝置碼暫存器
Bsig．．．起動裝置辨識信號
RqCk0、RqCk1、RqCk2．．．請求時脈
RsCk0、RsCk1、RsCk2．．．回應時脈
RqMux0、RqMux1、RqMux2．．．請求信號
RsMux0、RsMux1、RsMux2．．．回應信號
ck1、ck2、ck3、ck4．．．時脈信號
CmdDec．．．指令解碼器
Cont Logic．．．控制電路
RaddLat．．．行位址緩衝器
CaddLat．．．列位址緩衝器
RefC．．．再生計數器
Thmo．．．溫度計
WDataLat．．．寫入資料緩衝器
RDataLat．．．讀出資料緩衝器
RowDec．．．行解碼器
COLDec．．．列解碼器
SenseAmp．．．感測放大器
DataCont．．．資料控制電路
BANK0、BANK1、BANK2、BANK3、BANK4、BANK5、BANK6、BANK7．．．記憶體區塊
MBank0、MBank1、MBank2、MBank3、MBank4、MBank5、MBank6、MBank7．．．記憶體電路
BotID．．．起動裝置ID值
NV1BANK0、NV1BANK1、NV1BANK2、NV1BANK3、NV1BANK4、NV1BANK5、NV1BANK6、NV1BANK7．．．記憶體區塊
PadLat．．．頁位址緩衝器
Page．．．頁解碼器
NV1Bk0、NV1Bk1、NV1Bk2、NV1Bk3、NV1Bk4、NV1Bk5、NV1Bk6、NV1Bk7．．．記憶體電路
ECC．．．錯誤檢測訂正電路
NV2BANK0、NV2BANK1、NV2BANK2、NV2BANK3、NV2BANK4、NV2BANK5、NV2BANK6、NV2BANK7．．．記憶體區塊
NV2Bk0、NV2Bk1、NV2Bk2、NV2Bk3、NV2Bk4、NV2Bk5、NV2Bk6、NV2Bk7．．．記憶體電路
CFRG-AREA．．．架構區域
IO-AREA．．．IO區域
BotID-AREA．．．起動裝置ID儲存區域
InitPR-AREA．．．初期程式區域
OSAP-AREA．．．程式儲存區域
COPY-AREA．．．複製區域
WORK-AREA．．．工作區域
DATA-AREA．．．資料區域
REP-AREA．．．替代區域
CPU_CHIP1．．．資訊處理裝置
DCMC1．．．記憶體控制電路
MEM1．．．記憶體模組
M10、M11、M12．．．記憶體裝置
RQOUT1．．．請求輸出電路
OUTBLK．．．輸出電路
SDBLK．．．序列資料電路
RSIN1．．．回應輸入電路
INBLK．．．輸入電路
PDBLK．．．並列資料電路
RqC．．．請求信號轉換電路
RQPD、RSPD．．．並列資料電路
RQSD、RSSD．．．序列資料電路
DRAM、DRAM00、DRAM01、DRAM10、DRAM11．．．動態隨機存取記憶體
NOR、NOR0、NOR1．．．NOR型快閃記憶體
NAND、NAND0、NAND1．．．NAND型快閃記憶體
HDD0、HDD1．．．硬碟
MRAM0、MRAM1．．．磁性隨機存取記憶體
NVM20、NVM21、NVM30、NVM31．．．非揮發性記憶體
CHIPM1、CHIPM2、CHIP3M、CHIP4M．．．半導體晶片
PCB．．．印刷電路基板
COVER．．．模組之密封蓋部
TSV．．．晶片貫穿配線
ANT．．．天線
RF．．．無線區塊
SP．．．聲音編/解碼區塊
SK．．．揚聲器
MK．．．麥克風
CPU．．．處理器
DRAM．．．動態隨機存取記憶體
LCD．．．液晶顯示部
KEY．．．鍵盤
MSM．．．記憶體模組
CPU_MAIN‧‧‧資訊處理裝置
SLP‧‧‧資訊處理系統
圖1為本發明適用之資訊處理系統之構成一例之構成圖。
圖2為本發明適用之構成資訊處理系統的資訊處理裝置之構成一例之圖。
圖3為請求輸出電路RQOUT之構成一例之圖。
圖4為記憶體裝置之構成一例之圖。
圖5為記憶體裝置之構成一例之圖。
圖6為記憶體裝置具備之記憶體電路之電路方塊圖之一例之圖。
圖7為記憶體裝置之構成一例之圖。
圖8為記憶體裝置具備之記憶體電路之電路方塊圖之一例之圖。
圖9為本發明適用之資訊處理系統之電源投入時之動作之一例之圖。
圖10為連接暫存器CNNREG之設定值之一例之圖。
圖11為延遲控制暫存器LCREG之設定值之一例之圖。
圖12為延遲領域暫存器LTDREG之設定值之一例之圖。
圖13為延遲暫存器LTREG之設定值之一例之圖。
圖14為時序暫存器M0TREG之設定值之一例之圖。
圖15為時序暫存器M1TREG之設定值之一例之圖。
圖16為時序暫存器M2TREG之設定值之一例之圖。
圖17為記憶體控制模態暫存器OMDREG之設定值之一例之圖。
圖18為記憶體控制電路DCMC對各記憶體裝置輸出之請求之一例之圖。
圖19為對於資訊處理裝置CPU_CHIP所管理之記憶體模組MEM的記憶體映射之一例之圖。
圖20為記憶體控制電路對記憶體模組發送請求為止之動作之一例之流程圖。
圖21為資訊處理裝置對記憶體模組之請求之動作之一例之流程圖。
圖22為記憶體模組對資訊處理裝置之回應之動作之一例之流程圖。
圖23為資訊處理裝置之回應之時間帶管理相關動作之一例之流程圖。
圖24為本發明適用之資訊處理系統之動作波形之一例之圖。
圖25為本發明適用之資訊處理系統之動作波形之一例之圖。
圖26為本發明適用之資訊處理系統之動作波形之一例之圖。
圖27為本發明適用之資訊處理系統之動作波形之一例之圖。
圖28為各記憶體裝置具備之回應時程電路SCH之動作之一例之流程圖。
圖29為本發明適用之資訊處理系統之構成圖。
圖30為本發明適用之構成資訊處理系統的資訊處理裝置之構成一例之圖。
圖31為記憶體裝置之構成之一例之圖。
圖32為記憶體裝置之構成之一例之圖。
圖33為記憶體裝置之構成之一例之圖。
圖34為本發明適用之資訊處理系統之構成圖。
圖35為本發明適用之資訊處理系統之構成圖。
圖36為本發明適用之資訊處理系統之構成圖。
圖37為本發明適用之資訊處理系統之構成圖。
圖38為本發明適用之資訊處理系統之構成圖。
圖39為本發明適用之資訊處理系統之構成圖。
圖40為本發明適用之資訊處理系統之構成圖。
圖41為本發明之記憶體資訊處理系統之裝配形態之一例之圖。
圖42為利用本發明之記憶體資訊處理系統的行動電話之構成例之方塊圖。
圖43為利用本發明之記憶體資訊處理系統的行動電話之構成例之方塊圖。
圖44為本發明適用之資訊處理系統之構成圖。
圖45為本發明適用之資訊處理系統之構成圖。
圖46為本發明適用之資訊處理系統之構成圖。
圖47為本發明適用之資訊處理系統之構成圖。
圖48為本發明適用之資訊處理系統之構成圖。
圖49為本發明適用之資訊處理系統之構成圖。
CPU_CHIP．．．資訊處理裝置
CPU0、CPU1、CPU2、CPU3．．．資訊處理電路
CARB．．．調停電路
DCMC．．．記憶體控制電路
MEM．．．記憶體模組
M0、M1、M2．．．記憶體裝置
MID0、MID1、MID2、MID3．．．主編號暫存器
RqCk0、RqCk1、RqCk2、RqCk3．．．請求時脈
RsCk0、RsCk1、RsCk2、RsCk3．．．回應時脈
RqMux0、RqMux1、RqMux2、RqMux3．．．請求信號
RsMux0、RsMux1、RsMux2、RsMux3．．．回應信號
RQEN．．．請求致能信號
CMD．．．指令信號
ADD．．．位址信號

Claims (15)

  1. 一種半導體裝置，其特徵為具備：請求送訊電路，用於對外部發送讀出存取要求之同時，針對存在有對於上述讀出存取要求之響應的回應時間帶進行管理；及回應受訊電路，由外部受取上述請求送訊電路所發送對於上述存取要求之響應；上述請求送訊電路，在發送第1讀出存取要求之後，發送第2讀出存取要求時，當對於上述第1讀出存取要求的第1回應時間帶，與對於上述第2讀出存取要求的第2回應時間帶呈現重複的時間幅度，在事先設定之最大重複允許時間幅度以下時，係發送上述第2讀出存取要求。
  2. 如申請專利範圍第1項之半導體裝置，其中上述半導體裝置具有延遲控制暫存器，其被設定上述最大重複允許時間幅度。
  3. 如申請專利範圍第1項之半導體裝置，其中上述請求送訊電路，當上述第1回應時間帶與上述第2回應時間帶重複之時間幅度，大於上述最大重複允許時間幅度時，係延遲上述第2讀出存取要求之發送。
  4. 如申請專利範圍第1項之半導體裝置，其中上述請求送訊電路，係具有：第1計數器，其被設定上述回應時間帶之開始時間，被執行下數計數；及第2計數器，其被設定上述回應時間帶之終了時間帶，被執行下數計數；在發送上述第2讀出存取要求時，係計算上述第2 回應時間帶之開始時間及終了時間，針對上述第1計數器及第2計數器之值，與上述第2回應時間帶之開始時間及終了時間予以比較，據以判斷重複之時間帶存在否。
  5. 如申請專利範圍第4項之半導體裝置，其中上述請求送訊電路，當上述第2回應時間帶之開始時間位於上述第1計數器與第2計數器之值之間時，係不輸出上述第2讀出存取要求。
  6. 如申請專利範圍第4項之半導體裝置，其中上述請求送訊電路，不受上述第1回應時間帶與上述第2回應時間帶重複之影響，於上述最大重複允許時間幅度以內而欲輸出上述第2讀出存取要求時，係依據上述第1回應時間帶與上述第2回應時間帶重複之時間幅度，而更新上述第1計數器與上述第2計數器值。
  7. 如申請專利範圍第1項之半導體裝置，其中上述半導體裝置，係另具備：延遲暫存器，其被設定對於上述讀出存取要求之回應之最小開始時間；上述請求送訊電路，係依據上述最小開始時間，來計算上述第1回應時間帶之開始時間。
  8. 如申請專利範圍第7項之半導體裝置，其中上述第1及第2讀出存取要求之各個，係包含要求之資料量，上述請求送訊電路，係依據上述要求之資料量，來計算上述第1及第2回應時間帶之各個之終了時間。
  9. 如申請專利範圍第7項之半導體裝置，其中 上述請求送訊電路，當上述最大重複允許時間幅度被設為0時，係以嚴守設定於上述延遲暫存器的上述最小開始時間的方式，來發送上述讀出存取要求。
  10. 如申請專利範圍第1項之半導體裝置，其中上述讀出存取要求，係對連接於外部的記憶體模組進行，上述記憶體模組，其之第1及第2記憶體裝置被串聯連接，上述第2記憶體裝置之響應，係介由上述第1記憶體裝置，被傳送至上述半導體裝置。
  11. 一種半導體裝置，係被連接有第1與第2記憶體裝置串聯連接而成的記憶體模組，用於對上述記憶體模組發送請求要求，受訊上述記憶體模組對上述請求要求之響應的資訊處理裝置，其特徵為具備：請求送訊電路，用於對上述記憶體模組輸出請求要求；回應受訊電路，用於受訊上述記憶體模組對於上述請求要求之響應；延遲暫存器，其被設定：對上述第1記憶體裝置之請求要求之第1延遲；及對上述第2記憶體裝置之請求要求之第2延遲；延遲控制暫存器，當對於第1請求要求之第1回應時間帶與對上述第1請求要求之後被發送的第2請求要求之第2回應時間帶存在重複時間幅度時，被設定最大重複允許時間幅度據以允許上述第2請求要求之發送。
  12. 如申請專利範圍第11項之半導體裝置，其中上述請求送訊電路，係具有：延遲可變模態，在發送上述第2請求要求時，針對上述第1回應時間帶與上述第2回應時間帶之上述重複時間幅度，與上述最大重複允許時間幅度加以比較，當上述重複時間幅度較小時，發送上述第2請求要求。
  13. 如申請專利範圍第12項之半導體裝置，其中上述半導體裝置，係具有：延遲固定模態，在上述第1回應時間帶與上述第2回應時間帶之上述重複時間幅度存在時，不發送上述第2請求要求，以嚴守上述第1延遲。
  14. 如申請專利範圍第13項之半導體裝置，其中上述半導體裝置，係藉由設定最大重複允許時間幅度為0，而成為上述延遲固定模態，藉由設定最大重複允許時間幅度為正整數，而成為上述延遲可變模態。
  15. 一種半導體裝置，其特徵為：延遲控制暫存器，係具有延遲控制旗標；上述半導體裝置，在上述延遲控制旗標被設定時，發送第2請求要求時，係成為考慮第1回應時間帶與第2回應時間帶而發送上述第2請求要求的延遲控制模態，在上述延遲控制旗標未被設定時，係成為不考慮上述第1回應時間帶而發送上述第2請求的延遲非控制模態。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101527308B1 (ko) * 2011-03-14 2015-06-09 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 메모리 인터페이스
US10877669B1 (en) * 2011-06-30 2020-12-29 Amazon Technologies, Inc. System and method for providing a committed throughput level in a data store
US8321627B1 (en) * 2011-10-06 2012-11-27 Google Inc. Memory operation command latency management
JP2013105512A (ja) * 2011-11-15 2013-05-30 Elpida Memory Inc 半導体装置
US9304899B1 (en) * 2012-08-24 2016-04-05 Altera Corporation Network interface circuitry with flexible memory addressing capabilities
US20140233582A1 (en) * 2012-08-29 2014-08-21 Marvell World Trade Ltd. Semaphore soft and hard hybrid architecture
KR101936355B1 (ko) * 2012-11-22 2019-01-08 에스케이하이닉스 주식회사 멀티-칩 시스템 및 반도체 패키지
KR102097027B1 (ko) * 2013-05-28 2020-05-27 에스케이하이닉스 주식회사 반도체 시스템
JP6087742B2 (ja) * 2013-06-14 2017-03-01 キヤノン株式会社 半導体装置、および、チップ識別子の設定方法
SG11201600354TA (en) * 2013-07-18 2016-03-30 Benjamin Aaron Gittins Computing architecture with peripherals
US9450614B2 (en) * 2013-09-13 2016-09-20 Rambus Inc. Memory module with integrated error correction
KR20150043045A (ko) * 2013-10-14 2015-04-22 에스케이하이닉스 주식회사 반도체 장치
JP6142783B2 (ja) * 2013-11-25 2017-06-07 富士通株式会社 メモリコントローラ，情報処理装置及びメモリコントローラの制御方法
US9933980B2 (en) 2014-02-24 2018-04-03 Toshiba Memory Corporation NAND raid controller for connection between an SSD controller and multiple non-volatile storage units
JP2015219643A (ja) * 2014-05-15 2015-12-07 キヤノン株式会社 画像処理装置、情報処理方法及びプログラム
US9606928B2 (en) * 2014-08-26 2017-03-28 Kabushiki Kaisha Toshiba Memory system
JP5901712B2 (ja) * 2014-08-29 2016-04-13 株式会社日立製作所 半導体装置および情報処理装置
WO2016064492A1 (en) * 2014-10-20 2016-04-28 Ambiq Micro, Inc. Adaptive voltage converter
US10719237B2 (en) * 2016-01-11 2020-07-21 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple partitions of a non-volatile memory
US9830086B2 (en) * 2016-03-03 2017-11-28 Samsung Electronics Co., Ltd. Hybrid memory controller for arbitrating access to volatile and non-volatile memories in a hybrid memory group
US11074007B2 (en) 2018-08-08 2021-07-27 Micron Technology, Inc. Optimize information requests to a memory system
US10969994B2 (en) * 2018-08-08 2021-04-06 Micron Technology, Inc. Throttle response signals from a memory system

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW550454B (en) * 1999-04-05 2003-09-01 Milsys Ltd Architecture for a universal serial bus-based PC flash disk
WO2004025478A1 (ja) * 2002-09-11 2004-03-25 Fujitsu Limited メモリブロック間のレイテンシ差を活用するデータ処理装置および方法
JP2006163711A (ja) * 2004-12-06 2006-06-22 Renesas Technology Corp 情報処理システム
US20080115137A1 (en) * 2006-08-02 2008-05-15 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
TW200907678A (en) * 2007-04-26 2009-02-16 Elpida Memory Inc Semiconductor device
TW200915079A (en) * 2007-09-21 2009-04-01 Phison Electronics Corp Solid state disk storage system with a parallel accessing architecture and a solid state disk controller

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996029652A1 (en) * 1995-03-22 1996-09-26 Ast Research, Inc. Rule-based dram controller
US6453370B1 (en) 1998-11-16 2002-09-17 Infineion Technologies Ag Using of bank tag registers to avoid a background operation collision in memory systems
US20050144409A1 (en) 2002-09-11 2005-06-30 Fujitsu Limited Data processing device and method utilizing latency difference between memory blocks
JP2006185335A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 情報処理装置及びこの情報処理装置の制御方法
US7539812B2 (en) * 2005-06-30 2009-05-26 Intel Corporation System and method to increase DRAM parallelism
JP5065618B2 (ja) 2006-05-16 2012-11-07 株式会社日立製作所 メモリモジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW550454B (en) * 1999-04-05 2003-09-01 Milsys Ltd Architecture for a universal serial bus-based PC flash disk
WO2004025478A1 (ja) * 2002-09-11 2004-03-25 Fujitsu Limited メモリブロック間のレイテンシ差を活用するデータ処理装置および方法
JP2006163711A (ja) * 2004-12-06 2006-06-22 Renesas Technology Corp 情報処理システム
US20080115137A1 (en) * 2006-08-02 2008-05-15 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
TW200907678A (en) * 2007-04-26 2009-02-16 Elpida Memory Inc Semiconductor device
TW200915079A (en) * 2007-09-21 2009-04-01 Phison Electronics Corp Solid state disk storage system with a parallel accessing architecture and a solid state disk controller

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