JP4446968B2 - データ処理装置 - Google Patents
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Description
以下、特許文献1に示されている先行技術(以下、「先行技術」と表現する。)について詳しく説明する。図8は、先行技術におけるデータ処理装置を簡略化して示したブロック図である。DMA方式によってCPUを介さずに、メモリへのデータの書き込みおよびメモリからのデータの読み出しの少なくとも一方を行うことができるデータ処理装置20は、CPU1と、メモリ2と、複数(図の例では3つ)のDMA制御回路24と、複数(本実施の形態では3つ)のセレクタ回路25とを含む。
第3のセレクタ回路25cは、第2のDMA制御回路24bからの終了通知に応答して起動指令を出力する。第3のDMA制御回路24cは、第3のセレクタ回路25cからの起動指令に応答して起動し、メモリ2へデータを書き込む。このときデータは、メモリ2のB番地から順にMバイト分、書き込まれる。
第1の技術手段は、データの書き込みおよび読み出しが可能なメモリと、前記メモリへのデータの書き込みおよび/又は読み出しの開始指令を出力する主制御部と、少なくとも前記メモリへのデータの書き込み又は読み出しを行い、該データの書き込み又は読み出しが終了すると終了通知を出力する複数のDMA制御回路と、前記各DMA制御回路をそれぞれ起動させる複数の起動指令部を有し、前記各起動指令部は、前記主制御部からの開始指令又は前記各DMA制御回路からの終了通知に応答してDMA制御回路を起動し、前記起動したDMA回路はデータの書き込み又は読出し処理が終了する毎に他のDMA制御回路に対して終了通知を行い、当該DMA回路は終了通知がくるまではバーストアクセス動作をしないように設定されているデータ処理装置において、前記各DMA制御回路の任意の2つ以上のDMA制御回路を並列グループ化するための並列グループ化回路を備え、該並列グループ化回路により並列化した1つのDMA制御回路が前記メモリへの書き込み又は読み出し処理を行っているデータを他の並列化したDMA制御回路が前記メモリへの書き込みプロセス又は読出しプロセスにおいて取得可能にし、前記並列グループ化したDMA回路の何れか1のDMA制御回路がマスターに、他のDMA制御回路がスレーブにそれぞれ設定され、スレーブ側に設定されたDMA回路のメモリへのアクセス信号線を無効化することを特徴とする。
また、CPUから見たDMA回路の数を減らすことができる。
さらに、DMAグループ内でお互いの処理速度を影響せずに取りこぼしなくデータ処理を完了することができる。
図1は、本発明の一実施形態に係るデータ処理装置を簡略化して示したブロック図である。
データ処理装置10は、CPU1と、メモリ2と、複数のDMA制御回路14と、複数のセレクタ回路15とを含む。以下、各DMA制御回路14を第1〜第3のDMA制御回路14a〜14cと記載する場合がある。また各セレクタ回路15を第1〜第3のセレクタ回路15a〜15cと記載する場合がある。
DMA制御回路を並列グループ化するやり方としては、これ以外にも、例えば、バスを同一にしてDMAにチップセレクトを設け、必要なDMAをアクティブにするようにしてもよい。つまり、個別に動作させる場合はDMAを1つずつアクティブにし、並列動作させる場合はグループ化するDMAを複数アクティブにすることにより同様の動作を行わせることができる。
次いで、ステップS2で、第1のDMA制御回路14aの設定条件を第1の内部ブロック13aのレジスタ16に与えることによって第1のDMA制御部14aのレジスタ設定を行い、ステップS3で第2のDMA制御回路14bの設定条件を第2の内部ブロック13bのレジスタ16に与えることによって第2のDMA制御回路14bのレジスタ設定を行い、ステップS4で第3のDMA制御回路14cの設定条件を第3の内部ブロック13cのレジスタ16に与えることによって第3のDMA制御回路14cのレジスタ設定を行う。これらのステップS2〜S4では、開始アドレスおよび転送バイト数などが設定される。
したがって、同じデータを同時に利用することにより、リード動作を減らし効率的にメモリバスを使用することができ、また、CPUからみたDMAの数を減らすことができる。
Claims (5)
- データの書き込みおよび読み出しが可能なメモリと、
前記メモリへのデータの書き込みおよび/又は読み出しの開始指令を出力する主制御部と、
少なくとも前記メモリへのデータの書き込み又は読み出しを行い、該データの書き込み又は読み出しが終了すると終了通知を出力する複数のDMA制御回路と、
前記各DMA制御回路をそれぞれ起動させる複数の起動指令部を有し、
前記各起動指令部は、前記主制御部からの開始指令又は前記各DMA制御回路からの終了通知に応答してDMA制御回路を起動し、
前記起動したDMA回路はデータの書き込み又は読出し処理が終了する毎に他のDMA制御回路に対して終了通知を行い、当該DMA回路は終了通知がくるまではバーストアクセス動作をしないように設定されているデータ処理装置において、
前記各DMA制御回路の任意の2つ以上のDMA制御回路を並列グループ化するための並列グループ化回路を備え、該並列グループ化回路により並列化した1つのDMA制御回路が前記メモリへの書き込み又は読み出し処理を行っているデータを他の並列化したDMA制御回路が前記メモリへの書き込みプロセス又は読出しプロセスにおいて取得可能にし、
前記並列グループ化したDMA回路の何れか1のDMA制御回路がマスターに、他のDMA制御回路がスレーブにそれぞれ設定され、スレーブ側に設定されたDMA回路のメモリへのアクセス信号線を無効化することを特徴とするデータ処理装置。 - 請求項1に記載のデータ処理装置において、前記並列グループ化する複数のDMA制御回路の中で、最もデータ処理に時間を要するDMA制御回路をマスターに設定することを特徴とするデータ処理装置。
- 請求項1又は2に記載のデータ処理装置において、前記並列グループ化回路は、前記主制御部からの指令に基づいて、並列グループ化するDMA制御回路のメモリデータ線およびコマンド信号線のそれぞれを接続することを特徴とするデータ処理装置。
- 請求項1又は2に記載のデータ処理装置において、前記並列グループ化回路は、前記各DMA制御回路にセレクタを設けると共にデータバスを共通化し、前記主制御部からの指令に基づいて必要なDMA制御回路をアクティブにするものであることを特徴とするデータ処理装置。
- 請求項1又は2に記載のデータ処理装置において、前記並列グループ化回路は、前記各DMA制御回路に対応する入出力装置側のコントロール信号線を接続するものであることを特徴とするデータ処理装置。
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