JP2006161061A - 薄膜の形成方法および半導体装置の製造方法 - Google Patents

薄膜の形成方法および半導体装置の製造方法 Download PDF

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Abstract

【課題】 原子層蒸着法により、基板に設けられたトレンチの内壁を覆う状態で、組成比の変わらない均一な膜厚のキャパシタ絶縁膜を形成可能な薄膜の形成方法および半導体装置の製造方法を提供する。
【解決手段】 基板11に形成されたトレンチ13の内壁に、少なくともキャパシタ絶縁膜14および上部電極を下層から順に積層してなるトレンチキャパシタを備え、原子層蒸着法により、トレンチ13の内壁を覆う状態でキャパシタ絶縁膜14を形成する薄膜の形成方法および半導体装置の製造方法であって、キャパシタ絶縁膜14を形成する工程では、原子層を形成するソースガスのキャリアガスとして水素ガスを用いることを特徴とする薄膜の形成方法および半導体装置の製造方法である。
【選択図】図1

Description

本発明は、薄膜の形成方法および半導体装置の製造方法に関し、さらに詳しくは、原子層蒸着法による薄膜の形成方法およびこれを用いてトレンチキャパシタのキャパシタ絶縁膜を形成する半導体装置の製造方法に関する。
近年、半導体素子の集積度が増加するに伴い、データ蓄積用電荷キャパシタが占有する面積も縮小しており、許容されたデザインルールで、大容量キャパシタを製作することが必要になってきている。そして、許容された面積内に、大容量キャパシタを製作するために、キャパシタの有効面積を増やす方法、または、誘電率の高い材料をキャパシタのキャパシタ絶縁膜に使用する方法などを基本とし、新しいキャパシタが開発されている。
中でも基板にトレンチを形成し、そこにキャパシタを作り込むトレンチ型のキャパシタ構造では、トレンチの深さが増すに従って、一定面積内に蓄積される電荷量も増すことから大容量のキャパシタ形成が期待されている。しかし、ディープトレンチ型のキャパシタ構造のように、より深いトレンチを形成することでトレンチキャパシタのキャパシタ面積を増やす技法は、微細化に伴うトレンチ開口径の縮小により、エッチングレートの低下、トレンチ加工マスク材耐性などの問題が出てきており、これまで以上の深さを持つトレンチ形成が難しくなっている。
よって、これまで以上の大容量キャパシタ形成を微細化の進んだデバイスに適用するためには、酸化アルミニウム(Al23)、酸化ハフニウム(HfO2)などの比較的誘電率の高い、いわゆるHigh−k材料をキャパシタ絶縁膜として用いることが不可欠である。
一般的にキャパシタ絶縁膜は、ゾル−ゲル法、スパッタリング法、化学的気相成長(Chemical Vapor Deposition:以降CVD)法、原子層蒸着(Atomic Layer Deposition:以降ALD)法等により形成されている。
これらの成膜法の中でもALD法は、CVD法に比べて優れた段差被覆性が得られ、かつ低温成膜が可能であるという長所を有している。ALD法は、熱分解ではなく、各ソースガス(プリカーサ)の周期的な供給を通じた化学的置換反応により、ソースガスを分解して薄膜を形成する方法である(例えば、特許文献1参照)。
特開2001−152339号公報
ここで、トレンチキャパシタ構造を製造する場合に、基板に設けられた深いトレンチ内にキャパシタ絶縁膜を形成する例について図4を用いて説明する。まず、図4(a)に示すように、基板11上には窒化シリコン(SiN)からなるハードマスク12が設けられており、このハードマスク12をマスクに用いたエッチングによりトレンチ13が設けられている。そして、ここでの図示は省略したが、基板11におけるトレンチ13の下部領域には、その内壁に不純物を供給して拡散層を形成することで、下部電極が設けられていることとする。次に、トレンチ13の内壁にALD法により成膜するための前処理を行った後、ALD装置の反応室内に基板11を供給する。この状態のトレンチ13の内壁面は、水素(H)で終端された状態となっている。
次いで、トレンチ13の内壁を覆う状態で、ハードマスク12上にHfO2からなるキャパシタ絶縁膜を形成する。この場合には、まず、ハフニウム(Hf)化合物からなるソースガスAを、アルゴン(Ar)または窒素(N2)からなるキャリアガスB’とともに供給する。これにより、トレンチ13の内壁面に露出された水素原子(H)とソースガスA成分とが置換され、ソースガスA成分が化学的に結合された状態となる。これにより、トレンチ13の内壁面にHfの原子層が形成されるとともに、ソースガスA成分の結合による反応生成物が生じる。続いて、この後の工程の図示は省略するが、Arからなるパージガスを反応室内に供給するパージ工程を行い、成膜雰囲気をArに置換することで、未反応のソースガスAおよび上記反応生成物を除去する。
次に、水(H2O)からなる酸化性ガスを反応室内に供給する。これにより、トレンチ13の内壁に吸着されたHfに水酸基(OH基)が結合された状態となり、酸素(O)の原子層が形成されるとともに、HfにOH基が結合したことにより反応生成物が生じる。その後、再びArを用いてパージ工程を行い、成膜雰囲気をArに置換することで、未反応のH2Oおよび上記反応生成物を除去する。
そして、ソースガスAの供給工程から2回目のArのパージ工程までを繰り返して行うことにより、図4(b)に示すように、トレンチ13の内壁を覆う状態で、ハードマスク12上に、HfO2膜からなるキャパシタ絶縁膜14が形成される。
しかし、上述したように、ALD法によりトレンチ13の内壁面にHfO2膜からなるキャパシタ絶縁膜14を形成する場合には、HfO2膜が金属原子を含むことから、ソースガスAを構成するHf化合物は比較的大きい体積を有する。そして、図4(a)に示すように、このソースガスAのキャリアガスB’にArまたはN2を用いた場合には、キャリアガスB’も比較的大きいことから、ソースガスAがキャリアガスB’に妨げられることで、トレンチ13の底面側に到達し難くなる。これにより、図5(a)に示すように、トレンチ13の底面側の領域C(前記図4(b)参照)の基板11表面(内壁面)では、露出された水素原子とソースガスA成分との置換反応が十分に行われず、ソースガスA成分が化学的に結合せずに、水素原子(H)のまま維持される箇所が生じ易い。
また、再び図4(a)に示すように、キャリアガスB’に妨げられることで、トレンチ13内の未反応のソースガスAおよび上記置換反応による反応生成物がトレンチ13から除去され難い。このため、ソースガスAのパージ工程を行った後に次のソースガスを供給しても、未反応のソースガスAや反応生成物が残存するため、供給されたソースガスがトレンチ13の底面側に到達し難い。以上のことから、図4(b)に示すように、トレンチ13の底面側にHfO2膜からなるキャパシタ絶縁膜14が所望の膜厚で形成されず、トレンチキャパシタの底部でリーク電流が発生するという問題がある。
さらに、ソースガスA(前記図4(a)参照)がトレンチ13の底面側に到達し難いため、トレンチ13の上部付近には、ソースガスAが滞り易い。このため、図5(b)に示すように、トレンチ13の上部側の領域D(前記図4(b)参照)の基板11表面(内壁面)では、ソースガスA成分が化学的に結合する(図中、実線部)だけでなく、未反応のソースガス成分が物理的に吸着し易い(図中、点線部)。これにより、ソースガスAのパージ工程を行ったとしても、未反応のソースガスA成分が十分に除去され難く、トレンチ13の上部側に形成されるキャパシタ絶縁膜14中に取り込まれ、キャパシタ絶縁膜14が厚く形成される。そして、この厚く形成された部分には、未反応のソースガスA成分が取り込まれているため、膜質が悪く、化学量論的な組成に形成されていないことから、誘電率の制御が難しいという問題も生じていた。
以上のことから、ALD法により、基板に設けられたトレンチの内壁を覆う状態で、化学量論的組成の均一な膜質のキャパシタ絶縁膜を、均一な膜厚で形成することが可能な薄膜の形成方法および半導体装置の製造方法が望まれている。
上記課題を解決するために、本発明における薄膜の第1の形成方法は、原子層蒸着法により、凹凸を有する基板の表面を覆う状態で、薄膜を形成する方法であって、原子層を形成するソースガスのキャリアガスとして水素ガスを用いることを特徴としている。
このような薄膜の第1の形成方法によれば、キャリアガスとして水素ガス(H2)を用いることにより、H2は分子が小さいことから、凹部の底面側へのソースガスの到達を妨げることなく、ソースガスが凹部の底面側に到達し易くなる。これにより、原子層を形成するソースガス成分が凹部の底面側に化学的に吸着され易くなる。また、未反応のソースガスおよび基板表面へのソースガス成分の化学的結合による反応生成物が、キャリアガスにより妨げられないことで、凹部から除去され易くなる。このため、次のソースガスが未反応のソースガスおよび反応生成物に妨げられることなく、凹部の底面側へ到達し易くなる。これにより、凹部の底面側に形成される薄膜が所望の膜厚で形成される。また、凹部の底面側にソースガスが到達し易くなる分、凹凸の上部付近にソースガスが滞り難くなるため、凹凸の上部に物理的に吸着される未反応のソースガス成分が少なくなる。これにより、凹凸の上部に形成される薄膜中に、未反応のソースガス成分が取り込まれることが防止されるため、薄膜が厚くなることが防止される。以上のことから、凹凸を有する基板の表面に、化学量論的組成の均一な膜質の薄膜を、均一な膜厚で形成することが可能となる。
また、本発明における半導体装置の第1の製造方法は、基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備え、原子層蒸着法により、トレンチの内壁を覆う状態でキャパシタ絶縁膜を形成する半導体装置の製造方法であって、原子層を形成するソースガスのキャリアガスとして水素ガスを用いることを特徴としている。
このような半導体装置の第1の製造方法によれば、原子層蒸着法により、トレンチの内壁を覆う状態でキャパシタ絶縁膜を形成する際、キャリアガスとして水素ガス(H2)を用いることにより、H2は分子の体積が小さいことから、トレンチの底面側へのソースガスの到達を妨げることなく、ソースガスがトレンチの底面側に到達し易くなる。また、未反応のソースガスおよびトレンチ内壁面へのソースガス成分の化学的結合による反応生成物が、キャリアガスにより妨げられないことで、トレンチから除去され易くなる。このため、次のソースガスが未反応のソースガスおよび反応生成物に妨げられることなく、トレンチの底面側へ到達し易くなる。これにより、トレンチの底面側に形成される薄膜が所望の膜厚で形成される。また、トレンチの底面側にソースガスが到達し易くなる分、トレンチの上部付近にソースガスが滞り難くなるため、トレンチの上部に物理的に吸着される未反応のソースガス成分が少なくなる。これにより、トレンチの上部に形成される薄膜中に、未反応のソースガス成分が取り込まれることが防止されるため、薄膜が厚くなることが防止される。以上のことから、化学量論的組成の均一な膜質のキャパシタ絶縁膜を、均一な膜厚で形成することが可能となる。
また、本発明における薄膜の第2の形成方法は、原子層蒸着法により、凹凸を有する基板の表面を覆う状態で、薄膜を形成する方法であって、原子層を形成する第1のソースガスを成膜雰囲気に供給する工程と、パージガスの供給と真空引きとを行うことで、成膜雰囲気から第1のソースガスを除去するパージ工程と、第1のソースガスとは異なる原子層を形成する第2のソースガスを成膜雰囲気に供給する工程とを有し、パージ工程を複数回行うことを特徴としている。
このような薄膜の第2の形成方法によれば、パージガスの供給と真空引きとを行うことで、成膜雰囲気から第1のソースガスを除去するパージ工程を複数回行うことから、未反応の第1のソースガスおよび基板の表面への第1のソースガス成分の化学的吸着により生じる反応生成物が確実に除去される。これにより、凹凸の上部付近に未反応の第1のソースガスが滞ることで、凹凸の上部に未反応の第1のソースガス成分が物理的に吸着したとしても、化学的に結合された第1のソースガス成分以外は確実に除去される。これにより、凹凸の上部に形成される薄膜中に、未反応の第1のソースガス成分が取り込まれることが防止されるため、薄膜が厚くなることが防止される。また、パージ工程を複数回行うことで、未反応の第1のソースガスおよび上記反応生成物が確実に除去されることから、パージ工程の後に供給する第2のソースガスが、未反応の第1のソースガスおよび上記反応生成物により妨げられることがなく、第2のソースガスが凹部の底面側に到達し易くなる。以上のことから、凹凸を有する基板の表面に、化学量論的組成の均一な膜質の薄膜を、均一な膜厚で形成することが可能となる。
さらに、本発明における第2の半導体装置の製造方法は、基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備え、原子層蒸着法により、トレンチの内壁を覆う状態でキャパシタ絶縁膜を形成する半導体装置の製造方法であって、キャパシタ絶縁膜を形成する工程は、原子層を形成する第1のソースガスを成膜雰囲気に供給する工程と、パージガスの供給と真空引きとを行うことで、成膜雰囲気から第1のソースガスを除去するパージ工程と、第1のソースガスとは異なる原子層を形成する第2のソースガスを成膜雰囲気に供給する工程とを有しており、パージ工程を複数回行うことを特徴としている。
このような半導体装置の第2の製造方法によれば、パージガスの供給と真空引きとを行うことで、成膜雰囲気から第1のソースガスを除去するパージ工程を複数回行うことから、未反応の第1のソースガスおよびトレンチの内壁面への第1のソースガス成分の化学的吸着により生じる反応生成物が確実に除去される。これにより、トレンチの上部付近に未反応の第1のソースガスが滞ることで、トレンチの上部に未反応の第1のソースガス成分が物理的に吸着したとしても、化学的に結合された第1のソースガス成分以外は確実に除去される。これにより、トレンチの上部に形成される薄膜中に、未反応の第1のソースガス成分が取り込まれることが防止されるため、トレンチの上部に形成される薄膜が厚くなることが防止される。また、パージ工程を複数回行うことで、未反応の第1のソースガスおよび上記反応生成物が確実に除去されることから、パージ工程の後に供給する第2のソースガスが、未反応の第1のソースガスおよび反応生成物により妨げられることがなく、第2のソースガスがトレンチの底面側に到達し易くなる。以上のことから、トレンチの内壁面に、化学量論的組成の均一な膜質のキャパシタ絶縁膜を、均一な膜厚で形成することが可能となる。
以上説明したように、本発明の薄膜の形成方法によれば、凹凸を有する基板の表面に、化学量論的組成の均一な膜質の薄膜を均一な膜厚で形成することができ、これを用いた本発明の半導体装置の製造方法によれば、トレンチの内壁に、化学量論的組成の均一な膜質のキャパシタ絶縁膜を均一な膜厚で形成することできる。したがって、高い容量を確保しつつ、リーク電流の少ないキャパシタを形成することができ、信頼性の高い高品質のデバイスを形成することができるとともに、歩留まりを向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(第1実施形態)
本発明の第1の薄膜の形成方法および第1の半導体装置の製造方法に係わる実施の形態の一例を、図1〜図3の製造工程断面図によって説明する。本実施形態の構成は単に例示であり、本発明をこの実施形態の構成にのみ限定することを意図するものではない。
まず、図1(a)に示すように、通常のトレンチ形成技術と同様の手法により、例えば単結晶シリコンからなる基板11上に、例えばSiNからなるハードマスク12を形成し、このハードマスク12をマスクに用いたエッチングにより、基板11にトレンチ13を形成する。なお、ここでは単結晶シリコンからなる基板11を用いることとするが、多結晶シリコンであってもアモルファスシリコンであってもよい。
次に、例えば固相拡散法により、基板11におけるトレンチ13の下部の内壁に、例えばヒ素(As)等の不純物をドーピングして拡散層を形成し、この拡散層を下部電極(図示省略)とする。その後、例えば0.1%のフッ化水素(HF)溶液を用いて、基板11表面の洗浄処理を行うことで、トレンチ13の内壁面に形成された自然酸化膜(SiO2膜)を除去する。これは、この後の工程で、トレンチ13の内壁にSiO2よりも誘電率の高いキャパシタ絶縁膜を形成することから、基板11とキャパシタ絶縁膜の界面に誘電率の低いSiO2膜が介在するのを防ぐためである。
次いで、反応室内にアンモニア(NH3)ガスを供給して、800℃で窒化処理を行うことで、トレンチ13の内壁面にシリコン窒化層(図示省略)を形成する。この工程は、シリコン基板11への酸素拡散抑制のために行うものであり、シリコン窒化層は1nm以下の膜厚で形成されることとする。これにより、トレンチ13の内壁はアミノ(NH2)基の水素原子(H)で終端された状態となる。
次に、ALD法によりトレンチ13の内壁を覆う状態で、ハードマスク12上に、例えば酸化ハフニウム(HfO2)からなるキャパシタ絶縁膜を形成する。キャパシタ絶縁膜としては、酸化シリコンよりも誘電率の高いHigh−k材料が用いられることとする。また、ここでの図示は省略するが、ALD法によるキャパシタ絶縁膜の成膜は、例えばALD装置内のシャワーヘッド構造を有した反応室に基板11を供給し、上記シャワーヘッド構造と対向する状態のステージ上に基板11を載置固定して行うこととする。
そして、成膜雰囲気内の温度を300℃に設定するとともに、圧力を100Paに設定し、基板11の温度が安定した状態となった後、Hfプリカーサとなる第1のソースガスAとして、テトラキス(メチルエチルアミノ)ハフニウム(Hf[N(CH3)(C25)]4)を用い、水素ガス(H2)からなるキャリアガスBとともに反応室内に供給する。この時のガス流量は、例えば400cm3/min(内キャリアガスB:150cm3/min)であり、供給時間は約3秒間であることとする。なお、ここでのガス流量は、標準状態における体積流量を示すものとし、以降の工程においても同様であることとする。
ここで、キャリアガスBにH2を用いたことで、H2は分子の体積が小さいことから、キャリアガスBによりトレンチ13の底面側への第1のソースガスAの到達が妨げられることなく、トレンチ13の内壁面全域に第1のソースガスAが十分に供給される。そして、図1(b)に示すように、トレンチ13の内壁面における終端のNH2基のHが第1のソースガスA成分(A;Hf[N(CH3)(C25)]3)に置換されることで、第1のソースガスA成分が窒素原子(N)に化学的に結合する。これにより、トレンチ13の内壁面にHf原子の層が形成され、反応生成物としてN-エチルメチルアミン(C25NHCH3)が生じる。
次に、図2(c)に示すように、この反応室内にH2からなるパージガスを300cm3/minのガス流量で約3秒間供給する。これにより、未反応の第1のソースガスAや、上記反応生成物が除去される。なお、ここでは、パージガスとしてH2を用いることとしたが、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、窒素(N2)等の不活性ガスを用いることも可能である。ただし、パージガスにH2を用いた方が、分子の大きさが小さいことから、トレンチ13の底面側にも入り込み易く、成膜雰囲気を容易にH2に置換することができ、上記反応生成物も除去され易いため、パージ効率がよく、好ましい。
続いて、図2(d)に示すように、同一の反応室内に例えばH2Oからなる酸化性ガス(第2のソースガス)を300cm3/minのガス流量で約3秒間供給する。これにより、トレンチ13の内壁面に吸着された第1のソースガスA成分の3つのメチルエチルアミノ基(N(CH3)(C25))がOH基にそれぞれ置換され、Hf原子A’に3つのOH基が結合した状態となる。これにより、酸素(O)原子の層が形成され、反応生成物として、N−エチルメチルアミン(C25NHCH3)が生じる。なお、図面上では、Hf原子A’に結合するOH基を1つのみ示すこととする。
なお、ここでは、酸化性ガスとしてH2Oを用いることとしたが、酸素を含む化合物であればよく、H22またはO3であってもよい。酸化性ガスとしてO3を用いた場合には、トレンチ13の内壁に吸着されたハフニウム化合物(Hf[N(CH3)(C25)]3)のメチルエチルアミノ基(N(CH3)(C25))が酸素(O)に置換される。
次に、図2(e)に示すように、この反応室内にH2からなるパージガスとして、300cm3/minのガス流量で約3秒間供給する。これにより、未反応のH2Oおよび上記の置換反応によって生成された反応生成物が除去される。なお、ここでは、パージガスとしてH2を用いることとしたが、上述した1回目のパージ工程と同様に、He、Ne、Ar、N2等の不活性ガスを用いることが可能である。
その後、図1(b)を用いて説明した工程から図2(e)を用いて説明した工程を繰り返して行う。ここで、図2(e)を用いて説明した工程の後、図1(b)および図2(c)を用いて説明した工程を繰り返し行った後の構成を図3(f)に示す。この図に示すように、再び第1のソースガスAを供給することで、トレンチ13の内壁面における終端のOH基のHが第1のソースガスA成分に置換され、Hfの原子層が形成される。その後、パージ工程を行うことで、未反応の第1のソースガスAおよび反応生成物が除去される。
そして、上述したように、図1(b)を用いて説明した工程から図2(e)を用いて説明した工程を繰り返して行うことで、図3(g)に示すように、所望の膜厚となるようにトレンチ13の内壁を覆う状態のHfO2からなるキャパシタ絶縁膜14を形成する。ここでは、約6nmの膜厚のキャパシタ絶縁膜14を形成することとする。なお、本実施形態では、Hf化合物からなる第1のソースガスAを先に供給し、酸化性ガスからなる第2のソースガスを後に供給することとしたが、酸化性ガスを先に供給し、Hf化合物を後に供給してもよい。この場合には、トレンチ13の内壁面に、Oの原子層が形成された後、Hfの原子層が形成される。
上述したように、キャパシタ絶縁膜14を形成した後は、アンモニアガス(NH3)を反応室内に供給して、850℃、30分で熱処理を施し、キャパシタ絶縁膜14の表面の窒化処理を行う。この窒化処理は、後工程で形成するトランジスタの不純物拡散工程において高熱がかかるため、キャパシタ絶縁膜14の耐熱性を向上させるために行うものであり、この後の工程に高熱のかかる工程がない場合には、省略してもよい。
この後の工程は、既知のトレンチキャパシタの製造工程と同様に行われることとする。すなわち、トレンチ13を埋め込むように、キャパシタ絶縁膜14上に、例えばAsが供給されたポリシリコン膜からなる導電性膜を形成することで、上部電極を形成する。その後、通常のDRAMプロセスによるトランジスタの形成および配線の形成を行う。
このようなキャパシタ絶縁膜14の形成方法および半導体装置の製造方法によれば、ALD法により、トレンチ13の内壁を覆う状態でキャパシタ絶縁膜14を形成する工程において、第1のソースガスAのキャリアガスとしてH2を用いることにより、トレンチ13の底面側への第1のソースガスAの到達を妨げることなく、第1のソースガスAがトレンチ13の底面側に到達し易くなる。また、未反応の第1のソースガスAおよび反応生成物がキャリアガスBにより妨げられないことで、トレンチ13から除去され易くなる。このため、パージ工程の後に供給される酸化性ガスが、未反応のソースガスおよび反応生成物に妨げられることなく、トレンチ13の底面側へ到達し易くなる。これにより、トレンチ13の底面側に形成されるキャパシタ絶縁膜14が所望の膜厚で形成される。
また、トレンチ13の底面側に第1のソースガスAが到達し易くなる分、トレンチ13の上部付近に第1のソースガスAが滞り難くなるため、トレンチ13の上部に物理的に吸着される未反応の第1のソースガスA成分が少なくなる。これにより、トレンチ13の内壁上部を覆うキャパシタ絶縁膜14中にパージ工程で除去し切れずに残存した上記未反応の第1のソースガスA成分が取り込まれることが防止されるため、キャパシタ絶縁膜14が厚くなることが防止される。
以上のことから、トレンチ13の内壁に化学量論的組成の均一な膜質のキャパシタ絶縁膜14を均一な膜厚で形成することが可能となる。したがって、高い容量を確保しつつ、リーク電流の少ないトレンチキャパシタを形成することができ、信頼性の高い高品質のデバイスを形成することができるとともに、歩留まりを向上させることができる。
なお、本実施形態では、HfO2からなるキャパシタ絶縁膜14を形成する例について説明したが、キャパシタ絶縁膜14はHfO2以外のHigh−k材料膜であってもよい。このようなHigh−k材料の例としては、上記のHfO2の他に、酸化アルミニウム(Al23)、酸化ジルコニウム(Zr23)、酸化プラセオジウム(PrO2)、酸化ランタン(La23)等の金属酸化膜、またはこれらのシリケート膜、もしくは上記の金属酸化膜を構成する金属元素を組み合わせた多元系材料膜(HfAlOx等)が挙げられる。
また、本実施形態においては、トレンチキャパシタのキャパシタ絶縁膜を形成する例を用いて説明したが、本発明はこれに限定されず、ALD法により、段差被覆性が要求される凹凸を有する基板の表面に薄膜を形成する場合にも、適用可能である。例えば、フィン型またはクラウン型の3次元キャパシタにおいて、フィン型またはクラウン型の凹凸を有する下部電極を覆う状態でALD法によりキャパシタ絶縁膜を形成する場合であっても、キャリアガスとしてH2を用いることで凹部の底面側(奥側)にソースガスを到達し易くするとともに、凹凸の上部側で未反応のソースガス成分がキャパシタ絶縁膜中に取り込まれて厚く形成されることを防止する。これにより、フィン型またはクラウン型の凹凸を有する下部電極を覆う状態で、化学量論的組成の均一な膜質のキャパシタ絶縁膜を均一な膜厚で形成することができる。また、このキャパシタ絶縁膜を覆う状態で、ALD法により、例えば窒化チタン(TiN)からなる上部電極膜を形成する場合であっても、本発明は適用可能である。
(第2実施形態)
次に、本発明の第2の半導体装置の製造方法について説明する。
本実施形態では、第1実施形態の図2(c)を用いて説明したパージ工程を複数回行う例について説明する。ここで、パージ工程では、第1のソースガスAが供給された状態の反応室に、パージガスの供給と真空引きとを行い、成膜雰囲気から第1のソースガスAを除去することをいう。ここでは、パージガスに水素ガス(H2)を用い、反応室内に1秒間H2を供給した後、真空引きを行うこととし、このパージ工程を3回連続して行うこととする。なお、本実施形態では、パージ工程として、パージガスを供給した後、真空引きを行うこととするが、パージ工程では、真空引きを先に行い、パージガスの供給を後に行ってもよい。また、パージ工程の回数は複数回であればよく、3回に限定されるものではない。
これにより、1回のパージ工程では除去され難い未反応の第1のソースガスAおよびトレンチ13の内壁面への第1のソースガスAの化学的結合により生じる反応生成物が複数回のパージ工程を行うことで確実に除去される。
なお、ここでは、パージガスにH2を用いることとしたが、本発明はこれに限定されず、He、Ne、Ar、N2等の不活性ガスを用いることも可能である。ただし、パージガスにH2を用いた方が、分子の大きさが小さいことから、トレンチ13の底面側にも入り込み易く、成膜雰囲気を容易にH2に置換することができ、上記反応生成物も除去され易いため、パージ効率がよく、好ましい。
このような、キャパシタ絶縁膜14の形成方法および半導体装置の製造方法によれば、Hf化合物からなる第1のソースガスAを供給した後、酸化性ガスからなる第2のソースガスを供給する前に、第1のソースガスAのパージ工程を複数回行うことから、未反応の第1のソースガスAおよび反応生成物が確実に除去される。これにより、トレンチ13の上部付近に未反応の第1のソースガスAが滞ることで、トレンチ13の上部に未反応の第1のソースガスA成分が物理的に吸着したとしても、化学的に結合された第1のソースガスA成分以外は確実に除去される。これにより、トレンチ13の上部に形成されるキャパシタ絶縁膜14中に、未反応の第1のソースガスA成分が取り込まれることが防止されるため、トレンチ13の上部に形成されるキャパシタ絶縁膜14が厚くなることが防止される。また、第1のソースガスAのパージ工程を複数回行うことで、未反応の第1のソースガスAと反応生成物とが確実に除去されるため、パージ工程の後に供給する酸化性ガスがトレンチ13の底面側に供給され易くなる。
以上のことから、トレンチ13の内壁面に、化学量論的組成の均一な膜質のキャパシタ絶縁膜14を、均一な膜厚で形成することが可能となる。したがって、第1実施形態と同等の効果を奏することができる。
なお、本実施形態では、第1のソースガスAを供給した後、酸化性ガスを供給する前に、3回のパージ工程を連続して行うことについて説明したが、本発明はこれに限定されず、複数回のパージ工程の間に再度第1のソースガスAを供給する工程を行ってもよい。これにより、第1のソースガスAの1回の供給で、第1のソースガスA成分が結合しない箇所がある場合であっても、パージ工程で未反応の第1のソースガスAおよび反応生成物を成膜雰囲気から除去した後に、再度第1のソースガスAの供給工程を行うことで、トレンチ13の内壁面に、確実に第1のソースガスA成分を結合させることが可能となる。ただし、再度第1のソースガスAを供給する工程を行った場合には、未反応の第1のソースガスAおよび反応生成物を確実に除去するため、その後、複数回のパージ工程を行うことが好ましい。
また、第1実施形態の図2(c)を用いて説明したパージ工程を複数回行う例について説明したが、図2(e)を用いて説明した酸化性ガス(第2のソースガス)を供給する工程の後のパージ工程を複数回行ってもよい。この場合には、未反応の酸化性ガスを除去するとともに、OH基がHfに結合することにより生じた反応生成物を確実に除去することができる。
また、本実施形態では、第1のソースガスAの供給工程においてキャリアガスBにH2を用いた場合を例にとり説明したが、本実施形態においては、キャリアガスはH2に限定されることなく、パージガスと同様に、He、Ne、Ar、N2等の不活性ガスを用いてもよい。ただし、キャリアガスBにH2を用いた方が、第1のソースガスAがトレンチ13の底面側に到達し易くなるため、好ましい。
さらに、本実施形態においては、トレンチキャパシタにおけるキャパシタ絶縁膜14を形成する場合の例を用いて説明したが、第1実施形態と同様に、ALD法により、段差被覆性が要求される凹凸を有する基板の表面に薄膜を形成する場合にも、適用可能である。例えば、フィン型またはクラウン型の3次元キャパシタにおいて、フィン型またはクラウン型の凹凸を有する下部電極を覆う状態でALD法によりキャパシタ絶縁膜を形成する場合であっても、第1のソースガスを供給した後、酸化性ガスを供給する前に、パージ工程を複数回行うことで、未反応の第1のソースガスおよび反応生成物が確実に除去される。これにより、凹凸の上部側で、未反応の第1のソースガス成分がキャパシタ絶縁膜中に取り込まれて厚く形成されるのを防止するとともに、パージ工程の後で供給される第2のソースガス成分が凹部の底面側(奥側)に到達し易くなる。したがって、フィン型またはクラウン型の凹凸を有する下部電極を覆う状態で、化学量論的組成の均一な膜質のキャパシタ絶縁膜を均一な膜厚で形成することができる。また、このキャパシタ絶縁膜を覆う状態で、ALD法により、例えばTiNからなる上部電極膜を形成する場合であっても、本発明は適用可能である。
本発明の薄膜の形成方法および半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その1)である。 本発明の薄膜の形成方法および半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その2)である。 本発明の薄膜の形成方法および半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その3)である。 背景技術における薄膜の形成方法および半導体装置の製造方法を説明するための製造工程断面図である。 背景技術における薄膜の形成方法および半導体装置の製造方法の課題を説明するための要部拡大図である。
符号の説明
11…基板、13…トレンチ、14…キャパシタ絶縁膜、A…第1のソースガス、B…キャリアガス

Claims (14)

  1. 原子層蒸着法により、凹凸を有する基板の表面を覆う状態で、薄膜を形成する方法であって、
    原子層を形成するソースガスのキャリアガスとして水素ガスを用いる
    ことを特徴とする薄膜の形成方法。
  2. 請求項1記載の薄膜の形成方法において、
    前記ソースガスのパージガスとして水素ガスを用いる
    ことを特徴とする薄膜の形成方法。
  3. 基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備え、原子層蒸着法により、前記トレンチの内壁を覆う状態でキャパシタ絶縁膜を形成する半導体装置の製造方法であって、
    前記キャパシタ絶縁膜を形成する工程では、
    原子層を形成するソースガスのキャリアガスとして水素ガスを用いる
    ことを特徴とする半導体装置の製造方法。
  4. 請求項3記載の半導体装置の製造方法において、
    前記ソースガスのパージガスとして水素ガスを用いる
    ことを特徴とする半導体装置の製造方法。
  5. 原子層蒸着法により、凹凸を有する基板の表面を覆う状態で、薄膜を形成する方法であって、
    原子層を形成する第1のソースガスを成膜雰囲気に供給する工程と、
    パージガスの供給と真空引きとを行うことで、成膜雰囲気から前記第1のソースガスを除去するパージ工程と、
    前記第1のソースガスとは異なる原子層を形成する第2のソースガスを成膜雰囲気に供給する工程とを有し、
    前記パージ工程を複数回行う
    ことを特徴とする薄膜の形成方法。
  6. 請求項5記載の薄膜の形成方法において、
    複数回の前記パージ工程を連続して行う
    ことを特徴とする薄膜の形成方法。
  7. 請求項5記載の薄膜の形成方法において、
    複数回の前記パージ工程の間に、前記第1のソースガスを成膜雰囲気に供給する工程を行う
    ことを特徴とする薄膜の形成方法。
  8. 請求項5記載の薄膜の形成方法において、
    前記パージガスとして水素ガスを用いる
    ことを特徴とする薄膜の形成方法。
  9. 請求項5記載の薄膜の形成方法において、
    前記第1のソースガスおよび前記第2のソースガスの少なくとも一方をキャリアガスとともに供給し、
    前記キャリアガスとして水素ガスを用いる
    ことを特徴とする薄膜の形成方法。
  10. 基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備え、原子層蒸着法により、前記トレンチの内壁を覆う状態でキャパシタ絶縁膜を形成する半導体装置の製造方法であって、
    前記キャパシタ絶縁膜を形成する工程は、
    原子層を形成する第1のソースガスを成膜雰囲気に供給する工程と、
    パージガスの供給と真空引きとを行うことで、成膜雰囲気から前記第1のソースガスを除去するパージ工程と、
    前記第1のソースガスとは異なる原子層を形成する第2のソースガスを成膜雰囲気に供給する工程とを有しており、
    前記パージ工程を複数回行う
    ことを特徴とする半導体装置の製造方法。
  11. 請求項10記載の半導体装置の製造方法において、
    複数回の前記パージ工程を連続して行う
    ことを特徴とする半導体装置の製造方法。
  12. 請求項10記載の半導体装置の製造方法において、
    複数回の前記パージ工程の間に前記第1のソースガスを成膜雰囲気に供給する工程を行う
    ことを特徴とする半導体装置の製造方法。
  13. 請求項10記載の半導体装置の製造方法において、
    前記パージガスとして水素ガスを用いる
    ことを特徴とする半導体装置の製造方法。
  14. 請求項10記載の半導体装置の製造方法において、
    前記第1のソースガスおよび前記第2のソースガスの少なくとも一方をキャリアガスとともに供給し、
    前記キャリアガスとして水素ガスを用いる
    ことを特徴とする半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339371A (ja) * 2005-06-01 2006-12-14 Toshiba Corp 半導体装置の製造方法
WO2008010546A1 (fr) * 2006-07-20 2008-01-24 Hitachi Kokusai Electric Inc. Procédé de fabrication de dispositif semiconducteur et appareil de traitement de substrat
JP2008053326A (ja) * 2006-08-23 2008-03-06 Elpida Memory Inc 半導体装置の製造方法
JP2009076542A (ja) * 2007-09-19 2009-04-09 Tokyo Electron Ltd 成膜方法および成膜装置
WO2012141031A1 (ja) * 2011-04-11 2012-10-18 日亜化学工業株式会社 半導体発光素子及びその製造方法
CN112614855A (zh) * 2020-12-07 2021-04-06 长江存储科技有限责任公司 半导体刻蚀孔内膜层及三维存储器结构的制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218621A (ja) * 1989-11-30 1991-09-26 Toshiba Corp 薄膜の選択成長方法及び薄膜の選択成長装置
JP2003051450A (ja) * 2002-06-27 2003-02-21 Inst Of Physical & Chemical Res 原子層成長による薄膜形成方法
JP2003138378A (ja) * 2001-10-30 2003-05-14 Anelva Corp 薄膜形成方法
JP2004096060A (ja) * 2002-07-12 2004-03-25 Tokyo Electron Ltd 成膜方法
JP2004193396A (ja) * 2002-12-12 2004-07-08 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法
WO2004061154A1 (ja) * 2002-12-27 2004-07-22 Ulvac Inc. 窒化タングステン膜の成膜方法
JP2004281832A (ja) * 2003-03-18 2004-10-07 Matsushita Electric Ind Co Ltd 半導体製造装置内での半導体基板搬送方法および半導体製造装置
JP2004319694A (ja) * 2003-04-15 2004-11-11 Hitachi Kokusai Electric Inc 基板処理装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218621A (ja) * 1989-11-30 1991-09-26 Toshiba Corp 薄膜の選択成長方法及び薄膜の選択成長装置
JP2003138378A (ja) * 2001-10-30 2003-05-14 Anelva Corp 薄膜形成方法
JP2003051450A (ja) * 2002-06-27 2003-02-21 Inst Of Physical & Chemical Res 原子層成長による薄膜形成方法
JP2004096060A (ja) * 2002-07-12 2004-03-25 Tokyo Electron Ltd 成膜方法
JP2004193396A (ja) * 2002-12-12 2004-07-08 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法
WO2004061154A1 (ja) * 2002-12-27 2004-07-22 Ulvac Inc. 窒化タングステン膜の成膜方法
JP2004281832A (ja) * 2003-03-18 2004-10-07 Matsushita Electric Ind Co Ltd 半導体製造装置内での半導体基板搬送方法および半導体製造装置
JP2004319694A (ja) * 2003-04-15 2004-11-11 Hitachi Kokusai Electric Inc 基板処理装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339371A (ja) * 2005-06-01 2006-12-14 Toshiba Corp 半導体装置の製造方法
JP5171625B2 (ja) * 2006-07-20 2013-03-27 株式会社日立国際電気 半導体デバイスの製造方法及び基板処理装置
WO2008010546A1 (fr) * 2006-07-20 2008-01-24 Hitachi Kokusai Electric Inc. Procédé de fabrication de dispositif semiconducteur et appareil de traitement de substrat
US7981815B2 (en) 2006-07-20 2011-07-19 Hitachi Kokusai Electric Inc. Semiconductor device producing method and substrate processing apparatus
KR101060633B1 (ko) * 2006-07-20 2011-08-31 신에쓰 가가꾸 고교 가부시끼가이샤 반도체 디바이스의 제조 방법 및 기판 처리 장치
JP2008053326A (ja) * 2006-08-23 2008-03-06 Elpida Memory Inc 半導体装置の製造方法
US7576016B2 (en) 2006-08-23 2009-08-18 Elpida Memory, Inc. Process for manufacturing semiconductor device
JP2009076542A (ja) * 2007-09-19 2009-04-09 Tokyo Electron Ltd 成膜方法および成膜装置
WO2012141031A1 (ja) * 2011-04-11 2012-10-18 日亜化学工業株式会社 半導体発光素子及びその製造方法
JPWO2012141031A1 (ja) * 2011-04-11 2014-07-28 日亜化学工業株式会社 半導体発光素子及びその製造方法
US9196803B2 (en) 2011-04-11 2015-11-24 Nichia Corporation Semiconductor light emitting element and method for manufacturing the same
JP6007897B2 (ja) * 2011-04-11 2016-10-19 日亜化学工業株式会社 半導体発光素子及びその製造方法
CN112614855A (zh) * 2020-12-07 2021-04-06 长江存储科技有限责任公司 半导体刻蚀孔内膜层及三维存储器结构的制备方法

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