JP2006135234A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 素子分離膜形成のエッチング処理において、エッチング液として燐酸を使用せずに、低コストで半導体装置の製造方法を提供する。
を提供する。
【解決手段】 半導体装置の製造方法は、基板３０上に第１絶縁層３４を形成する第１絶縁層形成工程と、第１絶縁層上に第２絶縁層３８を形成する第２絶縁層形成工程と、基板、第１絶縁層３４及び第２絶縁層３８の一部を除去して凹部Ｈ１を形成する凹部形成工程と、凹部Ｈ１を含む第２絶縁層３８上に撥液性を有する第３絶縁層３６を形成する第３絶縁層形成工程と、第３絶縁層３６の一部を除去して第２絶縁層３８を露出させ、第２絶縁層３８及び第３絶縁層３６上を平坦化する平坦化工程と、ウェットエッチング処理により、第２絶縁層３８を除去する第２絶縁層除去工程と、を有する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関する。

近年、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の電子機器には、ＬＳＩ等の集積回路が搭載され、電子機器の小型化、高機能化等が図られている。そして、ＬＳＩ等の集積回路は、電界効果トランジスタ、キャパシタ、抵抗等が半導体基板上に集積及び積層されることにより構成されている。また、集積回路に集積される半導体素子の隣接間においては、半導体素子間を電気的に絶縁するために、絶縁物質からなる素子分離膜が形成される。
以下に、従来の素子分離膜の形成方法について簡単に説明する。まず、シリコン基板上にシリコン酸化膜及びシリコン窒化膜をこの順に堆積させる。次に、シリコン窒化膜上にフォトレジストを塗布する。そして、素子分離膜に対応する領域に開口部を有するマスクを用いて、フォトレジストにフォトリソグラフィー処理を施す。次に、素子分離膜に対応するパターンが形成されたフォトレジストをマスクとして、シリコン窒化膜、この下層に形成されるシリコン酸化膜、ｎ型シリコン基板をＲＩＥ（Reactive Ion Etching）法によりエッチング処理を施す。次に、エッチング処理により、ｎ型シリコン基板に浅い溝（トレンチ）が形成される。そして、フォトレジストを剥離した後、ｎ型シリコン基板の凹部に埋め込むようにシリコン酸化膜等の絶縁層を全面に堆積する。次に、この絶縁層をＣＭＰ（Chemical MechanicalPolishing）によりシリコン窒化膜の上面まで研磨して、平坦化する。その後、上記シリコン窒化膜等を除去することにより、ＳＴＩ（Shallow Trench Isolation）の素子分離膜を形成する。エッチング液としては、下層にあるシリコン酸化膜を残して、上層にあるシリコン窒化膜のみを除去したいため、この要件を満たす選択比を有する加熱燐酸液が使用される。このように、従来の素子分離膜の形成工程においては、シリコン窒化膜を除去する際には、エッチング液として燐酸が使用されていた（例えば、特許文献１参照）。
特開平９−４５６６０号公報

しかしながら、エッチング液として燐酸を使用する場合には、以下のような問題があった。例えば、燐酸は、半導体装置の形成工程において、素子分離膜形成工程のエッチング処理の際にしか使用されない。従って、この燐酸を使用するために、専用の装置を用意しなければならなかった。さらに、この装置を使用した場合、燐酸は、高温度において使用するため、高いエネルギーを必要とした。このように、エッチング液として燐酸を用いた場合、専用の装置を用意するためのコストがかかるだけでなく、消費電力の観点からもコスト高になってしまうという問題があった。

本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置における素子分離膜形成のエッチング処理において、エッチング液として燐酸を使用せずに、低コストで半導体装置の製造方法を提供することにある。

本発明は、上記課題を解決するために、基板上に第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層上に第２絶縁層を形成する第２絶縁層形成工程と、前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、前記凹部を含む前記第２絶縁層上に撥液性を有する第３絶縁層を形成する第３絶縁層形成工程と、前記第３絶縁層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記第３絶縁層上を平坦化する平坦化工程と、ウェットエッチング処理により、前記第２絶縁層を除去する第２絶縁層除去工程と、を有することを特徴とする。

この構成によれば、第３絶縁層は撥液性を有している。従って、例えば、第３絶縁層をエッチング処理する場合には、エッチング液を弾き、エッチング液に対して耐性を有することになる。そのため、例えば第２絶縁層を一般的な絶縁性を有する物質から構成した場合、第２絶縁層のエッチング速度は、第３絶縁層等のエッチング速度よりも速くなり、選択比（第２絶縁層エッチング速度／第３絶縁層エッチング速度）が１以上になる。これにより、エッチングの際に第３絶縁層を残して、第２絶縁層のみを選択的に除去することができる。よって、本発明によれば、燐酸に代替するエッチング液を用いてエッチング処理を行うことができる。つまり、エッチング選択比が１以上となるようなエッチング液であれば、燐酸に限定されずに種々のエッチング液を適用することが可能である。さらに、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がないため、製造装置種数が少なくなることで設備を含めた工場設計の単純化、低コスト化及び高効率化を図ることが可能となる。

また本発明の半導体装置の製造方法は、前記第１絶縁層形成工程において、前記第１絶縁層を炭素添加シリコン酸化膜により形成することも好ましい。
この構成によれば、第１絶縁層は炭素添加シリコン酸化膜により形成されるため、第１絶縁層は撥液性を有する。そのため、第１絶縁層と第２絶縁層との選択比（第１絶縁層エッチング速度／第２絶縁層エッチング速度）を大きくすることができる。これにより、例えば、第２絶縁層をエッチング処理により除去する場合でも、エッチング選択比が大きいため、下層の第１絶縁層は除去されず、残存させることが可能である。

また本発明の半導体装置の製造方法は、前記第３絶縁層形成工程において、前記第３絶縁層を炭素添加シリコン酸化膜により形成することも好ましい。
この構成によれば、第３絶縁層は炭素添加シリコン酸化膜により形成されるため、第３絶縁層は撥液性を有する。そのため、第２絶縁層と第３絶縁層との選択比（第２絶縁層エッチング速度／第３絶縁層エッチング速度）を大きくすることができる。これにより、例えば、第２絶縁層をエッチング処理により除去する場合でも、エッチングの選択比が大きいため、凹部に形成される第３絶縁層は除去されず、残存させることが可能である。

また本発明の半導体装置の製造方法は、前記第３絶縁層形成工程において、前記第１絶縁層の上面の位置よりも下方に下地絶縁層を堆積させ、さらに前記第２絶縁層及び前記下地絶縁層上に前記第３絶縁層を形成することも好ましい。
本発明では、下地絶縁層は第１絶縁層の上面よりも下方に形成される。即ち、下地絶縁層は、第２絶縁層と同層には形成されない。また、上述したように、例えば、第２絶縁層をエッチング処理により除去する場合、第３絶縁層は撥液性を有しているため、第２絶縁層と第３絶縁層との選択比（第２絶縁層エッチング速度／第３絶縁層エッチング速度）を大きくすることができる。従って、本発明によれば、第３絶縁層は選択比が大きいため除去されず、残存させることができる。さらに、下地絶縁層は上層の第３絶縁層により保護されているため、エッチング処理により除去されることはない。このとき、下地絶縁層を第１絶縁層の上面よりも上方に形成した場合には、第２絶縁層のエッチング処理が進行する段階で、下地絶縁層が第２絶縁層と同層に存在してしまうため、エッチング処理により一部が除去されてしまう場合がある。

また本発明の半導体装置の製造方法は、配線層の上方に第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層上に第２絶縁層を形成する第２絶縁層形成工程と、前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、前記凹部を含む前記第２絶縁層上に撥液性を有する導電層を形成する導電層形成工程と、前記導電層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記導電層上を平坦化する平坦化工程と、エッチング処理により、前記第２絶縁層を除去する第２絶縁層除去工程と、を有することも好ましい。

この構成によれば、導電層は撥液性を有している。従って、導電層は、エッチング処理の際にエッチング液を弾き、エッチング液に対して耐性を有する。そのため、第２絶縁層のエッチング速度は、導電層等のエッチング速度よりも速くなり、選択比（第２絶縁層エッチング速度／導電層エッチング速度）が大きくなる。これにより、エッチングの際に導電層を残して、第２絶縁層のみを選択的に除去することができる。よって、例えば、絶縁層中に埋め込まれた配線等を形成するのに好適である。また、本発明によれば、燐酸に代替するエッチング液を用いてエッチング処理を行うことができ、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がなく、全体的として低コスト化を図ることができる。
なお、本発明において配線層とは、電界効果トランジスタ等の半導体素子、詳細には半導体素子を構成する絶縁膜や導電材料からなる配線等を意味している。

また本発明の半導体装置の製造方法は、前記第２絶縁層形成工程において、前記第２絶縁層としてシリコン窒化膜をＣＶＤ法により反応温度が５００℃以下の条件で前記基板上に形成し、第２絶縁層除去工程において、前記エッチング処理時にフッ酸を添加したエッチング液を使用することも好ましい。
この構成では、第２絶縁層であるシリコン窒化膜をＣＶＤ法により、反応温度が５００℃以下の条件で形成している。このように、低温でシリコン窒化膜を形成することにより、フッ酸を含有するエッチング液に対してのエッチング速度を速くすることができる。これにより、上述したような第３絶縁層又は絶縁層を撥液性とした場合には、第２絶縁層と第３絶縁層又は絶縁層との選択比（第２絶縁層エッチング速度／第３絶縁層又は絶縁層エッチング速度）をさらに大きくすることができる。従って、第２絶縁層のみを選択的に除去することが可能となる。

［第１の実施の形態］
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

（半導体装置の製造方法）
本実施形態の半導体装置の製造方法について図１を参照して説明する。また、本実施形態においては、特にｎ型ＭＯＳＦＥＴとｐ型のＭＯＳＦＥＴとの素子間を電気的に絶縁するための素子分離領域の形成工程について詳細に説明する。なお、以下の実施形態において、ｎ型ＭＯＳＦＥＴをｎ−ＭＯＳと称し、ｐ型のＭＯＳＦＥＴをｐ−ＭＯＳと称する。
図１（ａ）〜（ｄ）は、ｎ−ＭＯＳとｐ−ＭＯＳが基板上に形成されたＣ−ＭＯＳ(相補型金属酸化物半導体)構造の半導体装置の製造工程を示した図である。なお、図１中、左側に図示する領域はｐ−ＭＯＳ領域、右側に図示する領域はｎ−ＭＯＳ領域である。

まず、図１（ａ）に示すように、ｎ型シリコン基板３０（基板）にｐ型ウェル領域３２を形成する。具体的には、ｎ型シリコン基板３０上の全面にフォトレジストを塗布する。そして、ｎ−ＭＯＳ領域以外を被覆するようなパターンを有するフォトマスクを用いて、フォトレジストにフォトリソグラフィー処理及びエッチング処理を施す。そして、ｎ型シリコン基板３０のｎ−ＭＯＳ領域に、ｐ型の不純物拡散物（例えば、ボロン）を注入し、さらに、熱処理等を施して図１（ａ）に示すように、ｐウェル領域３２を形成する。その後、ｎ−ＭＯＳ領域に塗布されたフォトレジストを、例えば、オゾン硫酸を用いて剥離する。なお、本実施形態においては、ポジ型のレジストを用いることを前提として説明しているが、ネガ型のレジストを使用することもできる。

次に、図１（ｂ）に示すように、ｎ型シリコン基板３０に形成されるｐ−ＭＯＳとｎ−ＭＯＳとの間を電気的に絶縁する素子分離膜を形成する。
具体的には、まず、図１（ａ）に示すｎ型シリコン基板３０上の全面に、熱酸化法、ＣＶＤ法等により、シリコン酸化膜又はシリコン酸窒化膜３４（ＳｉＯ_２，ＳｉＯＮ、第１絶縁層）を所定の厚さで形成する。

次に、シリコン酸化膜又はシリコン酸窒化膜３４上の全面に、熱ＣＶＤ法により、シリコン窒化膜３８（ＳｉＮ，第２絶縁層）を所定の厚さで形成する。シリコン窒化膜３８は、反応ガスとして例えばＳｉＨ_４，ＮＨ_３を用い、反応温度として５００℃以下の低温で形成する。このように、シリコン窒化膜３８を低温で形成することによって、後述するエッチング処理の際に使用するエッチング液に対してのエッチング速度を速くすることができる。

次に、図１（ｂ）に示すように、シリコン窒化膜３８上の全面にフォトレジストを塗布する。そして、素子分離膜６０に対応する領域に開口部を有する所定パターンのマスクを用いて、フォトレジストに対してフォトリソグラフィー処理を施す。具体的には、上記マスクパターンをマスクとして、露光処理を行い、上記フォトレジストを所定形状にパターニングする。次に、素子分離膜に対応するパターンが形成されたフォトレジストをマスクとして、シリコン窒化膜３８、この下層に形成されるシリコン酸化膜又はシリコン酸窒化膜３４を、例えば、Ｃ_４Ｆ_８等のエッチングガスを用いたＲＩＥ法（Reactive Ion Etching）によりドライエッチング処理する。

次に、図１（ｂ）に示すように、所定形状にパターニングされたシリコン窒化膜３８をマスクとして、ＲＩＥ法によりｎ型シリコン基板３０にエッチング処理を施す。このようにして、ｎ型シリコン基板３０の後述する素子分離膜となる領域に浅い溝部Ｈ１（凹部、トレンチ）を形成する。

次に、図１（ｃ）に示すように、シリコン窒化膜３８上面のフォトレジストを酸素ラジカルや硫酸と過酸化水素水の混合液を用いて剥離する。その後、ｎ型シリコン基板３０に形成した溝部Ｈ１に、ＣＶＤ法により、炭素添加シリコン酸化膜３６（ＳｉＯＣ，第３絶縁層）を堆積する。このとき、溝部Ｈ１に完全に炭素添加シリコン酸化膜３６を埋め込ませるため、シリコン窒化膜３８の上面にも炭素添加シリコン酸化膜３６を堆積させる。

次に、図１（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、溝部Ｈ１に堆積した炭素添加シリコン酸化膜３６を平坦化する。具体的には、ＣＭＰにより、溝部Ｈ１以外に堆積した炭素添加シリコン酸化膜３６をエッチング速度を制御して除去する。つまり、炭素添加シリコン酸化膜３６の下層に形成されるシリコン窒化膜３８の表面が露出するまで研磨を行う。このようにして、図１（ｄ）に示すように、溝部Ｈ１にのみ炭素添加シリコン酸化膜３６を残存させる

次に、図１（ｅ）に示すように、シリコン窒化膜３８をウェットエッチング処理により除去する。具体的には、エッチング液として希フッ酸を用いる。この希フッ酸は、５０％濃度のフッ酸を水に希釈させたものであり、フッ酸と水の割合が１：９９の比率により構成されている。
ここで、この希フッ酸を用いて、シリコン窒化膜３８、炭素添加シリコン酸化膜３６の試料にウェットエッチング処理を施した場合の各試料のエッチング速度について以下に説明する。
エッチング液として希フッ酸を用いた場合のシリコン窒化膜３８のウェットエッチング速度は、３０〜１５０ｎｍ／ｍｉｎ程度である。また、炭素添加シリコン酸化膜３６のウェットエッチング速度は、２０〜５０ｎｍ／ｍｉｎ程度である。よって、炭素添加シリコン酸化膜３６に対するシリコン窒化膜３８のウェットエッチングの選択比（シリコン窒化膜３８／炭素添加シリコン酸化膜３６）は、１．５〜７．５の範囲となる。従って、エッチング液に希フッ酸を用いた場合、少なくともシリコン窒化膜３８の方がエッチング速度が速くなる。

図１（ｅ）に示すように、上記選択比を有するエッチング液を用いて、ウェットエッチング処理を行った場合、炭素添加シリコン酸化膜３６は除去されずに、シリコン窒化膜３８のみが選択的に除去される。これは、炭素添加シリコン酸化膜３６は、撥液性でありエッチング液を弾くため選択比を大きくすることができ、エッチング液に対して耐性を有するからである。さらには、上述したように、シリコン窒化膜３８は、ＣＶＤ法において低温状態で形成しているため、エッチング液（希フッ酸）に対するエッチング速度を速くすることができるからである。なお、シリコン窒化膜３８の下層には、シリコン酸化膜又はシリコン酸窒化膜３４が形成されているが、エッチング処理時間等を制御することにより、シリコン酸化膜又はシリコン酸窒化膜３４がエッチング処理により除去されることを防止する。このとき、ｎ型シリコン基板３０上に形成するシリコン酸化膜又はシリコン酸窒化膜３４に代えて炭素添加シリコン酸化膜３６を形成することも可能である。これによれば、上述したように、炭素添加シリコン酸化膜３６は、撥液性でありエッチング液を弾くため、エッチング選択比を大きくすることができ、エッチング液から保護することができる。
以上説明した工程により、図１（ｅ）に示すように、ｐ−ＭＯＳとｎ−ＭＯＳとの素子間を電気的に絶縁するためのＳＴＩ（Shallow Trench Isolation）構造の炭素添加シリコン酸化膜３６から成る素子分離膜６０を形成する。なお、素子分離膜６０は、ＬＯＣＯＳ（Local Oxidation of Silicon）等により形成することも可能である。

次に、上記素子分離膜６０を境界にして、ｎ型シリコン基板３０にｐ−ＭＯＳとｎ−ＭＯＳを形成する方法について簡略化して説明する。
図１（ｆ）に示すように、ｐ−ＭＯＳ領域、ｎ−ＭＯＳ領域のそれぞれに、不純物拡散物を注入してチャネル領域４０を形成する。
具体的には、まず、ｎ−ＭＯＳ領域以外をフォトレジストを用いて被覆し、ｐウェル領域３２に、フォトレジストをマスクとして、ｎ型の不純物拡散物（例えばリン）のイオン注入を行う（チャネルドープ）。同様の方法により、ｐ−ＭＯＳ領域のｎ型シリコン基板３０表面に、ｐ型の不純物拡散物（例えばボロン）のイオン注入を行う（チャネルドープ）。このようにして、ｎ−ＭＯＳ領域及びｐ−ＭＯＳ領域に、チャンネルドープを行い、チャネル領域４０をそれぞれの領域に形成する。

次に、図１（ｆ）に示すように、ｎ型シリコン基板３０上に形成したシリコン酸化膜又はシリコン酸窒化膜３４を除去する。続けて、プラズマＣＶＤ法、スパッタ法等により、ｎ型シリコン基板３０上の全面に、シリコン酸化膜からなるゲート絶縁膜３４ａを形成する。

次に、図１（ｆ）に示すように、ｐ−ＭＯＳ領域、ｎ−ＭＯＳ領域のそれぞれに、ゲート電極４８を形成する。
まず、ｎ型シリコン基板３０の全面に、ゲート絶縁膜３４ａ上にゲート電極４８の材料となるポリシリコン膜を所定の厚みで成膜する。続けて、ポリシリコン膜上にフォトレジストを成膜する。次に、ｐ−ＭＯＳ領域及びｎ−ＭＯＳ領域のゲート電極４８に対応する領域以外に開口部を有するフォトマスクを用いて、フォトレジストに露光処理、現像処理を施す。そして、フォトレジストを所定形状にパターニングした後、このフォトレジストをマスクとして、ポリシリコン膜及びゲート絶縁膜３４ａにエッチング処理を施す。このようにして、ｐ−ＭＯＳ領域、ｎ−ＭＯＳ領域のそれぞれに、ゲート電極４８を形成する。

次に、図１（ｆ）に示すように、ｐ−ＭＯＳ領域及びｎ−ＭＯＳ領域のｎ型シリコン基板３０にソース領域４２／ドレイン領域４４を形成する。
具体的には、まず、ｐ−ＭＯＳ領域以外をフォトレジストによって被覆する。次に、上記フォトレジスト及びゲート電極４８をマスクとして、ｐ−ＭＯＳ領域に所定のドーズ量で不純物拡散物（例えばボロン）の注入を行う。このようにして、フォトレジスト及びゲート電極４８をマスクとして、イオン注入を行うことにより、自己整合的（セルフアライン）にソース領域４２／ドレイン領域４４を形成する。

同様の方法により、ｎ−ＭＯＳ領域以外をフォトレジストによって被覆する。続けて、ｎ−ＭＯＳ領域のｐウェル領域３２に、フォトレジスト及びゲート電極４８をマスクとして、所定のドーズ量で不純物拡散物（例えばリン）の注入を行う。これにより、自己整合的（セルフアライン）にソース領域４２／ドレイン領域４４を形成する。

次に、図１（ｆ）に示すように、ｎ型シリコン基板３０上の全面に層間絶縁膜４６を成膜する。次に、層間絶縁膜４６上の全面にフォトレジストを塗布し、フォトリソグラフィー処理により、所定形状にパターニングする。そして、このフォトレジストをマスクとして、ソース領域４２と後述するソース電極とを接続するコンタクトホール４９を層間絶縁膜４６に形成する。同時に、ドレイン領域４４と後述するドレイン電極とを接続するコンタクトホール４９を層間絶縁膜４６に形成する。

次に、図１（ｆ）に示すように、スパッタ法等により、層間絶縁膜４６上の全面に導電材料からなる例えばメタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮx）など、あるいはＷ膜／ＴｉＮ膜のような、これらの膜の積層膜）、Ａｇ、Ｃｕ、Ａｌ等を成膜する。次に、Ａｇ等からなる導電材料上の全面にフォトレジストを塗布し、フォトリソグラフィー処理により、所定形状にパターニングする。このようにして、コンタクトホール４９を介してソース領域４２に電気的に接続されるソース電極５０及びコンタクトホール４９を介してドレイン領域４４に電気的に接続されるドレイン電極５２を形成する。

次に、図１（ｆ）に示すように、ｐ−ＭＯＳ及びｎ−ＭＯＳを汚染や湿度から保護するための保護膜５４をソース電極５０、ドレイン電極５２上の全面に成膜する。
このようにして、素子分離膜６０によって電気的に絶縁されたＣＭＯＳ（相補型金属酸化物半導体）構造の半導体装置を形成することができる。

本実施形態では、上述したように、素子分離膜６０に炭素添加シリコン酸化膜３６を用いている。この炭素添加シリコン酸化膜３６は撥液性を有しており、エッチング処理の際にエッチング液を弾き、炭素添加シリコン酸化膜３６に対して耐性を有する。従って、選択比（シリコン窒化膜３８エッチング速度／炭素添加シリコン酸化膜３６エッチング速度）が１以上となる。そのため、素子分離膜６０となる炭素添加シリコン酸化膜３６を残して、シリコン窒化膜３８のみを選択的に除去することができる。よって、本実施形態によれば、シリコン窒化膜３８を除去することができる。つまり、上記エッチング選択比に対応したエッチング液であれば、燐酸に限定されずに種々のエッチング液を適用することが可能である。さらに、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がないため、製造装置種数が少なくなることで設備を含めた工場設計の単純化、低コスト化及び高効率化を図ることが可能となる。

［第２の実施の形態］
以下、本実施の形態について図面を参照して説明する。
上記第１実施形態においては、素子分離膜６０を炭素添加シリコン酸化膜３６の１層構造により形成していた。これに対して、本実施形態においては、素子分離膜６０をシリコン酸化膜５６と炭素添加シリコン酸化膜３６との２層により形成している点において異なる。従って、本実施形態においては、第１実施形態と異なる点を詳細に説明する。なお、その他の半導体装置の形成工程は第１実施形態と同様であり、共通の構成要素には同一の符号を付し、詳細な説明は省略する。

本実施形態の半導体装置の形成工程は、まず、図１（ａ）、（ｂ）に示す工程により、ｎ型シリコン基板３０に素子分離膜６０用の溝部Ｈ１を形成する。

次に、図２（ａ）に示すように、ｎ型シリコン基板３０に形成した溝部Ｈ１に、ＣＶＤ法により、第２シリコン酸化膜５６（下地絶縁層）を堆積する。このとき、溝部Ｈ１に堆積させる第２シリコン酸化膜５６の上面は、図１（ａ）において形成したシリコン酸化膜又はシリコン酸窒化膜３４（本実施形態では第１シリコン酸化膜又はシリコン酸窒化膜３４と称する、第１絶縁層）の上面よりも下方となるように形成する。

次に、図２（ｂ）に示すように、第２シリコン酸化膜５６上に、ＣＶＤ法により、さらに炭素添加シリコン酸化膜３６を堆積させる。このとき、炭素添加シリコン酸化膜３６は、溝部Ｈ１に完全に埋め込ませるため、シリコン窒化膜３８の上面にも炭素添加シリコン酸化膜３６を堆積させる。

次に、図２（ｃ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、溝部Ｈ１に堆積した炭素添加シリコン酸化膜３６を平坦化する。具体的には、ＣＭＰにより、溝部Ｈ１以外に堆積した炭素添加シリコン酸化膜３６を除去する。つまり、炭素添加シリコン酸化膜３６の下層に形成されるシリコン窒化膜３８の表面が露出するまで研磨を行う。このようにして、図２（ｃ）に示すように、溝部Ｈ１にのみ炭素添加シリコン酸化膜３６を残存させる。

次に、図２（ｄ）に示すように、シリコン窒化膜３８をウェットエッチング処理により除去する。エッチング液は、上記第１実施形態と同様のエッチング液である希フッ酸を用いる。このエッチング処理により、炭素添加シリコン酸化膜３６が除去されずに、シリコン窒化膜３８のみ選択的にエッチングして除去する。なお、シリコン窒化膜３８の下層には、第１シリコン酸化膜又はシリコン酸窒化膜３４が形成されているが、エッチング処理時間等の条件を制御することにより、第１シリコン酸化膜又はシリコン酸窒化膜３４をエッチング液から保護することができる。また、ｎ型シリコン基板３０上に形成する第１シリコン酸化膜又はシリコン酸窒化膜３４に代えて炭素添加シリコン酸化膜３６を形成することも可能である。これによれば、上述したように、炭素添加シリコン酸化膜３６は、撥液性でありエッチング液を弾くため、エッチング選択比を大きくすることができ、エッチング液から保護することができる。
このようにして、図２（ｄ）に示すように、第２シリコン酸化膜５６と炭素添加シリコン酸化膜３６との２層から成る素子分離膜６０を形成する。

本実施形態では、第２シリコン酸化膜５６は第１シリコン酸化膜又はシリコン酸窒化膜３４の上面よりも下方に形成される。即ち、第２シリコン酸化膜５６は、シリコン窒化膜３８と同層には形成されない。また、例えば、シリコン窒化膜３８をエッチング処理により除去する場合、炭素添加シリコン酸化膜３６は撥液性を有しているため、シリコン窒化膜３８と炭素添加シリコン酸化膜３６との選択比（シリコン窒化膜３８エッチング速度／炭素添加シリコン酸化膜３６エッチング速度）を大きくすることができる。従って、本発明によれば、炭素添加シリコン酸化膜３６はエッチング処理の選択比が大きいため除去されず、残存させることができる。さらに、第２シリコン酸化膜５６は上層の炭素添加シリコン酸化膜３６により保護されるため、エッチング処理により除去されることはない。このとき、第２シリコン酸化膜５６を第１シリコン酸化膜又はシリコン酸窒化膜３４絶縁層の上面よりも上方に形成した場合には、シリコン窒化膜３８のエッチング処理が進行する段階で、エッチングされてしまう場合がある。また、第２シリコン酸化物５６は、良質な絶縁物であるから、上層のシリコン窒化膜３８よりも絶縁物として優れた機能を果たすことができる。

なお、第２シリコン酸化膜５６の上面は、第１シリコン酸化膜又はシリコン酸窒化膜３４の上面の高さと等しく形成することも好ましい。また、シリコン窒化膜３８のエッチング処理の際に、第２シリコン酸化膜５６の一部が除去されたとしても、素子分離膜として機能するのであれば、第２シリコン酸化膜５６の上面の高さを、第１シリコン酸化膜又はシリコン酸窒化膜３４の上面よりも第２シリコン酸化膜５６を上方に形成することも可能である。

［第３の実施の形態］
次に、本実施形態について図面を参照して説明する。
上記第１実施形態においては、素子間を絶縁するための素子絶縁膜を形成する場合について説明した。これに対して、本実施形態においては、上述したｐ−ＭＯＳ半導体素子の上層に多層配線を形成する際に、上層と下層の配線を電気的に接続するためのコンタクトホールを形成した後、このコンタクトホールに導電材料を埋め込んでコンタクト（導電層）を形成する場合について説明する。

図３は、図１に示すＣＭＯＳ（相補型金属酸化物半導体）構造の半導体素子のｐ−ＭＯＳ領域のソース電極上にコンタクトホールを形成する工程を示した図である。
まず、図３（ａ）に示すように、図１（ｆ）に示すソース電極５０（配線層）上に形成される保護膜５４の上面をＣＭＰにより平坦化する。次に、保護膜５４上の全面に、プラズマＣＶＤ法により、シリコン窒化膜６６を所定の厚さで形成する。シリコン窒化膜６６は、反応ガスとしてＳｉＨ_４，ＮＨ_３を用い、反応温度として５００℃の低温で形成する。これにより、エッチング液であるフッ酸に対するエッチング速度を速くすることができる。

次に、シリコン窒化膜６６上の全面にフォトレジストを塗布する。
次に、図３（ｂ）に示すように、ソース電極５０に対応する領域に開口部を有するマスクを用いて、フォトレジストに対してフォトリソグラフィー処理を施す。具体的には、上記パターンをマスクとして、露光処理を行い、フォトレジストを所定形状にパターニングする。次に、上記フォトレジストをマスクとして、シリコン窒化膜６６、この下層に形成される保護膜５４をエッチング処理する。このエッチング処理により、図３（ｂ）に示すように、シリコン窒化膜６６及び下層の保護膜５４に、ソース電極５０表面を露出させるようなコンタクトホールＨ２（凹部）を形成する。

次に、図３（ｃ）に示すように、フォトレジストを剥離した後、ＣＶＤ法により、上記コンタクトホールＨ２に、導電材料、例えばメタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮｘ）、あるいはＷ膜／ＴｉＮ膜、又はこれらの積層膜）を埋め込んで導電層６８を堆積させる。導電材料は、撥液性を有する材料から構成されることが好ましい。もちろん、ＣＶＤ−ＳｉＯ_２膜、ＣＶＤ−ＳｉＯＮ膜あるいはＣＶＤ−Ｓｉ_３Ｎ_４膜を含む積層膜をゲート絶縁膜とした場合には、不純物をドープした多結晶シリコン膜を導電層６８として用いても良い。

次に、図３（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、コンタクトホールＨ２に堆積した導電層６８を平坦化する。具体的には、ＣＭＰにより、コンタクトホールＨ２以外に埋め込んだ導電層６８を除去する。つまり、導電層６８の下層に形成されるシリコン窒化膜６６の表面が露出するまで行う。

次に、図３（ｅ）に示すように、シリコン窒化膜６６をウェットエッチング処理により除去する。エッチング液は、上記第１実施形態と同様のエッチング液である希フッ酸を用いる。これによれば、上述したように、導電層６８を除去せずにシリコン窒化膜６６のみを除去することができる。
以上説明した工程により、上層と下層の配線を電気的に接続するコンタクト６８ａ（導電層）を形成することができる。

本実施形態においても、上記第１実施形態と同様の作用効果を奏することができる。即ち、コンタクトホールに埋め込んだ導電材料を残して、シリコン窒化膜６６のみを選択的に除去することができる。よって、本実施形態によれば、燐酸に代替するエッチング液を用いてエッチング処理を行うことができる。さらに、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がないため、製造装置種数が少なくなることで設備を含めた工場設計の単純化及び低コスト化を図ることが可能となる。

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。また、本願発明の要旨を逸脱しない範囲において上述した各例を組み合わせても良い。

（ａ）〜（ｆ）は、素子分離膜の形成工程を示した断面図である。 （ａ）〜（ｄ）は、素子分離膜の形成工程を示した断面図である。 （ａ）〜（ｅ）は、コンタクト（導電層）の形成工程を示した断面図である。

符号の説明

３０…ｎ型シリコン基板（基板）、 ３２…ｐウェル領域、 ３４…シリコン酸化膜又はシリコン酸窒化膜（第１絶縁層）、 ３６…炭素添加シリコン酸化膜（第３絶縁層）、 ３８…シリコン窒化膜（第２絶縁層）、５６…第２シリコン酸化膜５６（下地絶縁層）、 ６０…素子分離膜、 Ｈ１…溝部（凹部）、 Ｈ２…コンタクトホール（凹部）

Claims (6)

1. 基板上に第１絶縁層を形成する第１絶縁層形成工程と、
   前記第１絶縁層上に第２絶縁層を形成する第２絶縁層形成工程と、
   前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、
   前記凹部を含む前記第２絶縁層上に撥液性を有する第３絶縁層を形成する第３絶縁層形成工程と、
   前記第３絶縁層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記第３絶縁層上を平坦化する平坦化工程と、
   ウェットエッチング処理により、前記第２絶縁層を除去する第２絶縁層除去工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１絶縁層形成工程において、
   前記第１絶縁層を炭素添加シリコン酸化膜により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第３絶縁層形成工程において、
   前記第３絶縁層を炭素添加シリコン酸化膜により形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記第３絶縁層形成工程において、
   前記第１絶縁層の上面の位置よりも下方に下地絶縁層を堆積させ、さらに前記第２絶縁層及び前記下地絶縁層上に前記第３絶縁層を形成することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
5. 配線層の上方に第１絶縁層を形成する第１絶縁層形成工程と、
   前記第１絶縁層上に第２絶縁層を形成する第２絶縁層形成工程と、
   前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、
   前記凹部を含む前記第２絶縁層上に撥液性を有する導電層を形成する導電層形成工程と、
   前記導電層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記導電層上を平坦化する平坦化工程と、
   エッチング処理により、前記第２絶縁層を除去する第２絶縁層除去工程と、
   を有することを特徴とする半導体装置の製造方法。
6. 前記第２絶縁層形成工程において、前記第２絶縁層としてシリコン窒化膜をＣＶＤ法により反応温度が５００℃以下の条件で前記基板上に形成し、
   第２絶縁層除去工程において、前記エッチング処理時にフッ酸を添加したエッチング液を使用することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。

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