JP2006120978A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体装置は、半導体基板1上に形成されたパッド21と、 パッド21上に形成されたパッシベーション膜22と、パッシベーション膜22に形成され、パッド21上に位置する第1の開口部と、パッシベーション膜22上に形成された第1の凸部材23と、パッシベーション膜22上及び第1の凸部材23上に形成された第1の絶縁層24と、第1の絶縁層24に形成され、第1の開口部上に位置する第2の開口部24aと、第1の絶縁層24上に形成され、第1及び第2の開口部24aを介してパッド21に接続する再配線25とを具備する。
【選択図】 図3
Description
同様の作用により、ポリイミド層からソルダーレジスト層が乖離し、その結果、ハンダボールと再配線とが剥離する可能性があった。
前記絶縁膜上に形成されたパッドと、
前記絶縁膜上及びパッド上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成され、前記パッド上に位置する第1の開口部と、
前記パッシベーション膜上に形成された第1の凸部材と、
前記パッシベーション膜上及び前記第1の凸部材上に形成された第1の絶縁層と、
前記第1の絶縁層に形成され、前記第1の開口部上に位置する第2の開口部と、
前記第1の絶縁層上に形成され、前記第1及び第2の開口部を介して前記パッドに接続する再配線と、
を具備する。
第1の凸部材は、パッシベーション膜の周辺部に形成されているのが好ましい。
前記絶縁膜上に形成されたパッドと、
前記絶縁膜上及びパッド上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成され、前記パッド上に位置する第1の開口部と、
前記パッシベーション膜上に形成された第1の絶縁層と、
前記第1の絶縁層に形成され、前記第1の開口部上に位置する第2の開口部と、
前記第1の絶縁層上に形成され、前記第1及び第2の開口部を介して前記パッドに接続する再配線と、
前記第1の絶縁層上に形成された凸部材と、
前記第1の絶縁層上、前記凸部材、及び前記再配線上に形成された第2の絶縁層と、
を具備する。
前記絶縁膜上にパッドを形成する工程と、
前記絶縁膜上及びパッド上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記パッド上に位置する第1の開口部を形成する工程と、
前記パッシベーション膜上に、第1の凸部材を形成する工程と、
前記パッシベーション膜及び前記第1の凸部材上に、前記第1の開口部上に位置する第2の開口部を有する第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、前記第1及び第2の開口部を介して前記パッドに接続する再配線を形成する工程と、
を具備する。
前記絶縁膜上にパッドを形成する工程と、
前記絶縁膜上及び前記パッド上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記パッド上に位置する第1の開口部を形成する工程と、
前記パッシベーション膜上に、前記第1の開口部上に第2の開口部を有する第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、前記第1及び第2の開口部を介して前記パッドに接続する再配線、及び凸部材を形成する工程と、
前記第1の絶縁層上、前記再配線上、及び前記凸部材上に、前記再配線上に位置する第3の開口部を有する第2の絶縁層を形成する工程と、
を具備する。
次いで、図5(C)に示すように、レジストパターン40を除去する。このようにして、第1の凸部材23が形成される。
また、第1の凸部材23,26それぞれの形状は、上記した例に限定されるものではなく、例えば格子状、菱型、十字状、スリット状であってもよい。
Claims (14)
- 半導体基板の上方に形成された絶縁膜と、
前記絶縁膜上に形成されたパッドと、
前記絶縁膜上及びパッド上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成され、前記パッド上に位置する第1の開口部と、
前記パッシベーション膜上に形成された第1の凸部材と、
前記パッシベーション膜上及び前記第1の凸部材上に形成された第1の絶縁層と、
前記第1の絶縁層に形成され、前記第1の開口部上に位置する第2の開口部と、
前記第1の絶縁層上に形成され、前記第1及び第2の開口部を介して前記パッドに接続された再配線と、
を具備する半導体装置。 - 前記第1の凸部材は金属で形成されている請求項1に記載の半導体装置。
- 前記第1の凸部材は金属ペーストを用いて形成されている請求項2に記載の半導体装置。
- 前記第1の凸部材は、前記パッシベーション膜の周辺部に形成されている請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第1の絶縁層上、及び前記再配線上に形成された第2の絶縁層と、
前記第2の絶縁層に形成され、前記再配線上に位置する第3の開口部と、
前記第3の開口部に埋め込まれ、前記再配線に接続する接続端子と、
を更に具備する請求項1〜4のいずれか一項に記載の半導体装置。 - 前記接続端子はハンダボールである請求項5に記載の半導体装置。
- 前記第1の絶縁層上に形成され、前記第2の絶縁層に覆われた第2の凸部材を更に具備する請求項5または6に記載の半導体装置。
- 前記第2の凸部材は、前記再配線と同一材料で形成されている請求項7に記載の半導体装置。
- 半導体基板の上方に形成された絶縁膜と、
前記絶縁膜上に形成されたパッドと、
前記絶縁膜上及び前記パッド上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成され、前記パッド上に位置する第1の開口部と、
前記パッシベーション膜上に形成された第1の絶縁層と、
前記第1の絶縁層に形成され、前記第1の開口部上に位置する第2の開口部と、
前記第1の絶縁層上に形成され、前記第1及び第2の開口部を介して前記パッドに接続する再配線と、
前記第1の絶縁層上に形成された凸部材と、
前記第1の絶縁層上、前記凸部材、及び前記再配線上に形成された第2の絶縁層と、
を具備する半導体装置。 - 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上にパッドを形成する工程と、
前記絶縁膜上及びパッド上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記パッド上に位置する第1の開口部を形成する工程と、
前記パッシベーション膜上に、第1の凸部材を形成する工程と、
前記パッシベーション膜及び前記第1の凸部材上に、前記第1の開口部上に位置する第2の開口部を有する第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、前記第1及び第2の開口部を介して前記パッドに接続する再配線を形成する工程と、
を具備する半導体装置の製造方法。 - 前記第1の凸部材を形成する工程は、
インクジェット機構を用いて金属ペーストを前記パッシベーション膜上に吐出する工程と、
前記パッシベーション膜上の金属ペーストを焼成して前記第1の凸部材を形成する工程と、
を具備する請求項10に記載の半導体装置の製造方法。 - 前記再配線層を形成する工程は、
前記第1の絶縁層上に、導電層を形成する工程と、
前記導電層をパターニングすることにより、前記再配線及び第2の凸部材を形成する工程とを具備し、
前記再配線層及び前記第2の凸部材を形成する工程の後に、
前記第1の絶縁層上、前記再配線上、及び前記第2の凸部材上に、前記再配線上に位置する第3の開口部を有する第2の絶縁層を形成する工程と、
前記第3の開口部内に接続端子を形成する工程と、
を具備する請求項10または11に記載の半導体装置の製造方法。 - 前記再配線層を形成する工程の後に、
前記第1の絶縁層上に第2の凸部材を形成する工程と、
前記第1の絶縁層上、前記再配線上、及び前記第2の凸部材上に、前記再配線上に位置する第3の開口部を有する第2の絶縁層を形成する工程と、
前記第3の開口部内に接続端子を形成する工程と、
を具備する請求項10または11に記載の半導体装置の製造方法。 - 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上にパッドを形成する工程と、
前記絶縁膜上及び前記パッド上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記パッド上に位置する第1の開口部を形成する工程と、
前記パッシベーション膜上に、前記第1の開口部上に第2の開口部を有する第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、前記第1及び第2の開口部を介して前記パッドに接続する再配線、及び凸部材を形成する工程と、
前記第1の絶縁層上、前記再配線上、及び前記凸部材上に、前記再配線上に位置する第3の開口部を有する第2の絶縁層を形成する工程と、
を具備する半導体装置の製造方法。
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JP2004309420A JP3976043B2 (ja) | 2004-10-25 | 2004-10-25 | 半導体装置及びその製造方法 |
US11/233,282 US20060087040A1 (en) | 2004-10-25 | 2005-09-22 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004309420A JP3976043B2 (ja) | 2004-10-25 | 2004-10-25 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006120978A true JP2006120978A (ja) | 2006-05-11 |
JP3976043B2 JP3976043B2 (ja) | 2007-09-12 |
Family
ID=36205479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004309420A Expired - Fee Related JP3976043B2 (ja) | 2004-10-25 | 2004-10-25 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060087040A1 (ja) |
JP (1) | JP3976043B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009129982A (ja) * | 2007-11-20 | 2009-06-11 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2009246367A (ja) * | 2008-03-31 | 2009-10-22 | General Electric Co <Ge> | ウェーハ・スケール・パッケージを形成するシステム及び方法 |
JP2009272437A (ja) * | 2008-05-07 | 2009-11-19 | Ricoh Co Ltd | 積層構造体、半導体装置、積層構造体の製造方法及び半導体装置の製造方法 |
KR101489071B1 (ko) * | 2013-03-12 | 2015-02-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 상호접속 구조에 대한 시스템 및 방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102484078B (zh) * | 2009-09-01 | 2015-06-24 | 先进封装技术私人有限公司 | 封装结构 |
US8246190B2 (en) * | 2010-03-16 | 2012-08-21 | Michael Boiteau | Beverage server tray |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3474937B2 (ja) * | 1994-10-07 | 2003-12-08 | 株式会社東芝 | 実装用配線板の製造方法、半導体パッケージの製造方法 |
KR100218996B1 (ko) * | 1995-03-24 | 1999-09-01 | 모기 쥰이찌 | 반도체장치 |
EP0734059B1 (en) * | 1995-03-24 | 2005-11-09 | Shinko Electric Industries Co., Ltd. | Chip sized semiconductor device and a process for making it |
JP3629178B2 (ja) * | 2000-02-21 | 2005-03-16 | Necエレクトロニクス株式会社 | フリップチップ型半導体装置及びその製造方法 |
US6818545B2 (en) * | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
JP3872319B2 (ja) * | 2001-08-21 | 2007-01-24 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
TWI234253B (en) * | 2002-05-31 | 2005-06-11 | Fujitsu Ltd | Semiconductor device and manufacturing method thereof |
JP2004055965A (ja) * | 2002-07-23 | 2004-02-19 | Seiko Epson Corp | 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 |
-
2004
- 2004-10-25 JP JP2004309420A patent/JP3976043B2/ja not_active Expired - Fee Related
-
2005
- 2005-09-22 US US11/233,282 patent/US20060087040A1/en not_active Abandoned
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009129982A (ja) * | 2007-11-20 | 2009-06-11 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2009246367A (ja) * | 2008-03-31 | 2009-10-22 | General Electric Co <Ge> | ウェーハ・スケール・パッケージを形成するシステム及び方法 |
JP2009272437A (ja) * | 2008-05-07 | 2009-11-19 | Ricoh Co Ltd | 積層構造体、半導体装置、積層構造体の製造方法及び半導体装置の製造方法 |
KR101489071B1 (ko) * | 2013-03-12 | 2015-02-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 상호접속 구조에 대한 시스템 및 방법 |
US9275925B2 (en) | 2013-03-12 | 2016-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved interconnect structure |
US9633870B2 (en) | 2013-03-12 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved interconnect structure |
US10043770B2 (en) | 2013-03-12 | 2018-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved interconnect structure |
US10312204B2 (en) | 2013-03-12 | 2019-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved interconnect structure |
Also Published As
Publication number | Publication date |
---|---|
JP3976043B2 (ja) | 2007-09-12 |
US20060087040A1 (en) | 2006-04-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070307 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070507 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070611 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
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