JP2006108378A - 共振トランジスタ及び通信装置 - Google Patents
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Abstract
【課題】 本発明は、微小共振器を用いて、高周波化で、高SN比化、高いパワー化を可能にした共振トランジスタ、より具体的にはビーム型共振バルクトランジスタ及びビーム型共振薄膜トランジスタを提供するものである。
【解決手段】 本発明の共振トランジスタ1は、ドレイン領域4とソース領域2とチャネル領域3を有すると共に、前記チャネル領域3上に空間16を介して対向するゲート振動子5を有し、前記ゲート振動子5の共振によって前記ドレイン領域4に流れるドレイン電流が交流変化することを特徴とする。
【選択図】 図1
【解決手段】 本発明の共振トランジスタ1は、ドレイン領域4とソース領域2とチャネル領域3を有すると共に、前記チャネル領域3上に空間16を介して対向するゲート振動子5を有し、前記ゲート振動子5の共振によって前記ドレイン領域4に流れるドレイン電流が交流変化することを特徴とする。
【選択図】 図1
Description
本発明は、トランジスタのゲート部を微小振動子で形成する共振トランジスタ、及びそれを用いる通信装置に関する。
近年、マイクロマシン(MEMS:Micro Electro Mechanical Systems、超小型電気的・機械的複合体)素子、及びMEMS素子を組み込んだ小型機器が、注目されている。MEMS素子の基本的な特徴は、機械的構造として構成されている駆動体が素子の一部に組み込まれていることであって、駆動体の駆動は、電極間のクローン力などを応用して電気的に行われる。
半導体プロセス技術を用いて形成された微小振動素子は、デバイスの占有面積が小さいこと、高いQ値を実現できること、他の半導体デバイスとの集積が可能なこと、という特長により、無線通信デバイスの中でも中間周波数(IF)フィルタ、高周波(RF)フィルタとしての利用がミシガン大学を始めとする研究機関から提案されている(非特許文献1参照)。
図17は、非特許文献1に記載されたフィルタを構成する微小振動素子、即ちビーム型の振動素子の概略を示す。この振動素子101は、半導体基板102上に絶縁膜103を介して例えば多結晶シリコンによる入力側配線層104と出力電極105が形成され、この出力電極105に対向して空間106を挟んで例えば多結晶シリコンによる振動可能なビーム、所謂ビーム型の振動電極107が形成されて成る。例えば振動電極107は、ポリシリコンで形成される。振動電極107は、両端のアンカー部(支持部)108〔108A,108B〕にて支持されるように、出力電極105をブリッジ状に跨いで入力側配線層104に接続される。振動電極107は入力電極となる。入力側配線層104の端部には、例えば金(Au)膜109が形成される。この振動素子101では、入力側配線層104の金(Au)膜109より入力端子t1、出力電極105より出力端子t2が導出される。
この微小振動素子101は、振動電極107と接地間にDCバイアス電圧V1が印加された状態で、入力端子t1を通じて振動電極107に高周波信号S1が供給される。すなわち、入力端子t1からDCバイアス電圧V1と高周波信号S1が重畳された入力信号が供給される。目的周波数の高周波信号S1が入力されると、長さLで決まる固有振動数を有する振動電極107が、出力電極105と振動電極107間に生じる静電力で振動する。この振動によって、出力電極105と振動電極107との間の容量の時間変化とDCバイアス電圧に応じた高周波信号が出力電極105(したがって、出力端子t2)から電圧として出力される。この微小振動子101では振動電極107の固有振動数(共振周波数)に対応した信号が出力される。
フランク D.ボノン3世(Frank D. Bonnon III)他著 「High-Q HF Microelectromechanical Filters」IEEE(The Institute of Electrical and Electronics Engineers) JOURNAL OF SOLID-STATE CIRCUITS,VOL.35,NO.4,APRIL 2000年 p.512-526
ところで、これまでに提案され検証された微小振動素子の共振周波数は、最高でも200MHzを超えず、従来の表面弾性波(SAW)あるいは薄膜弾性波(FBAR)によるGHz領域のフィルタに対して、微小振動素子の特性である高いQ値をGHz帯周波数領域で提供することができていない。
現在のところ、一般的に高い周波数領域では出力信号としての共振ピークが小さくなる傾向があり、良好なフィルタ特性を得るためには、共振ピークのSN比を向上する必要がある。
上述のように、従来の微小振動素子、いわゆるビーム型共振器構造ではインピーダンスを低くすることが困難であり、そのため十分なSN比が得られなかった。また、インピーダンスを低くするために多数の微小共振器を並列なアレイ状に並べることも検討されているが、多数の微小共振器の特性を均一に揃えることが難しく十分な効果が得られないという問題がある。また、多数の微小共振器を多数並べることで面積が大きくなってしまうという問題点もある。さらに、微小共振器を用いた場合では、高いパワーの信号を通すことができないため、携帯電話などのように大きな出力を通すフィルタを必要とする用途に使用できないという問題点もあった。
本発明は、上述の点に鑑み、微小共振器を用いて、高周波化で、高SN比化、高いパワー化を可能にした共振トランジスタ、より具体的にはビーム型共振バルクトランジスタ及びビーム型共振薄膜トランジスタを提供するものである。
本発明の共振トランジスタは、ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化することを特徴とする。
本発明の共振トランジスタとしては、半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振バルクトランジスタとして構成することができる。
また、本発明の共振トランジスタとしては、基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振薄膜トランジスタとして構成することができる。
上述の本発明の共振トランジスタは、前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力するように構成することができる。
上述の本発明の共振トランジスタは、ゲート振動子に空間を介して対向する信号入力電極が前記基板側に形成され、ゲート振動子に一定のゲート電圧を印加し、信号入力電極に入力する信号によってゲート振動子を共振させるように構成することができる。
ゲート振動子の振動モードとしては、2次以上の高次モードとすることができる。
ゲート振動子の振動モードとしては、2次以上の高次モードとすることができる。
本発明の通信装置は、送信信号及び/又は受信信号の帯域制限を行うフィルタを備えた通信装置において、前記フィルタとして、ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化するように構成された共振トランジスタが用いられていることを特徴とする。
前記フィルタに用いる共振トランジスタは、半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振バルクトランジスタで構成することができる。
前記フィルタに用いる共振トランジスタは、基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振薄膜トランジスタで構成することができる。
前記フィルタに用いる共振トランジスタは、前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力するように構成することができる。
前記フィルタに用いる共振トランジスタは、ゲート振動子に空間を介して対向する信号入力電極が基板側に形成され、ゲート振動子に一定のゲート電圧を印加し、信号入力電極に入力する信号によってゲート振動子を共振させるように構成することができる。
本発明の共振トランジスタでは、通常のトランジスタのゲート絶縁膜部分を中空構造とし、ゲート電極をビーム型振動子とする構成になっている。このビーム型振動子のゲート電極、すなわち、ゲート振動子にゲート電圧を加えながら信号を与えると、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子とチャネル間の容量の変化率に比例する。信号の周波数が、ゲート振動子の共振周波数に等しくなったときにゲート振動子の振動が最大となり、ドレイン電流の変調率も最大となる。すなわち、目的周波数の信号が入力さるときは、ゲート振動子が共振してドレイン電流の交流変化が発生する。目的周波数以外の周波数の信号が入力されるときは、ゲート振動子が共振せず、一定のドレイン電流が流れる。
本発明の通信装置では、フィルタとして、上述の共振トランジスタが用いられるので、十分高い周波数信号、高いパワーの信号の取り扱いが可能になる、且つ信号として高いSN比が得られる。
本発明の共振トランジスタによれば、上述したように信号の周波数が、ゲート振動子の共振周波数に等しくなったときにゲート振動子の振動が最大となり、ドレイン電流の変調率も最大となる。このドレイン電流は、チャネルの不純物ドープ量を最適にすることで、通常のトランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化が期待できる。また、本発明の共振トランジスタは、通常のトランジスタと同様に低温で形成できるので、IC上に形成することが可能であり、例えばフィルタとICとのSOC(システム オン チップ)化が可能となる。本発明の共振トランジスタは基本的にスケーリングが効くので高周波化が容易である。高周波化をするためには、ゲート振動子の振動幅が小さくなるので、ゲート振動子とチャネル間のギャップを狭くする必要があるが、ゲート振動子の幅(いわゆるビーム幅)を狭くする方が電流を大きく取りやすいため、プロセス的に狭ギャップを形成しやすいという利点がある。
本発明の共振トランジスタは、ゲート振動子に対向して半導体基板にソース領域とドレイン領域とチャネル領域を形成することにより、いわゆるビーム型共振バルクトランジスタとして構成することができる。
本発明の共振トランジスタは、ゲート振動子に対向してソース領域とドレイン領域とチャネル領域を有する薄膜半導体層を形成することにより、いわゆるビーム型共振薄膜トランジスタとして構成することができる。
本発明の共振トランジスタは、ゲート振動子に対向してソース領域とドレイン領域とチャネル領域を有する薄膜半導体層を形成することにより、いわゆるビーム型共振薄膜トランジスタとして構成することができる。
本発明の通信装置によれば、フィルタとして、上述の本発明の共振トランジスタを用いることにより、十分高い周波数帯域の信号、高いパワーの信号を取り扱うことができ、且つ信号のSN比として十分なSN比が得られ、各種用途に応じた通信装置を提供することができる。
以下、図面を参照して本発明の実施の形態を説明する。
図1及び図2は、本発明に係る共振トランジスタの第1の実施形態を示す構成図である。図2Aは、図1のA−A線の断面図、図2Bは、図1のB−B線の断面図である。
本実施の形態に係る共振トランジスタ1は、第1導電型の半導体基板10の一主面に不純物拡散による第2導電型のソース領域2、及びドレイン領域4と、このソース領域2及びドレイン領域4間のチャネル領域3とを形成し、このチャネル領域3上に空間16を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)5を配置して成る。ゲート振動子5は、半導体基板10の一主面において、ソース領域2及びドレイン領域4の形成方向と直交する位置に不純物拡散で形成されたコンタクト部となる第2導電型の半導体領域6及び7に電気的、機械的に接続される。このゲート振動子5は、半導体領域6及び7に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子5は、丁度ソース領域2、チャネル領域3及びドレイン領域4の形成領域と直交するように配置される。
本実施の形態に係る共振トランジスタ1は、第1導電型の半導体基板10の一主面に不純物拡散による第2導電型のソース領域2、及びドレイン領域4と、このソース領域2及びドレイン領域4間のチャネル領域3とを形成し、このチャネル領域3上に空間16を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)5を配置して成る。ゲート振動子5は、半導体基板10の一主面において、ソース領域2及びドレイン領域4の形成方向と直交する位置に不純物拡散で形成されたコンタクト部となる第2導電型の半導体領域6及び7に電気的、機械的に接続される。このゲート振動子5は、半導体領域6及び7に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子5は、丁度ソース領域2、チャネル領域3及びドレイン領域4の形成領域と直交するように配置される。
第1導電型の半導体基板10は、例えば、シリコン(Si)やガリウム砒素(GaAs)などの半導体基板等が用いられ、本例ではn型のシリコン基板10が用いられる。コンタクト部となる第2導電型の半導体領域6、7及び第2導電型のソース領域2、ドレイン領域4は、本例では共にp型半導体領域で形成される。ゲート部となるゲート振動子5は、例えば多結晶シリコン膜、アルミニウム(Al)等の金属膜にて形成することができる。
この共振トランジスタ1は、MOSトランジスタのゲート絶縁膜を空間16とし、ゲート電極をビーム型振動子で形成し、p型のソース領域6及びドレイン領域7を拡散領域で形成した、いわゆるpチャネル型のビーム型共振バルクトランジスタとして構成される。
なお、図示せざるも、共振トランジスタ1には、ゲート振動子5の直下に対応する基板表面、すなわちチャネル領域3(一部ソース、ドレイン領域を含む場合もある)とコンタクト部となるp型半導体領域6、7との間の基板表面に、ゲート振動子5の電位によって疑似チャネルが発生しないような(すなわちリーク電流が流れないような)構成が採られる。
なお、図示せざるも、共振トランジスタ1には、ゲート振動子5の直下に対応する基板表面、すなわちチャネル領域3(一部ソース、ドレイン領域を含む場合もある)とコンタクト部となるp型半導体領域6、7との間の基板表面に、ゲート振動子5の電位によって疑似チャネルが発生しないような(すなわちリーク電流が流れないような)構成が採られる。
コンタクト部となるp型半導体領域6には入力端子t1が導出され、入力端子t1を通じてゲート振動子5にDCバイアス電圧V1、及び高周波信号S1が入力されるようにする。トランジスタのソース領域2にはDCバイアス電圧V2が印加され、ドレイン領域4には出力端子t2が導出される。
図9は、上述の図1及び図2に示す共振トランジスタ1の製造方法の例である。図9は図2Bの断面に対応している。
図9Aに示すように、半導体基板10表面に、本例ではn型のシリコン基板を用いて、通常の半導体形成工程で用いる不純物拡散技術によって、ソ−ス領域2(図示せず)とドレイン領域4(図示せず)を形成する。本例では、イオン打ち込みエネルギー100KeV、ドーズ量1013cm−2でホウ素を拡散させ1000℃でアニ−ル処理することによって、p型のソ−ス領域2とドレイン領域4を間隔0.25μm、幅2.5μmの大きさで形成する。また、同時に、上記の不純物拡散工程を用いて、後に形成されるゲート振動子5と接続するコンタクト用のp型半導体領域6及び7も形成する。
図9Aに示すように、半導体基板10表面に、本例ではn型のシリコン基板を用いて、通常の半導体形成工程で用いる不純物拡散技術によって、ソ−ス領域2(図示せず)とドレイン領域4(図示せず)を形成する。本例では、イオン打ち込みエネルギー100KeV、ドーズ量1013cm−2でホウ素を拡散させ1000℃でアニ−ル処理することによって、p型のソ−ス領域2とドレイン領域4を間隔0.25μm、幅2.5μmの大きさで形成する。また、同時に、上記の不純物拡散工程を用いて、後に形成されるゲート振動子5と接続するコンタクト用のp型半導体領域6及び7も形成する。
次に、図9Bに示すように、ソース領域2(図示せず)、チャネル領域3(図示せず)、ドレイン領域4(図示せず)及びコンタクト部となる各p型半導体領域6,7を被覆するように基板10の全面に犠牲層11を形成する。本例の犠牲層11は、酸化シリコン膜を厚さ50nmで形成する。この犠牲層11は、上記シリコン基板10、及び各不純物拡散領域に対して選択的にエッチングされる材料を用いる。
次に、図9Cに示すように、フォトリソグラフィー技術とエッチング技術を用いて、犠牲層11の一部を選択エッチングし、コンタクト部となる各p型半導体領域6、7の一部が露出する開口部12、13を形成する。
次に、図9Dに示すように、犠牲層11が形成されている側の全面にゲート振動子形成膜14を形成する。本例のゲート振動子形成膜14は、例えばリン(P)をドープしたポリシリコン膜を厚さ0.5μmで形成する。
次に、図9Eに示すように、フォトリソグラフィー技術及びエッチング技術を用いてゲート振動子形成膜14をパターニングしてビーム状のゲート振動子5を形成する。このゲート振動子5は、その両端の支持部がそれぞれ開口部12及び13を通してコンタクト部となるp型半導体領域6及び7に、それぞれ電気的に且つ機械的に接続される。
次に、図9Fに示すように、ウエットエッチングによって、残りの犠牲層11をエッチング除去する。本例の犠牲層11は、酸化シリコンで形成しているので、フッ酸を用いる。この犠牲層11の除去により、シリコン基板10とゲート振動子5との間に空間16が形成される。本例の空間16は、シリコン基板10とゲート振動子5との各間の距離が50nm程度となっている。さらに、図示せざるも、ソース領域2及びドレイン領域4にそれぞれソース電極及びドレイン電極を形成し、コンタクト部となるp型半導体領域6及び7に入力電極を形成する。このようにして、目的の共振トランジスタ1を得る。
上述の製造方法における成膜されるべき各膜の成膜方法は、CVD法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は、適宜設計によって変更されるものである。なお、図9に示す共振トランジスタ1は、n型のシリコン基板10を用いたが、代わりにp型のシリコン基板を用いることも可能であり、その場合、p型半導体領域の各不純物拡散領域2,4,6及び7はn型半導体領域となる。
上述の製造方法における成膜されるべき各膜の成膜方法は、CVD法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は、適宜設計によって変更されるものである。なお、図9に示す共振トランジスタ1は、n型のシリコン基板10を用いたが、代わりにp型のシリコン基板を用いることも可能であり、その場合、p型半導体領域の各不純物拡散領域2,4,6及び7はn型半導体領域となる。
次に、第1の実施形態の共振トランジスタ1の動作について説明する。
ゲート部となるゲート振動子5には所要のDCバイアス電圧V1が印加されながら、入力端子t1を通じて高周波信号S1がゲート振動子5に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子5は共振せず、図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子5が、ゲート振動子5とチャネル領域3間に生じる静電力で、1次の振動モードでゲート振動子5が共振する。このゲート振動子5の共振で、空間16を挟むゲート振動子5とチャネル領域3間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、ソース領域2からチャネル領域3を介してドレイン領域4に流れるドレイン電流が変調し、交流変化する(図15のドレイン電流b参照)。ドレイン電流の変化率はゲート振動子5とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子5の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
ゲート部となるゲート振動子5には所要のDCバイアス電圧V1が印加されながら、入力端子t1を通じて高周波信号S1がゲート振動子5に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子5は共振せず、図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子5が、ゲート振動子5とチャネル領域3間に生じる静電力で、1次の振動モードでゲート振動子5が共振する。このゲート振動子5の共振で、空間16を挟むゲート振動子5とチャネル領域3間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、ソース領域2からチャネル領域3を介してドレイン領域4に流れるドレイン電流が変調し、交流変化する(図15のドレイン電流b参照)。ドレイン電流の変化率はゲート振動子5とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子5の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
第1の実施形態に係る共振トランジスタ1によれば、上述したようにゲート振動子5にDCバイアス電圧V1 を印加しながら信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率はゲート振動子5とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子5の共振周波数に等しくなったときにゲート振動子5の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域3の不純物ドープ量を最適にすることで、通常のMOS型電界効果トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。
ドレイン電流はチャネル領域3の不純物ドープ量を最適にすることで、通常のMOS型電界効果トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。
本実施の形態の共振トランジスタ1は、基本的にスケーリングが効くので、高周波化が容易である。すなわち、例えば従来のビーム型共振子を相似形に縮小した場合、信号がキャパシタ部分の面積に比例するため、出力信号が小さくなる。これに対して本発明の共振Trの場合には相似形に縮小しても出力信号は減少しませんので小型化が可能となる。高周波化をするためには、ゲート振動子5の振動幅が小さくなるので、ゲート振動子5とチャネル領域3間の空間を狭くする必要があるが、ゲート振動子5の幅を狭くする方が電流を大きく取りやすいため、プロセス的に狭空間を形成し易いという利点がある。
図3及び図4は、本発明に係る共振トランジスタの第2の実施形態を示す構成図である。図4Aは、図3のA−A線の断面図、図4Bは、図3のB−B線の断面図である。
本実施の形態に係る共振トランジスタ21は、第1導電型の半導体基板10の一主面に不純物拡散による第2導電型のソース領域2、ドレイン領域4と、このソース領域2とドレイン領域4間のチャネル領域3とを形成すると共に、ソース領域2乃至ドレイン領域4に並行するように信号入力電極となる第2導電型の半導体領域22を形成し、この半導体領域22及びチャネル領域3を跨ぐように、半導体領域22及びこのチャネル領域3上に空間26を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)25を配置して成る。ゲート振動子25は、半導体基板10の一主面において、ソース領域2及びドレイン領域4の形成方向と直交する位置に不純物拡散で形成されたコンタクト部となる第2導電型の半導体領域6及び7に電気的、且つ機械的に接続される。このゲート振動子25は、半導体領域6及び7に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子25は、丁度ソース領域2、チャネル領域3及びドレイン領域4の形成領域と直交するように配置される。
本実施の形態に係る共振トランジスタ21は、第1導電型の半導体基板10の一主面に不純物拡散による第2導電型のソース領域2、ドレイン領域4と、このソース領域2とドレイン領域4間のチャネル領域3とを形成すると共に、ソース領域2乃至ドレイン領域4に並行するように信号入力電極となる第2導電型の半導体領域22を形成し、この半導体領域22及びチャネル領域3を跨ぐように、半導体領域22及びこのチャネル領域3上に空間26を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)25を配置して成る。ゲート振動子25は、半導体基板10の一主面において、ソース領域2及びドレイン領域4の形成方向と直交する位置に不純物拡散で形成されたコンタクト部となる第2導電型の半導体領域6及び7に電気的、且つ機械的に接続される。このゲート振動子25は、半導体領域6及び7に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子25は、丁度ソース領域2、チャネル領域3及びドレイン領域4の形成領域と直交するように配置される。
第1導電型の半導体基板10は、前述と同様に例えば、シリコン(Si)やガリウム砒素(GaAs)などの半導体基板等が用いられ、本例では、n型のシリコン基板10が用いられる。コンタクト部となる第2導電型の半導体領域6、7、ソース領域2、ドレイン領域4及び信号入力用の半導体領域22は、共にp型半導体領域で形成される。ゲート部となるゲート振動子25は、例えば多結晶シリコン膜、アルミニウム(Al)等の金属膜にて形成することができる。
この共振トランジスタ21は、MOSトランジスタのゲート絶縁膜を空間26とし、ゲート電極をビーム型振動子で形成し、p型のソース領域6及びドレイン領域7を拡散領域で形成した、いわゆるpチャネル型のビーム型共振バルクトランジスタとして構成される。
なお、図示せざるも、共振トランジスタ21には、ゲート振動子25の直下に対応する基板表面、すなわちチャネル領域3(一部ソース、ドレイン領域を含む場合もある)と信号入力用のp型半導体領域22とコンタクト部となるp型半導体領域6、7との相互間の基板表面に、ゲート振動子5の電位によって疑似チャネルが発生しないような(すなわちリーク電流が流れないような)構成が採られる。
この共振トランジスタ21は、MOSトランジスタのゲート絶縁膜を空間26とし、ゲート電極をビーム型振動子で形成し、p型のソース領域6及びドレイン領域7を拡散領域で形成した、いわゆるpチャネル型のビーム型共振バルクトランジスタとして構成される。
なお、図示せざるも、共振トランジスタ21には、ゲート振動子25の直下に対応する基板表面、すなわちチャネル領域3(一部ソース、ドレイン領域を含む場合もある)と信号入力用のp型半導体領域22とコンタクト部となるp型半導体領域6、7との相互間の基板表面に、ゲート振動子5の電位によって疑似チャネルが発生しないような(すなわちリーク電流が流れないような)構成が採られる。
ゲート振動子25の信号入力用領域22には入力端子t1が導出され、入力端子t1を通じて信号入力用のp型半導体領域22に高周波信号S1が入力されるようにする。トランジスタのソース領域2には所要のDCバイアス電圧V2が印加され、ドレイン領域4には出力端子t2が導出される。ゲート振動子25には所要のDCバイアス電圧V1が印加されるようになす。
図10は、上述の図3及び図4に示す共振トランジスタ21の製造方法の例である。図10は、図4Bの断面に対応している。
図10Aに示すように、半導体基板10表面に、本例ではn型のシリコン基板10を用いて、通常の半導体形成工程で用いる不純物拡散技術によって、ソ−ス領域2とドレイン領域4を形成する。本例では、イオン打ち込みエネルギー100KeV、ドーズ量1013cm−2でホウ素を拡散させ1000℃でアニ−ル処理することによって、p型のソ−ス領域2とドレイン領域4を間隔0.25μm、幅2.5μmの大きさで形成する。また、同時に、上記不純物拡散技術を用いて、信号入力用の半導体領域22、本例ではp型半導体領域22と、後に形成されるゲート振動子25と接続するコンタクト用の各p型半導体領域6及び7も形成する。
図10Aに示すように、半導体基板10表面に、本例ではn型のシリコン基板10を用いて、通常の半導体形成工程で用いる不純物拡散技術によって、ソ−ス領域2とドレイン領域4を形成する。本例では、イオン打ち込みエネルギー100KeV、ドーズ量1013cm−2でホウ素を拡散させ1000℃でアニ−ル処理することによって、p型のソ−ス領域2とドレイン領域4を間隔0.25μm、幅2.5μmの大きさで形成する。また、同時に、上記不純物拡散技術を用いて、信号入力用の半導体領域22、本例ではp型半導体領域22と、後に形成されるゲート振動子25と接続するコンタクト用の各p型半導体領域6及び7も形成する。
次に、図10Bに示すように、ソース領域2(図示せず)、チャネル領域3(図示せず)、ドレイン領域4(図示せず)及びコンタクト部となる各p型半導体領域6,7、信号入力用のp型半導体領域22を被覆するように基板10の全面に犠牲層11を形成する。本例の犠牲層11は、酸化シリコン膜を厚さ50nmで形成する。この犠牲層11は、シリコン基板10、及び各不純物拡散領域に対して選択的にエッチングされる材料を用いる。
次に、図10Cに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、犠牲層11の一部を選択エッチングし、コンタクト部となる各p型半導体領域6、7の一部が露出する各開口部12、13を形成する。
次に、図10Dに示すように、犠牲膜11が形成されている側の全面にゲート振動子形成膜24を形成する。本例のゲート振動子形成膜24は、例えばリン(P)をドープしたポリシリコン膜を厚さ0.5μmで形成する。
次に、図10Eに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ゲート振動子形成膜24をパターニングしてビーム状のゲート振動子25を形成する。このゲート振動子25は、その両端の支持部がそれぞれ開口部12及び13を通してコンタクト部となるp型半導体領域6及び7に、それぞれ電気的且つ機械的に接続される。
次に、図10Fに示すように、ウエットエッチングによって、残りの犠牲層11をエッチング除去する。本例の犠牲層11は、酸化シリコンで形成しているので、フッ酸を用いる。この結果、シリコン基板10とゲート振動子25との間に空間26が形成される。本例の空間26は、シリコン基板10とゲート振動子25との各間の距離が50nm程度となっている。さらに、図示せざるも、ソース領域2及びドレイン領域4に夫々ソース電極及びドレイン電極を形成し、p型半導体領域22に入力電極を形成し、さらにコンタクト部となるp型半導体領域6及び7にDCバイアス電圧供給用の電極を形成する。このようにして、共振トランジスタ21を得る。
上述の製造方法における成膜されるべき各膜の成膜方法は、CVD法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は、適宜設計によって変更されるものである。なお、図10に示す共振トランジスタは、n型のシリコン基板10を用いたが、代わりにp型のシリコン基板を用いることも可能であり、その場合、p型半導体領域の各不純物拡散領域2,4,6及び7はn型半導体領域となる。
上述の製造方法における成膜されるべき各膜の成膜方法は、CVD法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は、適宜設計によって変更されるものである。なお、図10に示す共振トランジスタは、n型のシリコン基板10を用いたが、代わりにp型のシリコン基板を用いることも可能であり、その場合、p型半導体領域の各不純物拡散領域2,4,6及び7はn型半導体領域となる。
次に、第2の実施形態の共振トランジスタ21の動作について説明する。
ゲート部となるゲート振動子25には所要のDCバイアス電圧V1が印加される。入力端子t1を通じて高周波信号S1が、信号入力用の半導体領域22に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子25は共振せず、前述の図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子25がゲート振動子25と信号入力用領域22間に生じる静電力により、2次の振動モードでゲート振動子25が共振する。このゲート振動子25の共振で、空間26を挟むゲート振動子25とチャネル領域3間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、前述と同様に、ソース領域2からチャネル領域3を介してドレイン領域4に流れるドレイン電流が変調し、交流変化する(図15のドレイン電流b参照)。この交流電流は、ドレイン電流の変化率はゲート振動子25とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子25の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
ゲート部となるゲート振動子25には所要のDCバイアス電圧V1が印加される。入力端子t1を通じて高周波信号S1が、信号入力用の半導体領域22に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子25は共振せず、前述の図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子25がゲート振動子25と信号入力用領域22間に生じる静電力により、2次の振動モードでゲート振動子25が共振する。このゲート振動子25の共振で、空間26を挟むゲート振動子25とチャネル領域3間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、前述と同様に、ソース領域2からチャネル領域3を介してドレイン領域4に流れるドレイン電流が変調し、交流変化する(図15のドレイン電流b参照)。この交流電流は、ドレイン電流の変化率はゲート振動子25とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子25の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
第2の実施形態に係る共振トランジスタ21によれば、上述したようにゲート振動子25にDCバイアス電圧V1 を印加し、信号入力用半導体領域22に信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子25とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子25の共振周波数に等しくなったときにゲート振動子25の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域3の不純物ドープ量を最適にすることで、通常のMOS型電界効果トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。
ドレイン電流はチャネル領域3の不純物ドープ量を最適にすることで、通常のMOS型電界効果トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。
本実施の形態の共振トランジスタ21は、基本的にスケーリングが効くので、高周波化が容易である。高周波化をするためには、ゲート振動子25の振動幅が小さくなるので、ゲート振動子25とチャネル領域3間の空間を狭くする必要があるが、ゲート振動子25の幅を狭くする方が電流を大きく取りやすいため、プロセス的に狭空間を形成し易いという利点がある。
ここで、図1ではゲート振動子の1次振動を用い、図3では2次振動を用いるので、振動振幅自体は1次振動の方が大きく取れる。しかし、図1ではソース領域にソース電圧Vsがかかり、ドレイン領域は接地されているので、ゲート振動子と基板間の電界が不均一になる。また、ゲート振動子にRF信号が重畳されるため、ソース電流はゲート振動子の振動による変調とRF信号による変調の両方を受けることになり、信号の品質が劣化される。これに対して図3では、ゲート振動子はRF信号により均一に振動し、ソース電流はビーム振動による変調のみを受けるため、出力信号の品質は良好なものになる。
ここで、図1ではゲート振動子の1次振動を用い、図3では2次振動を用いるので、振動振幅自体は1次振動の方が大きく取れる。しかし、図1ではソース領域にソース電圧Vsがかかり、ドレイン領域は接地されているので、ゲート振動子と基板間の電界が不均一になる。また、ゲート振動子にRF信号が重畳されるため、ソース電流はゲート振動子の振動による変調とRF信号による変調の両方を受けることになり、信号の品質が劣化される。これに対して図3では、ゲート振動子はRF信号により均一に振動し、ソース電流はビーム振動による変調のみを受けるため、出力信号の品質は良好なものになる。
図5及び図6は、本発明に係る共振トランジスタの第3の実施形態を示す構成図である。図6Aは、図5のA−A線の断面図、図6Bは、図5のB−B線の断面図である。
本実施の形態に係る共振トランジスタ31は、基板39の絶縁性を有する表面にソース領域32、ドレイン領域34及びチャネル領域33を有した薄膜半導体層38が形成され、このチャネル領域33上に空間48を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)35を配置して成る。ゲート振動子35は、基板40の絶縁膜41上に薄膜半導体層38と直交する位置に形成された、同様の薄膜半導体層からなるコンタクトとなる電極36及び37に電気的、機械的に接続される。この電極36及び37は、導電性を有する薄膜半導体層で形成される。このゲート振動子35は、電極36及び37に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子35は、丁度ソース領域32、チャネル領域33及びドレイン領域34を有する薄膜半導体層38と直交するように配置される。
本実施の形態に係る共振トランジスタ31は、基板39の絶縁性を有する表面にソース領域32、ドレイン領域34及びチャネル領域33を有した薄膜半導体層38が形成され、このチャネル領域33上に空間48を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)35を配置して成る。ゲート振動子35は、基板40の絶縁膜41上に薄膜半導体層38と直交する位置に形成された、同様の薄膜半導体層からなるコンタクトとなる電極36及び37に電気的、機械的に接続される。この電極36及び37は、導電性を有する薄膜半導体層で形成される。このゲート振動子35は、電極36及び37に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子35は、丁度ソース領域32、チャネル領域33及びドレイン領域34を有する薄膜半導体層38と直交するように配置される。
基板39は、例えば、シリコン(Si)やガリウム砒素(GaAs)などの半導体基板上に絶縁膜を形成した基板、石英基板やガラス基板のような絶縁性基板等が用いられる。本例ではシリコン基板40上に絶縁膜41を形成した基板39が用いられる。薄膜半導体層38,電極36,37としては、例えばポリシリコン膜にて形成することができる。ゲート振動子35は、例えば多結晶シリコン膜、アルミニウム(Al)等の金属膜にて形成することができる。
この共振トランジスタ31は、MOSトランジスタのゲート絶縁膜を空間46とし、ゲート電極をビーム型振動子で形成し、n型のソース領域32,チャネル領域33及びドレイン領域34を薄膜半導体層42で形成した、いわゆるnチャネル型のビーム型共振薄膜トランジスタとして構成され、ドレイン領域34にDCバイアス電圧V2が印加される。
電極36には入力端子t1が導出され、入力端子t1を通じてゲート振動子35にDCバイアス電圧V1及び高周波信号S1が入力されるようにする。本例ではトランジスタのソース領域32に出力端子t2が導出される。
図11及び図12は、上述の図5及び図6に示す共振トランジスタ31の製造方法の例である。図11及び図12は、図6Bの断面に対応している。
先ず、図11Aに示すように、半導体基板39の表面に薄膜半導体層42を形成する。本例の半導体基板39は、n型のシリコン基板40上に膜厚1μm程度の窒化シリコン(SiN)膜による絶縁膜41を形成して構成される。なお、窒化シリコン膜の代わりに酸化シリコン膜と窒化シリコン膜の積層膜を用いても良い。薄膜半導体層42としては、本例では厚さ50nm程度のポリシリコン膜で形成する。
先ず、図11Aに示すように、半導体基板39の表面に薄膜半導体層42を形成する。本例の半導体基板39は、n型のシリコン基板40上に膜厚1μm程度の窒化シリコン(SiN)膜による絶縁膜41を形成して構成される。なお、窒化シリコン膜の代わりに酸化シリコン膜と窒化シリコン膜の積層膜を用いても良い。薄膜半導体層42としては、本例では厚さ50nm程度のポリシリコン膜で形成する。
次に、図11Bに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、薄膜半導体層42をパターニングして、トランジスタを形成するための薄膜半導体層38と、後に形成するゲート振動子35のコンタクトとなる電極36及び37を形成する。
次に、図11Cに示すように、電極36、37及び薄膜半導体層38を被覆するように、電極36,37及び薄膜半導体層38よりも厚く犠牲層43を形成する。本例の犠牲層43は、CVD法による厚さ0.2μm程度の酸化シリコン膜で形成する。この犠牲層43は、上記絶縁膜41、各電極に対して選択的にエッチングされる材料を用いる。
次に、図11Dに示すように、化学的機械研磨(CMP)を用いて、犠牲層43の表面を平坦化する。このとき、電極36,37及び薄膜半導体層38上には、犠牲層43が残らないようにする。かつ電極36,37及び薄膜半導体層38が犠牲層43の表面から飛び出さないように研磨量を調整する。
次に、図11Eに示すように、研磨面を覆うように更に薄い犠牲層44を形成する。本例の犠牲層44の厚さは、その後に形成されるゲート振動子45とチャネル領域33との間隔を決定することになるので、その間隔分になるよう正確に決定する。本例の犠牲層44の厚さを50nmとし、CVD法による酸化シリコン膜で形成する。
次に、図11Fに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、犠牲層44の一部を選択エッチングして、電極36,37の一部が露出する開口部47及び48を形成する。
次に、図12Aに示すように、犠牲膜44が形成されている側の全面にゲート振動子形成膜49を形成する。本例のゲート振動子形成膜49は、P(リン)をドープしたポリシリコン膜を厚さ0.5μmで形成する。
次に、図12Bに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ゲート振動子形成膜49をパターニングして、ビーム状のゲート振動子35を形成する。このゲート振動子35は、その両端の支持部が共に開口部47,48を通して電極36及び37に電気的に且つ機械的に接続されている。
次に、図12Cに示すように、ウエットエッチングによって、残りの犠牲層43及び44をエッチング除去する。本例の犠牲層43及び44を酸化シリコン膜で形成しているので、フッ酸を用いる。この結果、薄膜半導体層38とゲート振動子35との間に空間46が形成される。本例の空間46は、薄膜半導体層38(実質的には後に形成されるチャネル領域33)とゲート振動子35との間の距離が50nm程度となっている。
次に、図12Dに示すように、ゲート振動子35をマスクとして、薄膜半導体層38にイオン注入法によりP(リン)を注入し、n型のソース領域32、n型のドレイン領域34、およびチャネル領域33を形成する。本例のP(リン)の注入条件は、打ち込みエネルギーが80KeV、ドーズ量が3×1015cm−2であり、活性化温度は900℃である。
さらに、図示せざるも、ソース領域32にソース電極を、ドレイン領域34にドレイン電極を、コンタクト部35,37に入力用電極を形成する。このようにして、目的のnチャネル型のビーム型共振薄膜トランジスタ31を得る。
さらに、図示せざるも、ソース領域32にソース電極を、ドレイン領域34にドレイン電極を、コンタクト部35,37に入力用電極を形成する。このようにして、目的のnチャネル型のビーム型共振薄膜トランジスタ31を得る。
上記製造方法において成膜される各膜の成膜方法は、CVD法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は適宜設計によって変更されるものである。
なお、図12のビーム型共振薄膜トランジスタは、n型のシリコン基板40を用いたが、代わりにp型のシリコン基板を用いることが可能である。
なお、図12のビーム型共振薄膜トランジスタは、n型のシリコン基板40を用いたが、代わりにp型のシリコン基板を用いることが可能である。
次に、第3の実施形態の共振トランジスタ31の動作について説明する。動作は、前述の図1の第1の実施形態と同じである。
ゲート部となるゲート振動子35には所要のDCバイアス電圧V1が印加されながら、入力端子t1を通じて高周波信号S1が入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子35は共振せず、図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子35がゲート振動子35とチャネル領域33間に生じる静電力で、1次の振動モードでゲート振動子35が共振する。このゲート振動子35の共振で、空間46を挟むゲート振動子35とチャネル領域33間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、ソース領域32からチャネル領域33を介してドレイン領域34に流れるドレイン電流が変調し交流変化する。(図15のドレイン電流b参照)。ドレイン電流の変化率はゲート振動子35とチャネル領域33間の容量の変化率に比例する。信号の周波数がゲート振動子35の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
ゲート部となるゲート振動子35には所要のDCバイアス電圧V1が印加されながら、入力端子t1を通じて高周波信号S1が入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子35は共振せず、図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子35がゲート振動子35とチャネル領域33間に生じる静電力で、1次の振動モードでゲート振動子35が共振する。このゲート振動子35の共振で、空間46を挟むゲート振動子35とチャネル領域33間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、ソース領域32からチャネル領域33を介してドレイン領域34に流れるドレイン電流が変調し交流変化する。(図15のドレイン電流b参照)。ドレイン電流の変化率はゲート振動子35とチャネル領域33間の容量の変化率に比例する。信号の周波数がゲート振動子35の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
第3の実施形態に係る共振トランジスタ31によれば、ゲート振動子35にDCバイアス電圧を加えながら信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子35とチャネル領域33間の容量の変化率に比例する。信号の周波数がゲート振動子35の共振周波数に等しくなったときにゲート振動子35の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域33の不純物ドープ量を最適にすることで、通常の薄膜トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。
ドレイン電流はチャネル領域33の不純物ドープ量を最適にすることで、通常の薄膜トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。
また、本実施の形態のビーム型共振薄膜トランジスタ31は、通常の薄膜トランジスタと同様に低温で形成できるので、IC上に形成することが可能であり、例えばフィルタとICとのSOC化が可能となる。本実施の形態のビーム型共振薄膜トランジスタ31は、基本的にスケーリングが効くので、高周波化が容易である。
高周波化するためには、ゲート振動子35の振動幅が小さくなるので、ゲート振動子35とチャネル領域33間の空間46を狭くする必要があるが、ゲート振動子の幅を狭くする方が電流を大きく取りやすいため、プロセス的に狭空間を形成し易いとう利点がある。
高周波化するためには、ゲート振動子35の振動幅が小さくなるので、ゲート振動子35とチャネル領域33間の空間46を狭くする必要があるが、ゲート振動子の幅を狭くする方が電流を大きく取りやすいため、プロセス的に狭空間を形成し易いとう利点がある。
図7及び図8は、本発明に係る共振トランジスタの第4の実施形態を示す構成図である。図8Aは、図7のA−A線の断面図、図8Bは、図7のB−B線の断面図である。
本実施の形態に係る共振トランジスタ51は、基板39の絶縁性を有する表面をソース領域32、ドレイン領域34及びチャネル領域33を有した薄膜半導体層38を形成すると共に、ソース領域32乃至ドレイン領域34に並行するように薄膜半導体層からなる信号入力用電極52を形成し、この電極52及びチャネル領域33を跨ぐように、電極52及びチャネル領域33上に空間56を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)55を配置して成る。ゲート振動子55は、基板40の絶縁膜41上に薄膜半導体層38と直交する位置に形成された、同様の薄膜半導体層からなるコンタクトとなる電極36、37に電気的、機械的に接続される。この電極36及び37は、導電性を有する薄膜半導体層で形成される。このゲート振動子55は、電極36及び37に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子55は、丁度ソース領域32、チャネル領域33及びドレイン領域34を有する薄膜半導体層38と直交するように配置される。
本実施の形態に係る共振トランジスタ51は、基板39の絶縁性を有する表面をソース領域32、ドレイン領域34及びチャネル領域33を有した薄膜半導体層38を形成すると共に、ソース領域32乃至ドレイン領域34に並行するように薄膜半導体層からなる信号入力用電極52を形成し、この電極52及びチャネル領域33を跨ぐように、電極52及びチャネル領域33上に空間56を挟んで振動可能なゲート電極となるビーム状の振動子(以下にゲート振動子という)55を配置して成る。ゲート振動子55は、基板40の絶縁膜41上に薄膜半導体層38と直交する位置に形成された、同様の薄膜半導体層からなるコンタクトとなる電極36、37に電気的、機械的に接続される。この電極36及び37は、導電性を有する薄膜半導体層で形成される。このゲート振動子55は、電極36及び37に接続する支持部(アンカー部)が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子55は、丁度ソース領域32、チャネル領域33及びドレイン領域34を有する薄膜半導体層38と直交するように配置される。
基板39は、前述と同様に表面に絶縁膜を形成した半導体基板や絶縁性基板が用いられる。本例ではシリコン基板40上に絶縁膜41を形成した基板39が用いられる。薄膜半導体38、信号入力用電極52,電極36,37は、例えばポリシリコン膜にて形成することができる。ゲート振動子55は、例えば多結晶シリコン膜、アルミニウム(Al)等の金属膜にて形成することができる。
この共振トランジスタ51は、MOSトランジスタのゲート絶縁膜を空間58とし、ゲート電極をビーム型振動子で形成し、n型のソース領域32及びドレイン領域34を薄膜半導体層38で形成した、いわゆるnチャネル型のビーム型共振薄膜トランジスタ51として構成され、ドレイン領域34にDCバイアス電圧V2が印加される。ゲート振動子55には所要のDCバイアス電圧V1が印加される。
この共振トランジスタ51は、MOSトランジスタのゲート絶縁膜を空間58とし、ゲート電極をビーム型振動子で形成し、n型のソース領域32及びドレイン領域34を薄膜半導体層38で形成した、いわゆるnチャネル型のビーム型共振薄膜トランジスタ51として構成され、ドレイン領域34にDCバイアス電圧V2が印加される。ゲート振動子55には所要のDCバイアス電圧V1が印加される。
信号入力用電極52には入力端子t1が導出され、入力端子t1を通じて信号入力用電極52に高周波信号S1が入力されるようにする。本例では、トランジスタのソース領域32に出力端子t2が導出される。
図13及び図14は、上述の図7及び図8に示す共振トランジスタ51の製造方法の例である。図13及び図14は、図8Bの断面に対応している。
先ず、図13Aに示すように、半導体基板39の表面に薄膜半導体層42を形成する。本例の半導体基板39は、n型のシリコン基板40上に膜厚1μm程度の窒化シリコン(SiN)膜による絶縁膜41を形成して構成される。なお、窒化シリコン膜の代わりに酸化シリコン膜と窒化シリコン膜の積層膜を用いることもできる。さらに、絶縁膜47上に電極形成膜42を形成する。薄膜半導体層42として、本例では、膜厚50nm程度のポリシリコン膜で形成する。
先ず、図13Aに示すように、半導体基板39の表面に薄膜半導体層42を形成する。本例の半導体基板39は、n型のシリコン基板40上に膜厚1μm程度の窒化シリコン(SiN)膜による絶縁膜41を形成して構成される。なお、窒化シリコン膜の代わりに酸化シリコン膜と窒化シリコン膜の積層膜を用いることもできる。さらに、絶縁膜47上に電極形成膜42を形成する。薄膜半導体層42として、本例では、膜厚50nm程度のポリシリコン膜で形成する。
次に、図13Bに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、薄膜半導体層42上にレジストマスク(図示せず)を形成し、このレジストマスクを用いてイオン注入法によりP(リン)を注入し、トランジスタのチャネル領域33以外の部分を低抵抗化する。本例のP(リン)の注入条件は、打ち込みエネルギー80KeV、ドース量3×1015cm−2であり、活性化温度は900℃である。
次に、図13Cに示すように、フォトリソグラフィー技術及びエッチング技術を用いて薄膜半導体層42をパターニングし、信号入力用電極52と、後に形成するゲート振動子に接続されるコンタクト部36、37と、さらにトランジスタを形成するためのソース領域32、ドレイン領域34及びチャネル領域33を有する薄膜半導体層38を形成する。
次に、図13Dに示すように、信号入力用電極52、電極36、37、およびソース領域32、ドレイン領域34及びチャネル領域33からなる薄膜半導体層38を被覆するように、かつ信号入力用電極層52、および後に形成する振動子用の電極36および37、およびソース領域32、ドレイン領域33およびチャネル領域33からなる薄膜半導体層38よりも厚く犠牲層43を形成する。本例の犠牲層43は、CVD法による酸化シリコン膜の厚さを0.2μmで形成する。この犠牲層43は、絶縁膜41、各電極等の薄膜半導体に対して選択的にエッチングされる材料であればよい。
次に、図13Eに示すように、化学的機械研磨を用いて、犠牲層43の表面を平坦化する。このとき、信号入力用電極52、および後に形成する各振動子用の電極36、37、及びソース領域32、ドレイン領域34及びチャネル領域33からなる薄膜半導体層38の上には、犠牲層43が残らないようにし、かつ信号入力用電極52、電極36,37、及びソース領域32、ドレイン領域34及びチャネル領域33からなる薄膜半導体層38が犠牲層43表面から飛び出さないように研磨量を調整する。
次に、図13Fに示すように、研磨面を覆うように更に薄い犠牲層44を形成する。上犠牲層44の厚さは、その後に形成されるゲート振動子と信号入力用電極52及びチャネル領域33との間隔を決定することになるので、その間隔分になるよう正確に決定する。本例の犠牲層44の厚さを50nmとし、CVD法による酸化シリコン膜で形成する。
次に、図14Aに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、犠牲層44の一部を選択エッチングして電極36及び37の一部を露出させる各開口部57,58を形成する。
次に、図14Bに示すように、犠牲膜44が形成されている側の全面にゲート振動子形成膜54を形成する。本例の振動子形成膜54は、P(リン)をドープしたポリシリコン膜を厚さ0.5μmで形成する。
次に、図14Cに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ゲート振動子形成膜54をパターニングしてビーム状のゲート振動子55を形成する。このゲート振動子55は、その両端の支持部が開口部57及び58を通して電極36及び37と、それぞれ電気的に且つ機械的に接続される。
次に、図14Dに示すように、ウエットエッチングによって、各犠牲層43,44をエッチング除去する。本例の各犠牲層43、44は、酸化シリコン膜で形成しているので、フッ酸を用いる。この結果、信号入力用電極52,薄膜半導体層38のチャネル領域33とゲート振動子55との間に空間56が形成される。本例の空間56は、信号入力用半導体層52,チャネル領域33とゲート振動子55との各間の距離が50nm程度となっている。このようにして、目的のnチャネル型のビーム型共振薄膜トランジスタを得る。
上記製造方法において成膜される各膜の成膜方法は、CVD法、スパッタリング法、蒸着法等を採用することができる。また、上記した各膜厚は適宜設計されるものである。
なお、図13のビーム型共振薄膜トランジスタは、n型のシリコン基板40を用いたが、代わりにp型のシリコン基板を用いることが可能である。
なお、図13のビーム型共振薄膜トランジスタは、n型のシリコン基板40を用いたが、代わりにp型のシリコン基板を用いることが可能である。
次に、第4の実施形態の共振トランジスタ51の動作について説明する。
動作は、前述の図3の第2の実施形態と同様である。ゲート部となるゲート振動子55には所要のDCバイアス電圧V1が印加される。入力端子t1を通じて高周波信号S1が、信号入力用電極52に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子55は共振せず、前述の図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子55が、ゲート振動子55と信号入力用電極52間に生じる静電力により、2次の振動モードで共振する。この共振ゲート振動子55の共振で、空間56を挟むゲート振動子55とチャネル領域33間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、前述と同様に、ソース領域32からチャネル領域33を介してドレイン領域34に流れるドレイン電流が変調し、交流変化する(図15のドレイン電流b参照)。ドレイン電流の変化率はゲート振動子55とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子55の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
動作は、前述の図3の第2の実施形態と同様である。ゲート部となるゲート振動子55には所要のDCバイアス電圧V1が印加される。入力端子t1を通じて高周波信号S1が、信号入力用電極52に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子55は共振せず、前述の図15のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流aが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子55が、ゲート振動子55と信号入力用電極52間に生じる静電力により、2次の振動モードで共振する。この共振ゲート振動子55の共振で、空間56を挟むゲート振動子55とチャネル領域33間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、前述と同様に、ソース領域32からチャネル領域33を介してドレイン領域34に流れるドレイン電流が変調し、交流変化する(図15のドレイン電流b参照)。ドレイン電流の変化率はゲート振動子55とチャネル領域3間の容量の変化率に比例する。信号の周波数がゲート振動子55の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流(交流電流)が流れることによって、出力端子t2を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Rを設けて高周波信号を電圧として出力している。
第4の実施形態に係るビーム型共振薄膜トランジスタ51によれば、上述したようにゲート振動子55にDCバイアス電圧を加え、信号入力用電極52に信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子55とチャネル領域33間の容量の変化率に比例する。信号の周波数がゲート振動子55の共振周波数に等しくなったときにゲート振動子55の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域33の不純物ドープ量を最適にすることで、通常の薄膜トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。前述と同様に、入力される高周波信号S1の周波数がゲート振動子55の共振周波数と等しくなったときにドレイン電流が交流変化するので、目的周波数の高周波信号を出力することができ、高周波化、高パワー化、高SN比化を実現できる。
ここで、図5ではゲート振動子の1次振動を用い、図7では2次振動を用いるので、振動振幅自体は1次振動の方が大きく取れる。しかし、図5ではドレイン領域にドレイン電圧Vdがかかり、ソース領域は接地されているので、ゲート振動子と基板間の電界が不均一になる。また、ゲート振動子にRF信号が重畳されるため、ドレイン電流はゲート振動子の振動による変調とRF信号による変調の両方を受けることになり、信号の品質が劣化される。これに対して図7では、ゲート振動子はRF信号により均一に振動し、ドレイン電流はビーム振動による変調のみを受けるため、出力信号の品質は良好なものになる。
ドレイン電流はチャネル領域33の不純物ドープ量を最適にすることで、通常の薄膜トランジスタと同等の電流密度が得られるので、十分な高SN比化と高パワー化ができる。前述と同様に、入力される高周波信号S1の周波数がゲート振動子55の共振周波数と等しくなったときにドレイン電流が交流変化するので、目的周波数の高周波信号を出力することができ、高周波化、高パワー化、高SN比化を実現できる。
ここで、図5ではゲート振動子の1次振動を用い、図7では2次振動を用いるので、振動振幅自体は1次振動の方が大きく取れる。しかし、図5ではドレイン領域にドレイン電圧Vdがかかり、ソース領域は接地されているので、ゲート振動子と基板間の電界が不均一になる。また、ゲート振動子にRF信号が重畳されるため、ドレイン電流はゲート振動子の振動による変調とRF信号による変調の両方を受けることになり、信号の品質が劣化される。これに対して図7では、ゲート振動子はRF信号により均一に振動し、ドレイン電流はビーム振動による変調のみを受けるため、出力信号の品質は良好なものになる。
上述した各実施の形態の共振トランジスタによるフィルタは、高周波(RF)フィルタ、中間周波(IF)フィルタ等として用いることができる。
本発明は、上述した実施の形態のフィルタを備えた通信装置、すなわち例えば携帯電話機、無線LAN機器、無線トランシーバ、テレビチューナ、ラジオチューナ、Bluetooh、HomeRF等の、電磁波を利用して通信する通信装置を提供することができる。
次に、上述した本発明の実施の形態のフィルタを適用した通信装置の構成例を図16を参照して説明する。
先ず送信系の構成について説明すると、Iチャネルの送信データとQチャネルの送信データを、それぞれデジタル/アナログ変換器(DAC)201I及び201Qに供給してアナログ信号に変換する。変換された各チャネルの信号は、バンド・パス・フィルタ202I及び202Qに供給して、送信信号の帯域以外の信号成分を除去し、バンド・パス・フィルタ202I及び202Qの出力を、変調器210に供給する。
先ず送信系の構成について説明すると、Iチャネルの送信データとQチャネルの送信データを、それぞれデジタル/アナログ変換器(DAC)201I及び201Qに供給してアナログ信号に変換する。変換された各チャネルの信号は、バンド・パス・フィルタ202I及び202Qに供給して、送信信号の帯域以外の信号成分を除去し、バンド・パス・フィルタ202I及び202Qの出力を、変調器210に供給する。
変調器210では、各チャンネルごとにバッファアンプ211I及び211Qを介してミキサ212I及び212Qに供給して、送信用のPLL(Phase-Locked Loop)回路203から供給される送信周波数に対応した周波数信号を混合して変調し、両混合信号を加算器214で加算して1系統の送信信号とする。この場合、ミキサ212Iに供給する周波数信号は、移相器213で信号位相を90°シフトさせてあり、1チャンネルの信号とQチャンネルの信号とが直交変調されるようにしてある。
加算器214の出力は、バッファアンプ215を介して電力増幅器204に供給し、所定の送信電力となるように増幅する。電力増幅器204で増幅された信号は、送受信切替器205と高周波フィルタ206を介してアンテナ207に供給し、アンテナ207から無線送信させる。高周波フィルタ206は、この通信装置で送信及び受信する周波数帯域以外の信号成分を除去するバンド・パス・フィルタである。
受信系の構成としては、アンテナ207で受信した信号を、高周波フィルタ206及び送受信切替器205を介して高周波部220に供給する。高周波部220では、受信信号を低ノイズアンプ(LNA)221で増幅した後、バンド・パス・フィルタ222に供給して、受信周波数帯域以外の信号成分を除去し、除去された信号をバッファアンプ223を介してミキサ224に供給する。そして、チャンネル選択用PLL回路251から供給される周波数信号を混合して、所定の送信チェンネル選択用PLL回路251から供給される周波数信号を混合して、所定の送信チャンネルの信号を中間周波数信号とし、その中間周波数信号をバッファアンプ225を介して中間周波回路230に供給する。
中間周波回路230では、供給される中間周波信号をバッファアンプ231を介してバンド・パス・フィルタ232に供給して、中間周波信号の帯域以外の信号成分を除去し、除去された信号を自動ゲイン調整回路(AGC回路)233に供給して、ほぼ一定のゲインの信号とする。自動ゲイン調整回路233でゲイン調整された中間周波信号は、バッファアンプ234を介して復調器240に供給する。
復調器240では、供給される中間周波信号をバッファアンプ241を介してミキサ242I及び242Qに供給して、中間周波用PLL回路252から供給される周波数信号を混合して、受信したIチャンネルの信号成分とQチャンネルの信号成分を復調する。この場合、I信号用のミキサ242Iには、移相器243で信号位相を90°シフトさせた周波数信号を供給するようにしてあり、直交変調されたIチャンネルの信号成分とQチャンネルの信号を復調する。
復調されたIチャンネルとQチャンネルの信号は、それぞれバッファアンプ244I及び244Qを介してバンド・パス・フィルタ253I及び253Qに供給して、Iチャンネル及びQチャンネルの信号以外の信号成分を除去し、除去された信号をアナログ/デジタル変換器(ADC)254I及び254Qに供給してサンプリングしてデジタルデータ化し、Iチャンネルの受信データ及びQチャンネルの受信データを得る。
ここまで説明した構成において、各バンド・パス・フィルタ202I、202Q、206、222、232、253I、253Qの一部又は全てとして、上述した実施の形態の構成のフィルタを適用して帯域制限することが可能である。
本発明の通信装置によれば、フィルタを構成する静電駆動型振動子に安定な直流バイアス電圧を供給することができるので、出力される高周波信号又は/及び中間周波信号の時間変動を抑制することができ、また、突発的に印加される高電圧パルス(サージ電圧)による振動子の破壊を防止することができ、信頼性の高い通信装置を提供することができる。
図16の例では、各フィルタをバンド・パス・フィルタとして構成したが、所定の周波数よりも下の周波数帯域だけを通過させるロー・パス・フィルタや、所定の周波数よりも上の周波数帯域だけを通過させるハイ・パス・フィルタとして構成して、それらのフィルタに上述した各実施の形態の構成のフィルタを適用してもよい。また、図16の例では、無線送信及び無線受信を行う通信装置としたが、有線の伝送路を介して送信及び受信を行う通信装置が備えるフィルタに適用してもよく、さらに送信処理だけを行う通信装置や受信処理だけを行う通信装置が備えるフィルタに、上述した実施の形態の構成のフィルタを適用してもよい。
1、21,41,51・・共振トランジスタ、2,32・・ソース領域、3,33・・チャネル領域、4,34・・ドレイン領域、5,25,35,55・・ゲート振動子、6,7・・半導体領域、10・・半導体基板、11,43,44・・犠牲層、12,13,47,48,57,58・・開口部、14,24,44,54・・ゲート振動子形成膜、16、26,46,56・・空間、22・・半導体領域、36,37・・電極、38・・薄膜半導体層、41・・絶縁膜、52・・信号入力用電極、101・・振動素子、102・・半導体基板、103・・絶縁膜、104・・入力側配線層、105・・出力電極、106・・空間、107・・ビーム型振動電極、108・・アンカー部、109・・金膜、201I,201Q・・DAC、202I,202Q、222,253I,253Q・・バンド・パス。フィルタ、203・・送信PLL、204・・電力増幅器、205・・送受信切替器、206・・高周波フィルタ、207・・アンテナ、210・・変調器、220・・高周波部、221・・LNA、224,240・・IFミキサ、230・・中間周波回路、231,241,244I・・バッファアンプ、233・・AGC回路、240・・復調器、251,252・・PLL回路、242I・・ミキサ、243・・移相器
Claims (11)
- ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、
前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化する
ことを特徴とする共振トランジスタ。 - 半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、
前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項1記載の共振トランジスタ。 - 基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、
前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項1記載の共振トランジスタ。 - 前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力する
ことを特徴とする請求項1記載の共振トランジスタ。 - 前記ゲート振動子に空間を介して対向する信号入力電極が前記基板側に形成され、
前記ゲート振動子に一定のゲート電圧を印加し、
前記信号入力電極に入力する信号によって前記ゲート振動子を共振させる
ことを特徴とする請求項1記載の共振トランジスタ。 - 前記ゲート振動子の振動モードが2次以上の高次モードである
ことを特徴とする請求項5記載の共振トランジスタ。 - 送信信号及び/又は受信信号の帯域制限を行うフィルタを備えた通信装置において、
前記フィルタとして、ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化するように構成された共振トランジスタが用いられている
ことを特徴とする通信装置。 - 前記フィルタに用いる共振トランジスタは、半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項7記載の通信装置。 - 前記フィルタに用いる共振トランジスタは、基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項7記載の通信装置。 - 前記フィルタに用いる共振トランジスタは、前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力するように構成されている
ことを特徴とする請求項7記載の通信装置。 - 前記フィルタに用いる共振トランジスタは、前記ゲート振動子に空間を介して対向する信号入力電極が前記基板側に形成され、前記ゲート振動子に一定のゲート電圧を印加し、前記信号入力電極に入力する信号によって前記ゲート振動子を共振させるように構成されている
ことを特徴とする請求項7記載の通信装置。
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---|---|---|---|
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US9617146B2 (en) | 2013-01-09 | 2017-04-11 | Samsung Electronics Co., Ltd. | Apparatus and method for fabricating nano resonator using laser interference lithography |
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-
2004
- 2004-10-05 JP JP2004292872A patent/JP2006108378A/ja active Pending
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