JP2006093447A - 積層型電子部品の製造方法 - Google Patents

Abstract

【課題】 本発明は、短絡不良の発生を抑制でき、さらにデラミネーションの発生も抑制できる積層型電子部品の製造方法を提供することを目的とする。
【解決手段】 まず、第１のセラミック層３と第２のセラミック層６との間に内部電極４を位置させた単位積層体１０を支持体２上に形成する。ここで、第１のセラミック層３の内部電極４に対応する領域での厚みは、第２のセラミック層６の内部電極４に対応する領域での厚みよりも厚くなるようにする。次に、既に積層された単位積層体１０Ａの第１のセラミック層３が、新たに積層する単位積層体１０Ｂの第２のセラミック層６と接するように順次に積層して積層体を形成する。その後、積層体を焼成して、積層型電子部品を製造する。
【選択図】 図３

Description

本発明は、積層型電子部品の製造方法に関するものである。

コンデンサ、圧電素子等の積層型電子部品を製造する方法の１つとして、セラミック粉、有機バインダ、可塑剤、溶剤等からなるセラミック層上に電極ペーストを印刷、乾燥して内部電極を形成して単位積層体を得て、これを積層する方法が知られている。しかしながら、このようにセラミック層に電極ペーストを印刷した場合、電極ペーストに含まれている溶剤により、セラミック層に含まれるバインダが溶解してしまうシートアタックの問題が発生する。シートアタックが発生した単位積層体を積層して得られる積層型電子部品では、内部電極が導通する短絡不良が発生する。

そこで、特許文献１では、電極パターンが形成された多孔度の低い第１のセラミック層上に、多孔度の高い第２のセラミック層を積層して単位積層体とし、これを積層する方法が開示されている。この方法によると、第１のセラミック層の多孔度が低いため、第１のセラミック層内への溶剤の侵入が減少し、シートアタックによる短絡不良の発生が抑制される。
特開平１１−２６０６６５号公報

しかし、上記の方法では、乾燥させた状態で第１のセラミック層と第２のセラミック層とを積層している。電極とセラミック層とは密着性が悪いため、この方法では内部電極が形成された第１のセラミック層と第２のセラミック層との間でデラミネーションが発生してしまう。

そこで、本発明は、上記課題を解決するためになされたものであり、短絡不良の発生を抑制でき、さらにデラミネーションの発生も抑制できる積層型電子部品の製造方法を提供することを目的とする。

このような目的を達成するために、本発明による積層型電子部品の製造方法は、第１のセラミック層と第２のセラミック層との間に内部電極を位置させた単位積層体を支持体上に形成する工程と、単位積層体を複数用意し、用意された単位積層体のうち一の単位積層体の第１のセラミック層が、用意された前記単位積層体のうち他の単位積層体の第２のセラミック層と接するように順次に積層して積層体を形成する工程と、積層体を焼成する工程と、を備えており、単位積層体を形成する工程は、支持体上に第１のセラミックペーストを塗布し、これを乾燥させて第１のセラミック層を形成する工程と、第１のセラミック層表面の所定領域上に電極ペーストを印刷し、これを乾燥させて内部電極を形成する工程と、内部電極が形成された第１のセラミック層上に第２のセラミックペーストを塗布し、これを乾燥させて第２のセラミック層を形成する工程と、を有し、第１のセラミック層の内部電極に対応する領域での厚みが、第２のセラミック層の内部電極に対応する領域での厚みよりも厚いことを特徴とする。

この製造方法による積層型電子部品は、内部電極が形成された第１のセラミック層上に第２のセラミック層を形成した単位積層体を、一の単位積層体の第１のセラミック層とそれとは異なる他の単位積層体の第２のセラミック層とが接するように、順次積層して製造される。そのため、第１のセラミック層に電極ペーストが印刷され溶剤が侵入することによって、第１のセラミック層内にシートアタックが発生しても、その第１のセラミック層に接するようにして積層された単位積層体の第２のセラミック層によって、内部電極の導通による短絡不良は発生しにくい。また、第１のセラミック層の内部電極に対応する領域での厚みが、第２のセラミック層の内部電極に対応する領域での厚みよりも厚い。そのため、第１のセラミック層内でシートアタックが発生してもそれに対応できるだけの厚みが確保でき、短絡不良の発生を十分に抑制できる。

また、第２のセラミック層の厚みは内部電極の凹凸に影響されてしまうため、確実に厚みの制御ができる第１のセラミック層の厚みを厚くしておいた方が、単位積層体自体の厚みの制御が容易となり、耐電圧不良の発生を抑制することが可能となる。

さらに、一の単位積層体の第１のセラミック層と他の単位積層体の第２のセラミック層とが接するように単位積層体を積層するため、単位積層体間でのデラミネーションの発生が抑制される。加えて、第１のセラミック層に乾燥させた第２のセラミック層を積層するのではなく、第１のセラミック層上にセラミックペーストを塗布することによって第２のセラミック層を形成する。そのため、内部電極と第２のセラミック層との間でのデラミネーションの発生が抑制される。

また、積層体を形成する工程において、新たに積層する単位積層体を、既に積層された単位積層体の第１のセラミック層に新たに積層する単位積層体の第２のセラミック層が接するようにして積層した後に、新たに積層した単位積層体から支持体を剥離することが好ましい。あるいは、積層体を形成する工程において、支持体を剥離した後に単位積層体を順次に積層してもよい。

このように各単位積層体を積層し支持体を剥離することで、一の単位積層体の第１のセラミック層と、それとは異なる他の単位積層体の第２のセラミック層とが接するように順次積層することが可能となる。

また、第１のセラミックペースト及び第２のセラミックペーストの双方又はいずれか一方はバインダを含み、積層体を焼成する工程の前に、第１のセラミック層及び第２のセラミック層の双方又はいずれか一方からバインダを除去する工程をさらに備えることが好ましい。バインダによって、セラミック粉末等が結着され、セラミック成形体を所望の形状に形成することが可能となる。

また、第１のセラミックペーストと第２のセラミックペーストとが同じ材料からなることが好ましい。この場合、積層体の焼成条件の設定が容易となる。

また、内部電極を形成する工程において、電極ペーストが印刷される所定領域が、第１のセラミック層表面の一部であって、単位積層体を形成する工程は、第１のセラミック層上において内部電極が形成されていない余白部に第３のセラミックペーストを印刷し乾燥させて、補助層を形成する工程をさらに備え、補助層の厚みが、内部電極の厚みと同じであることが好ましい。

第１のセラミック層上の余白部に、厚みが内部電極の厚みと等しい補助層を形成することにより、内部電極と補助層とが凹凸の少ないほぼ平坦な平面を構成する。そのため、内部電極及び補助層の上に形成される第２のセラミック層の表面を容易に平坦化できる。また、こうして第２のセラミック層表面が平坦かされることから、単位積層体間でのデラミネーションの発生がさらに抑制される。

本発明によれば、短絡不良の発生を抑制でき、さらにデラミネーションの発生も抑制できる積層型電子部品の製造方法を提供することができる。

以下、図面とともに、本発明による積層型電子部品の製造方法の好適な実施形態について詳細に説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。なお、見易さのため、図１、図３、図４、図６、図７及び図８では、電極パターンに斜線を付している。

（第１実施形態）
まず、図１〜図５に基づいて、第１実施形態に係る積層型コンデンサの製造方法について説明する。本実施形態に係る積層型コンデンサの製造方法は、単位積層体を形成する工程、積層体を形成する工程、バインダを除去する工程及び積層体を焼成する工程を含んでいる。

まず、単位積層体を形成する工程を説明する。図１は、単位積層体を形成する工程を説明するために模式的に表した工程断面図である。単位積層体を形成する工程は、第１のセラミック層を形成する工程、内部電極を形成する工程、補助層を形成する工程、及び第２のセラミック層を形成する工程を含む。

第１のセラミック層を形成する工程では、図１の工程（ａ）に示すように、支持体２上に第１のセラミックペーストを塗布し、これを乾燥させて第１のセラミック層３を形成する。第１のセラミックペーストは、例えばチタン酸バリウムを主成分とする誘電体材料にバインダ樹脂（例えば有機バインダ樹脂等）と溶剤とを加えて混合分散することにより得られる。また、支持体２としては、例えばロール状に形成された、可撓性のあるＰＥＴフィルムを用いる。

続いて、内部電極を形成する工程では、図１の工程（ｂ）に示すように、第１のセラミック層３表面の、所定領域３ａ上に電極ペーストを印刷し、これを乾燥させて内部電極４を形成する。電極ペーストは、例えばＮｉ、Ａｇ、Ｐｄなどの金属粉末にバインダ樹脂、溶剤を混練することにより得られる。また、印刷手段として、例えばスクリーン印刷などを用いる。

ここで、内部電極４は、第１のセラミック層３上で２次元配列に形成される。具体的には、図２に示すように、ロール状である支持体２の長手方向と垂直な方向に、一定の配列間隔ｄ_ｘで配列された１次元配列が複数形成される。これらの１次元配列は、ｄ_ｘ／２だけこの１次元配列方向へずれながら、この１次元配列と垂直な方向に、一定の配列間隔ｄ_ｙで配列されて、２次元配列の内部電極４を構成する。

続いて、補助層を形成する工程を説明する。第１のセラミック層３表面で電極ペーストが印刷され内部電極４が形成される領域３ａは、図１の工程（ｂ）に示すように、第１のセラミック層３の表面すべてではなく一部である。そこで、図１の工程（ｃ）に示すように、第１のセラミック層３上において内部電極４が形成されていない余白部３ｂに第３のセラミックペーストを印刷し乾燥させて、補助層５を形成する。この際、補助層５の厚みと内部電極４の厚みとが同じになるようにする。印刷手段として、例えばスクリーン印刷などを用いる。

続いて、第２のセラミック層を形成する工程では、図１の工程（ｄ）に示すように、内部電極４が形成された第１のセラミック層３上に第２のセラミックペーストを塗布し、これを乾燥させて第２のセラミック層６を形成する。第２のセラミックペーストとして、第１のセラミックペーストと同じ材料からなるものを用いる。

ここで、第１のセラミック層３の内部電極４に対応する領域での厚みＤ_１は、第２のセラミック層６の内部電極４に対応する領域での厚みＤ_２よりも厚い。すなわち、Ｄ_１＞Ｄ_２の関係を満たす。

次に、図２に示すように、ロール状である支持体２の長手方向において分割する。具体的には、矩形である一定領域Ｓ毎に、支持体２及び支持体２上に形成された第１及び第２のセラミック層３、６を切断する。これにより、第１のセラミック層３と第２のセラミック層６との間に内部電極４を位置させ、支持体２上に形成された矩形シート状の単位積層体１０を得る。

次に、積層体を形成する工程を説明する。図３は、積層体を形成する工程を説明するために模式的に表した工程断面図である。まず、矩形シート状の単位積層体１０を複数用意する。用意された単位積層体１０のうち一の単位積層体１０の第１のセラミック層３が、用意された単位積層体１０のうち他の単位積層体１０の第２のセラミック層６と接するように順次に積層して圧着し、積層体を形成する。具体的には、既に積層された単位積層体１０Ａの第１のセラミック層３に、新たに積層する単位積層体１０Ｂの第２のセラミック層６が接するようにして、この単位積層体１０Ｂを積層、圧着する。こうして単位積層体１０Ｂを積層、圧着した後、単位積層体１０Ｂから支持体２を剥離する。なお、図３に示すように、新たに積層する単位積層体１０Ｂと直前に積層された単位積層体１０Ａとで内部電極４の位置がｄ_ｘ／２だけずれるように、単位積層体１０Ｂを積層する。

以上説明したように単位積層体１０を順次に積層することにより、図４に示すように、積層体２０が形成される。積層体２０の形成後、積層体２０を挟むようにして、保護層２２を積層体２０の積層方向の両端に積層し、圧着する。保護層２２は、複数のセラミックグリーンシートを積層し、圧着して形成される。

図４は、保護層２２が積層された積層体２０の積層分解断面を模式的に表す図である。このように保護層２２が積層された積層体２０を、切断予定位置Ｃで切断して積層チップ３０を得る。その後、第１及び第２のセラミック層３、６に含まれているバインダを除去する。バインダを除去する工程の実行後、積層チップ３０を焼成する。

図５に、焼成された積層チップ３０を用いて製造した積層型コンデンサの断面図を示す。積層チップ３０の表面に外部電極５２を形成することにより、積層型コンデンサ５０を得ることができる。外部電極５２は、内部電極４の端部に電気的に接続される。

以上のように、第１実施形態に係る積層型コンデンサの製造方法によれば、各単位積層体１０は、第２のセラミック層６を有している。さらに、複数の単位積層体１０の積層に際しては、一の単位積層体１０Ａの第１のセラミック層３と、それとは異なる他の単位積層体１０Ｂの第２のセラミック層６とが接するように単位積層体１０を積層する。そのため、一の単位積層体１０Ａにおいて、電極ペーストの印刷によって溶剤が第１のセラミック層３内に侵入し、シートアタックが発生しても、単位積層体１０Ｂは、第２のセラミック層６を有し、その第２のセラミック層６が単位積層体１０Ａの第１のセラミック層３に接するように積層される。これにより、単位積層体１０Ａと単位積層体１０Ｂとの間での内部電極４の導通を防ぐことができる。その結果、内部電極４の導通による短絡不良の発生を抑制することが可能となる。

また、第１のセラミック層３の内部電極４に対応する領域での厚みＤ_１が、第２のセラミック層６の内部電極４に対応する領域での厚みＤ_２よりも厚い。そのため、第１のセラミック層３内でシートアタックが発生してもそれに対応できるだけの厚みを確保でき、短絡不良の発生を十分に抑制することができる。

また、第２のセラミック層６の厚みは、内部電極４の凹凸に影響されてしまうところ、単位積層体１０では確実に厚みの管理ができる第１のセラミック層３の厚みが厚い。そのため、単位積層体１０自体の厚みの制御が容易となり、積層型電子部品の耐電圧不良の発生を抑制することができる。

このことを、本実施形態による実施例によって示す。実施例では、積層型コンデンサ５０と同じ構成で、単位積層体を１００層積層して製造された３種類の積層型コンデンサＬＣ_１、ＬＣ_２、ＬＣ_３を製造し、製造された積層型コンデンサＬＣ_１、ＬＣ_２、ＬＣ_３の耐電圧測定を行った。これらは、単位積層体の厚みを一定としたまま、第１及び第２のセラミック層の厚みＤ_１、Ｄ_２を３通りに変えている。具体的には、積層型コンデンサＬＣ_１として第１のセラミック層の厚みＤ_１が１．００μｍ、第２のセラミック層の厚みＤ_２が０．５０μｍのもの（Ｄ_１＞Ｄ_２）を、積層型コンデンサＬＣ_２として第１のセラミック層の厚みＤ_１が０．７５μｍ、第２のセラミック層の厚みＤ_２が０．７５μｍのもの（Ｄ_１＝Ｄ_２）を、積層型コンデンサＬＣ_３として第１のセラミック層の厚みＤ_１が０．５０μｍ、第２のセラミック層の厚みＤ_２が１．００μｍのもの（Ｄ_１＜Ｄ_２）を用いた。なお、上記各層の厚みは、それぞれ内部電極に対応する領域での厚みである。

この耐電圧測定結果から、第２のセラミック層の厚みＤ_２に対する第１のセラミック層の厚みＤ_１が厚くなるにしたがい耐電圧値が大きくなることがわかる。即ち、第１のセラミック層の厚みＤ_１が第２のセラミック層の厚みＤ_２より厚い積層型コンデンサＬＣ_１の耐電圧値が最も大きい。以上の結果から、実施例に係る積層型コンデンサＬＣ_１〜ＬＣ_３のうち、積層型コンデンサＬＣ_１の層間距離が最も安定していると考えられる。このことから、第１のセラミック層の厚みＤ_１が第２のセラミック層の厚みＤ_２より厚いと、単位積層体１０の厚みの制御が容易になり、耐電圧不良の発生が抑制できる、といえる。

なお、積層体２０の層間距離を安定させるため、第２のセラミック層６の内部電極４に対応する領域での厚みＤ_２が、第１のセラミック層３の内部電極４に対応する領域での厚みＤ_１の１／２以下であることが好ましい。また、本実施形態による積層型電子部品の製造方法は、層間距離が２〜３μｍで、積層数が２００層以上の薄層・多層の製品の製造に特に有効である。

また、単位積層体１０の積層に際しては一の単位積層体１０Ａの第１のセラミック層３と他の単位積層体１０Ｂの第２のセラミック層６とが接するように、複数の単位積層体１０を積層する。すなわち、第２のセラミック層を有さず内部電極が露出している単位積層体を積層する場合と異なり、内部電極とセラミック層とが接するように単位積層体が積層されることはなく、セラミック層とセラミック層とが接するように積層される。そのため、単位積層体１０間でのデラミネーションの発生を抑制することが可能となる。

さらに、第１のセラミック層３に対して乾燥させた第２のセラミック層を積層するのではなく、セラミックペーストを塗布することによって第２のセラミック層６を形成する。そのため、内部電極４と第２のセラミック層６との間でのデラミネーションの発生も抑制することが可能となる。

また、既に積層され、支持体２から剥離された状態の単位積層体１０Ａの第１のセラミック層３に、新たに積層する、支持体２付きの単位積層体１０Ｂの第２のセラミック層６が接するようにして単位積層体１０Ｂを積層した後、単位積層体１０Ｂから支持体２を剥離する。このような向きで支持体２付きの単位積層体１０Ｂを積層し支持体２を剥離することで、一の単位積層体１０Ａの第１のセラミック層３と、それとは異なる他の単位積層体１０Ｂの第２のセラミック層６とが接するように順次に積層することが可能となる。その結果、内部電極４の導通による短絡不良の発生を抑制することが可能となる。

また、第１のセラミックペースト及び第２のセラミックペーストの双方がバインダを含む。そのため、セラミックペーストを構成するセラミック粉末等が結着され、セラミックペーストを所望の形状に形成することが可能となる。また、積層チップ３０を焼成する前に、第１のセラミック層及び第２のセラミック層３、６からバインダを除去する。そのため、焼成時においてガス化したバインダが第１のセラミック層及び第２のセラミック層から発生することにより、焼成雰囲気を狂わせ、積層チップ３０の焼成不良を引き起こすことが防げる。

また、第１のセラミックペーストと第２のセラミックペーストとは同じ材料からなる。そのため、積層チップ３０の焼成条件の設定が容易となる。

また、第１のセラミック層３上において内部電極４が形成されていない余白部３ｂに、厚みが内部電極４の厚みと同じである補助層５を形成する。このような補助層５と内部電極４とによって、凹凸の少ないほぼ平坦な平面を構成することができる。これにより、内部電極４及び補助層５の上に形成される第２のセラミック層６の表面を容易に平坦化することが可能となる。また、こうして第２のセラミック層６表面が平坦化されることにより、単位積層体１０間でのデラミネーションの発生をさらに抑制することが可能となる。

（第２実施形態）
次に、図６及び図７に基づいて、本発明の第２実施形態に係る積層型コンデンサの製造方法について説明する。

本実施形態による製造方法は、単位積層体を形成する工程、積層体を形成する工程、バインダを除去する工程及び積層体を焼成する工程を含む点では第１実施形態による製造方法と同じであるが、積層体を形成する工程において、支持体を剥離した後に単位積層体を積層する点で第１実施形態とは異なる。

積層体を形成する工程を説明する。まず、矩形シート状の単位積層体１０を複数用意し、各単位積層体１０から支持体２を剥離する。支持体２を剥離した後、単位積層体１０のうち一の単位積層体１０の第１のセラミック層３が、それとは異なる他の単位積層体１０の第２のセラミック層６と接するように順次に積層して圧着し、積層体を形成する。具体的には、図６に示すように、既に積層された単位積層体１０Ａの第２のセラミック層６に、新たに積層する単位積層体１０Ｂの第１のセラミック層３が接するようにして、この単位積層体１０Ｂを積層する。あるいは、図７に示すように、既に積層された単位積層体１０Ａの第１のセラミック層３に、新たに積層する単位積層体１０Ｂの第２のセラミック層６が接するようにして、この単位積層体１０Ｂを積層してもよい。なお、図６及び図７に示すように、新たに積層する単位積層体１０Ｂと直前に積層された単位積層体１０Ａとで内部電極４の位置がｄ_ｘ／２だけずれるように、単位積層体１０Ｂを積層する。

以上のように、第２実施形態においても、第１実施形態と同じく、短絡不良の発生を抑制でき、さらにデラミネーションの発生も抑制できる積層型電子部品の製造をすることができる。

また、第１実施形態同様、確実に厚みの制御ができる第１のセラミック層３の厚みが第２のセラミック層６の厚みに比べて厚いため、単位積層体１０自体の厚みの制御が容易となる。

また、第１のセラミックペースト及び第２のセラミックペーストの双方がバインダを含み、焼成前にバインダを除去する工程を含むため、第１実施形態同様、セラミックペーストを所望の形状に形成することができ、さらには、積層体の焼成不良を引き起こすことを防ぐことができる。

また、第１のセラミックペーストと第２のセラミックペーストとは同じ材料からなる。そのため、第１実施形態同様、積層チップ３０の焼成条件の設定が容易となる。

また、第１のセラミック層３上において内部電極４が形成されていない余白部３ｂに、厚みが内部電極４の厚みと同じである補助層５を形成する。そのため、第１実施形態同様、内部電極４及び補助層５の上に形成される第２のセラミック層６の表面を容易に平坦化できる。また、こうして第２のセラミック層６表面が平坦化されることにより、単位積層体１０間でのデラミネーションの発生をさらに抑制することが可能となる。

また、積層前に単位積層体１０から支持体２を剥離するので、一の単位積層体１０Ａの第１のセラミック層３と、それとは異なる他の単位積層体１０Ｂの第２のセラミック層６とが接するような積層を容易に行うことができる。その結果、内部電極４の導通による短絡不良、あるいは耐電圧不良の発生が抑制される。

なお、第１実施形態同様、積層体の層間距離を安定させるため、第２のセラミック層６の内部電極４に対応する領域での厚みＤ_２が、第１のセラミック層３の内部電極４に対応する領域での厚みＤ_１の１／２以下であることが好ましい。

本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では補助層を形成していたが、形成していなくてもよい。補助層を形成しない場合、図８に示すよう、余白部を埋めるように第２のセラミックペーストを塗布して第２のセラミック層４６を形成し、単位積層体４０を得る。さらに、こうして得られた単位積層体４０を積層して、積層体４２を形成する。

なお、第１のセラミックペーストと第２のセラミックペーストとでその材料が異なっていてもよい。また、第１のセラミックペーストと第２のセラミックペーストは、バインダを含んでいなくてもよい。あるいは、一方のみがバインダを含んでいてもよい。ただし、双方ともがバインダを含まない場合は、バインダを除去する工程は含まない。

単位積層体を形成する工程を説明する図である。 内部電極が有する電極パターンを表す図である。 積層体を形成する工程を説明するための工程断面図である。 積層体の積層分解断面を模式的に表す図である。 積層型コンデンサの断面構成を説明するための図である。 第２実施形態に係る積層型電子部品の製造方法について説明する図である。 第２実施形態に係る積層型電子部品の製造方法の変形例について説明する図である。 積層型電子部品の製造方法の変形例について説明する図である。

符号の説明

２…支持体、３…第１のセラミック層、４…内部電極、５…補助層、６、４６…第２のセラミック層、１０、１０Ａ、１０Ｂ、４０…単位積層体、２０、４２…積層体、２２…保護層、３０…積層チップ、５０…積層型コンデンサ、５２…外部電極

Claims (6)

1. 第１のセラミック層と第２のセラミック層との間に内部電極を位置させた単位積層体を支持体上に形成する工程と、
   前記単位積層体を複数用意し、用意された前記単位積層体のうち一の単位積層体の前記第１のセラミック層が、用意された前記単位積層体のうち他の単位積層体の前記第２のセラミック層と接するように順次に積層して積層体を形成する工程と、
   前記積層体を焼成する工程と、を備えており、
   前記単位積層体を形成する工程は、
   前記支持体上に第１のセラミックペーストを塗布し、これを乾燥させて前記第１のセラミック層を形成する工程と、
   前記第１のセラミック層表面の所定領域上に電極ペーストを印刷し、これを乾燥させて前記内部電極を形成する工程と、
   前記内部電極が形成された前記第１のセラミック層上に第２のセラミックペーストを塗布し、これを乾燥させて前記第２のセラミック層を形成する工程と、を有し、
   前記第１のセラミック層の前記内部電極に対応する領域での厚みが、前記第２のセラミック層の前記内部電極に対応する領域での厚みよりも厚いことを特徴とする積層型電子部品の製造方法。
2. 前記積層体を形成する前記工程において、新たに積層する単位積層体を、既に積層された単位積層体の前記第１のセラミック層に新たに積層する前記単位積層体の前記第２のセラミック層が接するようにして積層した後に、新たに積層した前記単位積層体から前記支持体を剥離することを特徴とする請求項１に記載の積層型電子部品の製造方法。
3. 前記積層体を形成する前記工程において、前記支持体を剥離した後に前記単位積層体を順次に積層することを特徴とする請求項１に記載の積層型電子部品の製造方法。
4. 前記第１のセラミックペースト及び前記第２のセラミックペーストの双方又はいずれか一方はバインダを含み、
   前記積層体を焼成する前記工程の前に、前記第１のセラミック層及び前記第２のセラミック層の双方又はいずれか一方から前記バインダを除去する工程をさらに備えることを特徴とする請求項１〜請求項３のいずれか一項に記載の積層型電子部品の製造方法。
5. 前記第１のセラミックペーストと前記第２のセラミックペーストとが同じ材料からなることを特徴とする請求項１〜請求項４のいずれか一項に記載の積層型電子部品の製造方法。
6. 前記内部電極を形成する前記工程において、前記電極ペーストが印刷される前記所定領域が、前記第１のセラミック層表面の一部であって、
   前記単位積層体を形成する前記工程は、前記第１のセラミック層上において前記内部電極が形成されていない余白部に第３のセラミックペーストを印刷し乾燥させて、補助層を形成する工程をさらに備え、前記補助層の厚みが、前記内部電極の厚みと同じであることを特徴とする請求項１〜請求項５のいずれか一項に記載の積層型電子部品の製造方法。
   
   

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