JP2006024647A - 縦型ホール素子およびその製造方法 - Google Patents

Abstract

【課題】素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）に起因するオフセット電圧の発生を抑制して、より高い精度での磁気検出を可能とする縦型ホール素子およびその製造方法を提供する。
【解決手段】当該ホール素子の形成される半導体基板の表面に、ＬＯＣＯＳ膜ＬＳを設けるようにした。これにより、同半導体基板の表面には、同表面の不純物濃度を選択的に高めるコンタクト領域１３ａ〜１３ｅと、同基板内に磁気検出部ＨＰを区画形成するトレンチＴ２内の多結晶シリコン１４および絶縁膜の酸化シリコン膜１４ａと、当該ホール素子を他の素子と素子分離するトレンチＴ１内の多結晶シリコン１４および絶縁膜の酸化シリコン膜１４ａとが選択的に露出される。
【選択図】 図１

Description

この発明は、例えば磁気センサ等に適用して好適なホール素子に関し、詳しくは、半導体基板（ウェハ）の表面に垂直な成分を含む電流が、同半導体基板内の磁気検出部に供給されるとともに、その電流に対して発生するホール電圧を通じて半導体基板の表面に水平な磁界成分を検出する縦型ホール素子およびその製造方法に関する。

周知のように、ホール素子は、非接触での角度検出が可能であることから、例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。まず、図８を参照して、ホール素子の磁気検出原理について説明する。

物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な方向に電界が生じる。そしてこの電界により移動するキャリアは、ローレンツ力を受けて、該キャリアの運動（移動）方向と上記磁界の方向との双方に垂直な方向に曲げられる。こうして、この物質の片側にキャリアが溜まるようになり、同キャリアの曲げられた方向に電界（電圧）が生じることとなる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。

例えば、図８に示すようなホール素子１００（導体）を考えた場合、同素子の磁気検出部の幅（ホール素子の幅）をＷ、長さをＬ、厚さをｄ、同素子と磁界とのなす角度をθ、磁束密度をＢ、供給（駆動）電流（端子ＴＩ−ＴＩ’間に供給する電流）をＩとすると、ホール電圧（端子ＴＶ_H−ＴＶ_H’間に生じる電圧）Ｖ_Hは、
Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ、Ｒ_H＝１／（ｑｎ）
のように表せる。ここで、Ｒ_Hはホール係数であり、またｑは電荷、ｎはキャリア濃度である。

上記計算式からも分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧Ｖ_Hが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで、上述の角度検出センサを実現することができる。

ところで、一般的なホール素子として、基板（ウェハ）表面に垂直な磁界成分を検出する横型ホール素子が知られているが、近年、これに加え、基板（ウェハ）表面に対して水平な磁界成分を検出する縦型ホール素子も研究されている。この縦型ホール素子は、位相差の異なる２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を９０°の角度をなすように配置することで、０°〜３６０°の角度範囲でリニアな出力が得られる回転センサも実現可能になる。そして、こうした縦型ホール素子としては、例えば特許文献１に記載されるものがある。以下、図９を参照して、縦型ホール素子の一例について説明する。なお、図９において、図９（ａ）はこのホール素子の平面図、図９（ｂ）は図９（ａ）のＬ１−Ｌ１線に沿った断面図、図９（ｃ）は図９（ａ）のＬ２−Ｌ２線に沿った断面図である。

同図９（ａ）〜（ｃ）に示されるように、このホール素子は、半導体基板（ウェハ）内に、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）１１を有し、この表面にはＮ型の不純物が導入されて埋込層ＢＬが形成されるとともに、さらにこの上に、エピタキシャル成長にて例えばＮ型のシリコンからなる半導体領域１２が形成されて構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域１２よりも高い濃度に設定されている。

また、上記半導体領域１２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域１３ａ〜１３ｅが形成され、これらコンタクト領域１３ａ〜１３ｅとそこに配設される電極（配線）との間にオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成する各電極（配線）を介して、それらコンタクト領域１３ａ〜１３ｅと端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２とがそれぞれ電気的に接続されている。また、これらコンタクト領域１３ａ〜１３ｅの周囲には、上記半導体層１１に接続されるようなトレンチＴ１が形成され、これが、当該ホール素子を他の素子と素子分離している。またここで、上記コンタクト領域１３ａについてはこれが、コンタクト領域１３ｂおよび１３ｃとこれらに直交するコンタクト領域１３ｄおよび１３ｅとの双方に挟まれるかたちとなる。さらにこのうち、コンタクト領域１３ａおよび１３ｄおよび１３ｅについてはその周囲が、上記トレンチＴ１と上記埋込層ＢＬに接続されるようなトレンチＴ２とによって囲繞されるかたちとなる。そして、このホール素子においては、この囲繞された領域（電気的に区画された領域）にあって上記コンタクト領域１３ｄおよび１３ｅにて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。なお、上記トレンチＴ１およびＴ２の内壁には絶縁膜の酸化シリコン膜１４ａが形成されている。そして、この酸化シリコン膜１４ａを介して、それらトレンチＴ１およびＴ２の内部には例えば多結晶シリコン１４が埋設されている。

このようなホール素子において、例えば、上記端子Ｓと端子Ｇ１との間、並びに端子Ｓと端子Ｇ２との間にそれぞれ一定の駆動電流を流すと、その電流は、図９（ｃ）中に矢印で示すように、当該半導体基板の表面に形成されたコンタクト領域１３ａから上記埋込層ＢＬを通じて、上記コンタクト領域１３ｂおよび１３ｃへとそれぞれ流れるようになる。すなわち、当該半導体基板内の磁気検出部ＨＰに流れる駆動電流は、同基板の表面に垂直な成分を主に含む電流となる。そのため、この駆動電流を流した状態において、同基板の表面に水平な成分を含む磁界（図９中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに入射されたとすると、上述のホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧が発生することとなる。このホール素子においては、こうして発生したホール電圧をそれら端子Ｖ１およびＶ２を通じて検出し、図８に示した先の計算式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」を用いて、検出対象の磁界成分、すなわち当該ホール素子の形成される基板の表面に水平な磁界成分を算出することとしている。ちなみに、このホール素子では、図９中に示す寸法Ａが同素子の磁気検出部の幅に、寸法Ｂが磁気検出部の厚さ（上記計算式中の「ｄ」）に、また寸法Ｃが磁気検出部の長さにそれぞれ相当する。
特開平１−２５１７６３号公報

このように、上記図９に例示した縦型ホール素子によれば、当該ホール素子の形成される基板の表面に水平な磁界成分を検出することは確かに可能になる。しかし、この従来の縦型ホール素子では、縦型ホール素子に特有の構造の複雑さから、その製造過程（リソグラフィ工程）において、マスク合わせ誤差による位置ずれ（アライメントずれ）が生じやすくなっている。そして、こうしたアライメントずれ、特に、上記コンタクト領域１３ａ〜１３ｅと磁気検出部（ホールプレート）ＨＰとの間にアライメントずれが生じた場合には、上記半導体領域１２内の電位分布にアンバランス（不平衡）が引き起こされ、ひいてはオフセット電圧（不平衡電圧）が発生するようにもなる。なお、ここでいうオフセット電圧とは、磁界が印加されていないときに当該ホール素子において発生する電圧のことである。図１０（ａ）に、この縦型ホール素子の等価回路を示す。

同図１０（ａ）に示されるように、この縦型ホール素子の等価回路は、抵抗Ｒ１〜Ｒ４により構成されるホイットストーンブリッジとなる。そして、キルヒホッフの法則により、「Ｒ１×Ｒ４−Ｒ２×Ｒ３＝０」のとき、オフセット電圧は「０（Ｖ）」になる。一方、上述のアライメントずれが生じた場合には、図１０（ｂ）に示されるように、電流供給用の端子Ｓ、並びに端子Ｇ１およびＧ２の位置が、上記磁気検出部ＨＰに対して相対的にずれるようになる。そしてこれにより、上記ホイットストーンブリッジにアンバランス（不平衡）が引き起こされ、ひいては上述のオフセット電圧Δが発生することとなる。

図１１に、上記従来の縦型ホール素子を角度検出センサに適用したときの出力電圧の一例をグラフとして示す。なおここでは、オフセット電圧が「０（Ｖ）」であると仮定して、回転角度「０（°）」（磁界＝０）で最低出力（０Ｖ）が、回転角度「９０（°）」および「−９０（°）」で最大出力（正・負）がそれぞれ得られるように、ホール素子を配置している。

同図１１に示されるように、このホール素子において、実際に出力される電圧（実際の出力、特性線Ｌ₁）とオフセット電圧が「０（Ｖ）」であると仮定したときの出力（理想出力、特性線Ｌ₂）との間には、上記オフセット電圧の分だけ誤差（ずれ）が生じている。このため、こうしたホール素子では、高い精度での角度検出（磁気検出）が困難になる。

このように、上記従来の縦型ホール素子においては、素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）の生じやすい構造であるが故に、磁気検出精度の低下が懸念されるようになっている。

この発明は、こうした実情に鑑みてなされたものであり、素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）に起因するオフセット電圧の発生を抑制して、より高い精度での磁気検出を可能とする縦型ホール素子およびその製造方法を提供することを目的とする。

こうした目的を達成すべく、請求項１に記載の発明では、半導体基板の表面に、同表面の不純物濃度を選択的に高めるコンタクト領域と、当該半導体基板の内部を電気的に区画して磁気検出部を形成する電位障壁部とを有し、前記コンタクト領域に配設される電極を通じて、当該半導体基板の表面に垂直な成分を含む電流が前記磁気検出部に供給されるとともに、その電流に対して発生するホール電圧を検出して、前記半導体基板の表面に水平な磁界成分を検出する縦型ホール素子として、前記半導体基板の表面が、少なくとも前記コンタクト領域および前記電位障壁部を選択的に露出するかたちで、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）構造をとるフィールド酸化膜（ＬＯＣＯＳ膜）によって覆われる構造とした。

こうした構造を採用することで、半導体基板の表面を覆うＬＯＣＯＳ膜をマスクに用いることにより、当該半導体基板の内部に磁気検出部（ホールプレート）を区画形成する電位障壁部と当該半導体基板の表面の不純物濃度を選択的に高めるコンタクト領域とをセルフアライン（自己整合）にて形成することができるようになる。そして、それら電位障壁部とコンタクト領域とをセルフアラインで形成することとすれば、上記磁気検出部と電流供給用電極の配設される上記コンタクト領域との間で、前述した素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）が抑制されるようになり、ひいてはこれに起因するオフセット電圧の発生も抑制されるようになる。すなわち、上記構造によれば、ホール素子としてより高い精度での磁気検出が可能になる。

また、請求項２に記載の発明では、当該ホール素子を他の素子と素子分離する素子分離部を、前記半導体基板の表面にさらに有するときに、同半導体基板の表面が、この素子分離部も選択的に露出する態様で前記ＬＯＣＯＳ膜によって覆われる構造とした。

このような構造によれば、当該ホール素子を他の素子と素子分離する素子分離部についてもこれを、前記ＬＯＣＯＳ膜をマスクとするセルフアライン（自己整合）にて形成することができるようになるため、該素子分離部についても容易に、その位置合わせ精度を向上させることができるようになる。

また、上記請求項１または２に記載の縦型ホール素子における前記電位障壁部としては、例えば請求項３に記載の発明によるように、
・前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層。
あるいは、請求項４に記載の発明によるように、
・例えばトレンチに埋設される等して、前記半導体基板の内部に形成される絶縁膜。
などを用いることが特に有効である。なお、先の図９に例示した従来の縦型ホール素子においては、上記トレンチＴ２内に埋設された絶縁膜の酸化シリコン膜１４ａおよび多結晶シリコン１４が、この電位障壁部に相当する。

また、上記請求項２に記載の縦型ホール素子における前記素子分離部としても、
例えば請求項５に記載の発明によるように、
・前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層。
あるいは、請求項６に記載の発明によるように、
・例えばトレンチに埋設される等して、前記半導体基板の内部に形成される絶縁膜。
などを用いることが特に有効である。なお、先の図９に例示した従来の縦型ホール素子においては、上記トレンチＴ１内に埋設された絶縁膜の酸化シリコン膜１４ａおよび多結晶シリコン１４が、この素子分離部に相当する。

また一方、請求項７に記載の発明では、こうした縦型ホール素子を製造する方法として、半導体基板の表面を選択的に覆うＬＯＣＯＳ膜を形成した後、同半導体基板の内部に少なくとも、当該半導体基板の表面の不純物濃度を選択的に高めるコンタクト領域と、当該半導体基板の内部を電気的に区画して磁気検出部を形成する電位障壁部とを、該ＬＯＣＯＳ膜をマスクにして形成することとする。

このような製造方法によれば、当該半導体基板の内部に磁気検出部（ホールプレート）を区画形成する電位障壁部と、当該半導体基板の表面の不純物濃度を選択的に高めるコンタクト領域とがセルフアライン（自己整合）にて形成されるようになる。このため、当該ホール素子において、例えば電流供給用の電極やホール電圧検出用の電極を上記コンタクト領域に配設することとすれば、上記磁気検出部（ホールプレート）と電流供給用電極の配設される上記コンタクト領域との間で、前述した素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）が抑制されるようになり、ひいてはこれに起因するオフセット電圧の発生も抑制されるようになる。このように、上記製造方法を採用することで、より高い精度での磁気検出を可能とする縦型ホール素子も容易に製造することができるようになる。

また、請求項８に記載の発明では、当該ホール素子を他の素子と素子分離する素子分離部も、前記ＬＯＣＯＳ膜をマスクにして前記半導体基板の内部に形成することとする。こうすることで、該素子分離部の位置合わせ精度についてもこれを向上させることができるようになる。

またこの場合、請求項９に記載の発明によるように、前記電位障壁部と前記素子分離部とを同時に形成することにより、当該ホール素子の製造をより効率的に行うことができるようになる。

また、上記請求項７〜９のいずれか一項に記載の縦型ホール素子の製造方法における前記電位障壁部としては、例えば請求項１０に記載の発明によるように、
・前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層。
あるいは、請求項１１に記載の発明によるように、
・例えばトレンチに埋設される等して、前記半導体基板の内部に形成される絶縁膜。
などを用いることが特に有効である。

また、上記請求項８または９に記載の縦型ホール素子の製造方法における前記素子分離部としても、
例えば請求項１２に記載の発明によるように、
・前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層。
あるいは、請求項１３に記載の発明によるように、
・例えばトレンチに埋設される等して、前記半導体基板の内部に形成される絶縁膜。
などを用いることが特に有効である。

（第１の実施の形態）
図１に、この発明にかかる縦型ホール素子についてその第１の実施の形態を示す。
この実施の形態にかかる縦型ホール素子も、先の図９に例示した縦型ホール素子と同様、基板（ウェハ）表面に対して水平な磁界成分を検出するものであり、位相差の異なる２つのホール素子を１チップに集積化できるという特長をもつ。ただし、この実施の形態の縦型ホール素子では、図１に示すような構造とすることによって、素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）に起因するオフセット電圧の発生を抑制して、磁気検出精度を高めるようにしている。

以下、同図１を参照して、この実施の形態にかかる縦型ホール素子の構造について詳述する。なお、図１において、図１（ａ）はこのホール素子の平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図、図１（ｃ）は図１（ａ）のＬ２−Ｌ２線に沿った断面図である。また、この図１において、先の図９に示した要素と同一の要素には各々同一の符号を付して示している。

同図１（ａ）〜（ｃ）に示されるように、このホール素子も、半導体基板（ウェハ）内に、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）１１を有し、この表面にはＮ型の不純物が導入されて埋込層ＢＬが形成されるとともに、さらにこの上に、エピタキシャル成長にて例えばＮ型のシリコンからなる半導体領域１２が形成されて構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域１２よりも高い濃度に設定されている。また一般に、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっている。そこで、この実施の形態にかかる縦型ホール素子では、上記半導体領域１２の材料としてＮ型の半導体材料（シリコン）を用いることで、ホール素子としての高感度化を図るようにしている。

ここで、上記半導体領域１２の内部には、同領域の表面の不純物濃度を選択的に高めるコンタクト領域１３ａ〜１３ｅと、トレンチＴ１およびＴ２、絶縁膜の酸化シリコン膜１４ａ、多結晶シリコン１４とが形成されている。そして、この実施の形態においては、これら各要素を選択的に露出するようなＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）構造をとるフィールド酸化膜（ＬＯＣＯＳ膜）ＬＳを、上記半導体基板の表面に設けるようにしている。なお、この実施の形態においては、上記トレンチＴ２内に埋設された絶縁膜の酸化シリコン膜１４ａおよび多結晶シリコン１４が電位障壁部に相当する。また、上記トレンチＴ１内に埋設された絶縁膜の酸化シリコン膜１４ａおよび多結晶シリコン１４が素子分離部に相当する。

そして具体的には、上記半導体領域１２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちで上記コンタクト領域１３ａ〜１３ｅが形成され、これらコンタクト領域１３ａ〜１３ｅとそこに配設される電極（配線）との間にオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成する各電極（配線）を介して、それらコンタクト領域１３ａ〜１３ｅと端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２とがそれぞれ電気的に接続されている。また、これらコンタクト領域１３ａ〜１３ｅの周囲には、上記半導体層１１に接続されるようなトレンチＴ１が形成され、これが、当該ホール素子を他の素子と素子分離している。またここで、上記コンタクト領域１３ａについてはこれが、コンタクト領域１３ｂおよび１３ｃとこれらに直交するコンタクト領域１３ｄおよび１３ｅとの双方に挟まれるかたちとなる。さらにこのうち、コンタクト領域１３ａおよび１３ｄおよび１３ｅについてはその周囲が、上記トレンチＴ１と上記埋込層ＢＬに接続されるようなトレンチＴ２とによって囲繞されるかたちとなる。そして、このホール素子においては、この囲繞された領域（電気的に区画された領域）にあって上記コンタクト領域１３ｄおよび１３ｅにて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。なお、上記トレンチＴ１およびＴ２の内壁には上記絶縁膜の酸化シリコン膜１４ａが形成されている。そして、この酸化シリコン膜１４ａを介して、それらトレンチＴ１およびＴ２の内部には例えば多結晶シリコン１４が埋設されている。

このようなホール素子においても、例えば、上記端子Ｓと端子Ｇ１との間、並びに端子Ｓと端子Ｇ２との間にそれぞれ一定の駆動電流を流すと、その電流は、図１（ｃ）中に矢印で示すように、当該半導体基板の表面に形成されたコンタクト領域１３ａから上記埋込層ＢＬを通じて、上記コンタクト領域１３ｂおよび１３ｃへとそれぞれ流れるようになる。すなわち、当該半導体基板内の磁気検出部ＨＰに流れる駆動電流は、同基板の表面に垂直な成分を主に含む電流となる。そのため、この駆動電流を流した状態において、同基板の表面に水平な成分を含む磁界（図１中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに入射されたとすると、上述のホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧が発生することとなる。このホール素子においては、こうして発生するホール電圧をそれら端子Ｖ１およびＶ２を通じて検出し、図８に示した先の計算式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」を用いて、検出対象の磁界成分、すなわち当該ホール素子の形成される基板の表面に水平な磁界成分を算出することとしている。ちなみに、このホール素子では、図１中に示す寸法Ａが同素子の磁気検出部の幅に、寸法Ｂが磁気検出部の厚さ（上記計算式中の「ｄ」）に、また寸法Ｃが磁気検出部の長さにそれぞれ相当する。

このように、この実施の形態にかかる縦型ホール素子においては、当該ホール素子の形成される半導体基板の表面が、上記コンタクト領域１３ａ〜１３ｅや、上記トレンチＴ１およびＴ２の内部に形成された絶縁膜の酸化シリコン膜１４ａおよび多結晶シリコン１４を選択的に露出するかたちで、上記ＬＯＣＯＳ膜ＬＳによって覆われる構造としている。このため、上記半導体基板の表面を覆うＬＯＣＯＳ膜ＬＳをマスクに用いることにより、それら各要素をセルフアライン（自己整合）で形成することができるようになる。そして、それら各要素をセルフアラインで形成することとすれば、それら各要素の間では、前述した素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）が抑制されるようになり、ひいてはこれに起因するオフセット電圧の発生も抑制されるようになる。すなわち、上記構造によれば、ホール素子としてより高い精度での磁気検出が可能になる。

次に、図２〜図４を参照して、この実施の形態にかかる縦型ホール素子の製造方法について詳述する。なお、これら各図は、先の図１（ｃ）に対応する断面図である。
この製造に際しては、まず、上記半導体層１１と、上記埋込層ＢＬと、例えば膜厚「１０μｍ程度」の上記半導体領域１２とを有して構成される基板を用意する。なお、この基板としては、例えば（１００）もしくは（１１０）もしくは（１１１）といった面方位の基板を用いることができる。

そして、図２（ａ）に示すように、その基板の表面に、例えば膜厚「５０ｎｍ程度」の酸化シリコン膜（パッド酸化膜）２１と、窒化シリコン（ＳｉＮ）膜２２とを順に成膜する。次いで、例えばフォトリソグラフィにより、上記窒化シリコン膜２２の所望の箇所に開口部を形成し、これに続けて、例えばウェット酸化により、その開口部に露出した上記酸化シリコン膜２１を選択的に酸化する。こうして、図２（ｂ）に示すように、例えば「８００ｎｍ程度」といった比較的厚めの膜厚をもつ上記ＬＯＣＯＳ膜ＬＳが、当該半導体基板の表面を選択的に覆う態様で形成される。

次に、図２（ｃ）に示すように、これら酸化シリコン膜２１、窒化シリコン膜２２、およびＬＯＣＯＳ膜ＬＳで覆われた基板の上に、再び窒化シリコン（ＳｉＮ）膜２３を成膜する。そして、図３（ａ）に示すように、例えば適宜のレジスト材からなるマスク材ＲＥ１を塗布した後、フォトリソグラフィでこれをパターニングし、そのパターニングされたマスク材ＲＥ１をマスクにして、トレンチ形成箇所に開口部を形成すべく、上記酸化シリコン膜２１および窒化シリコン膜２２および２３を選択的にエッチングする。なおこの際、それら開口部の端部には、それぞれ上記ＬＯＣＯＳ膜ＬＳの端部が露出されることとなる。

次に、この露出したＬＯＣＯＳ膜ＬＳをマスクにして、例えばＲＩＥ（反応性イオンエッチング）等のドライエッチング技術を用いて上記半導体領域１２に対して異方性のエッチングを行い、上記トレンチＴ１およびＴ２を同時に形成する。なおこの際、上記半導体領域１２のエッチングは、上記ＬＯＣＯＳ膜ＬＳに対して高い選択性をもたせるような条件で行われる。さらにこれに続けて、それらトレンチＴ１およびＴ２の内壁に上記酸化シリコン膜１４ａを形成する。そして、その酸化シリコン膜１４ａを介して、同トレンチＴ１およびＴ２の内部に上記多結晶シリコン１４を埋設するとともに、これに適宜の平坦化処理を施すことによって、図３（ｂ）に示されるような構造とする。なお、上記窒化シリコン膜２３は、上記ＬＯＣＯＳ膜ＬＳのエッチング耐性を高めることを主目的として形成されるが、平坦化処理の際にはエッチストッパとして用いられる。このように、この実施の形態においては、上記トレンチＴ１およびＴ２を同時に形成するとともに、それらトレンチの内部に、同時進行で上記多結晶シリコン１４および酸化シリコン膜１４ａを形成するようにしている。こうすることで、当該ホール素子の製造をより効率的に行うことができるようになる。

次に、上記窒化シリコン膜２２および２３をエッチング除去した後、例えば適宜のレジスト材からなるマスク材ＲＥ２を塗布する。次いで、コンタクト領域の形成箇所に開口部を形成すべく、フォトリソグラフィにより、そのマスク材ＲＥ２をパターニングする。なおこの際も、それら開口部の端部には、それぞれ上記ＬＯＣＯＳ膜ＬＳの端部が露出されることとなる。

そして、図４（ａ）に示すように、この露出したＬＯＣＯＳ膜ＬＳをマスクにして、上記半導体領域１２に対して例えば「約１００ｋｅＶ」の加速エネルギーでＮ型の導電型不純物をイオン注入する。これにより、図４（ｂ）に示すような上記コンタクト領域１３ａ〜１３ｅ（ここでは１３ａ〜１３ｃのみ図示）が形成されることとなる。なおこの際、それらコンタクト領域の形成箇所には、上記酸化シリコン膜（パッド酸化膜）２１を介してＮ型の導電型不純物がイオン注入されることになる。すなわち、ここでは上記酸化シリコン膜２１を、イオン注入用の酸化膜として用いるようにしている。また、上記ＬＯＣＯＳ膜ＬＳは、ここでマスクとして機能するように十分厚く形成されている。

そして上記コンタクト領域１３ａ〜１３ｅを形成した後、上記マスク材ＲＥ２を除去する。その後、基板表面に適宜の層間絶縁膜を成膜するとともに、これを適宜パターニングしてコンタクトホールを形成し、そのコンタクトホールを埋め込むかたちで例えばアルミニウム等からなる配線材料を成膜する。こうして、先の図１に示したような縦型ホール素子が完成する。

このように、上記製造方法では、トレンチＴ１およびＴ２、並びにコンタクト領域１３ａ〜１３ｅのいずれも、上記ＬＯＣＯＳ膜ＬＳをマスクにして当該半導体基板の内部に形成するようにしている。すなわち、それら各要素は、セルフアライン（自己整合）にて形成されることとなる。このため、上記製造方法を採用することで、上記磁気検出部（ホールプレート）ＨＰと電流供給用電極の配設される上記コンタクト領域１３ａ〜１３ｃとの間で、前述した素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）が抑制されるようになり、ひいてはこれに起因するオフセット電圧の発生も抑制されるようになる。すなわち、上記製造方法によれば、より高い精度での磁気検出を可能とする縦型ホール素子も容易に製造することができるようになる。

また、上記製造方法では、ＬＯＣＯＳ膜ＬＳを形成する過程で形成される上記酸化シリコン膜（パッド酸化膜）２１および窒化シリコン膜２２を、その後の工程においても用いるようにしている。

例えば、上記トレンチＴ１およびＴ２を形成する際に用いるマスク材として、上記窒化シリコン膜２２と同じ材料からなる窒化シリコン膜２３を採用し、上記トレンチＴ１およびＴ２を形成した後、それら窒化シリコン膜２２および２３の双方を同時にエッチング除去するようにしている。こうすることで、上記ＬＯＣＯＳ膜ＬＳ形成後の上記窒化シリコン膜２２の除去工程と、上記トレンチＴ１およびＴ２形成後のマスク材の除去工程とが１つの工程を共用するかたちで行われるようになり、当該製造における工程数の削減が図られるようになる。

また例えば、上記コンタクト領域１３ａ〜１３ｅを形成する際のイオン注入用の酸化膜として、上記酸化シリコン膜（パッド酸化膜）２１を用いるようにしている。こうすることで、イオン注入前の酸化膜形成工程を割愛することができるようになり、これによっても、製造工程数の削減が図られることとなる。

また、上記ＬＯＣＯＳ膜ＬＳの形成工程については、当該ホール素子の周辺回路において素子分離等に用いられるＬＯＣＯＳ膜の形成工程とを共有化することも可能である。
以上説明したように、この実施の形態にかかる縦型ホール素子およびその製造方法によれば、以下のような優れた効果が得られるようになる。

（１）当該ホール素子の形成される半導体基板の表面が、同表面の不純物濃度を選択的に高めるコンタクト領域１３ａ〜１３ｅと、当該基板の内部を電気的に区画して磁気検出部ＨＰを形成する上記トレンチＴ２内の多結晶シリコン１４および絶縁膜の酸化シリコン膜１４ａとを選択的に露出するかたちで、ＬＯＣＯＳ膜ＬＳによって覆われる構造とした。これにより、ホール素子としてより高い精度での磁気検出が可能になる。

（２）同半導体基板の表面が、当該ホール素子を他の素子と素子分離する上記トレンチＴ１内の多結晶シリコン１４および絶縁膜の酸化シリコン膜１４ａも選択的に露出する態様で、ＬＯＣＯＳ膜ＬＳによって覆われる構造とした。これにより、該素子分離部についてもこれを、上記ＬＯＣＯＳ膜ＬＳをマスクとするセルフアライン（自己整合）で形成することができるようになるため、この素子分離部についても容易に、その位置合わせ精度を向上させることができるようになる。

（３）また、磁気検出精度を高めることによって、ホール素子としての歩留りも向上するようになり、ひいては低コスト化や省エネルギー化が図られるようにもなる。
（４）こうした縦型ホール素子を製造する方法として、まず、半導体基板の表面を選択的に覆うＬＯＣＯＳ膜ＬＳを形成する。その後、同半導体基板の内部に、同基板の表面の不純物濃度を選択的に高めるコンタクト領域１３ａ〜１３ｅと、同基板の内部を電気的に区画して磁気検出部ＨＰを形成する電位障壁部、すなわち上記トレンチＴ２内に埋設される多結晶シリコン１４および絶縁膜の酸化シリコン膜１４ａとを、該ＬＯＣＯＳ膜ＬＳをマスクにして形成することとした。これにより、より高い精度での磁気検出を可能とする縦型ホール素子も容易に製造することができるようになる。

（５）当該ホール素子を他の素子と素子分離する素子分離部、すなわち上記トレンチＴ１内に埋設される多結晶シリコン１４および絶縁膜の酸化シリコン膜１４ａも、上記ＬＯＣＯＳ膜ＬＳをマスクにして当該半導体基板の内部に形成することとする。こうすることで、該素子分離部の位置合わせ精度も向上するとともに、当該ホール素子の製造をより容易に行うことができるようになる。

（６）上記トレンチＴ１およびＴ２を同時に形成するとともに、それらトレンチの内部に、同時進行で上記多結晶シリコン１４および絶縁膜の酸化シリコン膜１４ａを形成するようにした。こうすることで、当該ホール素子の製造をより効率的に行うことができるようになる。

（７）ＬＯＣＯＳ膜ＬＳを形成する過程で形成される上記酸化シリコン膜（パッド酸化膜）２１および窒化シリコン膜２２を、その後の工程においても用いるようにした。これにより、当該製造における製造工程数の削減が図られるようになる。

（第２の実施の形態）
図５に、この発明にかかる縦型ホール素子およびその製造方法についてその第２の実施の形態を示す。

以下、同図５を参照して、先の第1の実施の形態の縦型ホール素子との相違点を主に、この実施の形態にかかる縦型ホール素子の構造について説明する。なお、この図５において、図５（ａ）はこのホール素子の平面図、図５（ｂ）は図５（ａ）のＬ１−Ｌ１線に沿った断面図、図５（ｃ）は図５（ａ）のＬ２−Ｌ２線に沿った断面図である。また、この図５において、先の図１に示した要素と同一の要素には各々同一の符号を付して示しており、それら各要素についての重複する説明は割愛する。

同図５（ａ）〜（ｃ）に示されるように、このホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述した通りである。ただし、ここでは、上記トレンチＴ１およびＴ２の内部に形成された多結晶シリコン１４や絶縁膜の酸化シリコン膜１４ａに代えて、上記埋込層ＢＬに接続されるようなＰ型の拡散層ＤＦ１およびＤＦ２を、それぞれ素子分離部および電位障壁部として用いるようにしている。具体的には、上記Ｎ型の半導体領域１２の内部にこのようなＰ型の拡散層ＤＦ１およびＤＦ２を形成することで、両者の間にはｐｎ接合（電位障壁）が形成されることとなる。そしてこれにより、当該半導体基板の内部に磁気検出部（ホールプレート）ＨＰが区画形成されるとともに、当該ホール素子が他の素子と素子分離されるようになる。

次に、図６および図７を参照して、この実施の形態にかかる縦型ホール素子の製造方法について詳述する。なお、これら各図は、先の図５（ｃ）に対応する断面図である。
この製造に際しても、まずは第１の実施の形態と同様、先の図２（ａ）〜（ｃ）に示した製造工程を経る。すなわち、上記半導体層１１および埋込層ＢＬおよび半導体領域１２を有して構成される基板の上に、酸化シリコン膜（パッド酸化膜）２１と、窒化シリコン（ＳｉＮ）膜２２とを順に成膜した後、酸化シリコン膜２１を選択酸化して上記ＬＯＣＯＳ膜ＬＳを形成し、さらにその上に、上記窒化シリコン（ＳｉＮ）膜２３を成膜する。

次に、図６（ａ）に示すように、例えば適宜のレジスト材からなるマスク材ＲＥ３を塗布した後、フォトリソグラフィでこれをパターニングし、そのパターニングされたマスク材ＲＥ３をマスクにして、拡散層の形成箇所に開口部を形成すべく、上記窒化シリコン膜２２および２３を選択的にエッチングする。なおこの際、それら開口部の端部には、それぞれ上記ＬＯＣＯＳ膜ＬＳの端部が露出されることとなる。また、この実施の形態においては、上記酸化シリコン膜２１はエッチング除去せずに残存させるようにしている。

次に、この露出したＬＯＣＯＳ膜ＬＳをマスクにして、上記半導体領域１２に対して例えば「約１００ｋｅＶ」の加速エネルギーでＰ型の導電型不純物をイオン注入する。これにより、図６（ｂ）に示すような拡散層ＤＦ１およびＤＦ２が同時に形成されることとなる。なおこの際、それら拡散層の形成箇所には、上記酸化シリコン膜（パッド酸化膜）２１を介してＰ型の導電型不純物がイオン注入される。すなわち、ここでは上記酸化シリコン膜２１を、イオン注入用の酸化膜として用いるようにしている。また、上記ＬＯＣＯＳ膜ＬＳは、ここでマスクとして機能するように十分厚く形成されている。このように、この実施の形態においては、上記拡散層ＤＦ１およびＤＦ２を同時に形成するようにして、当該製造の効率化を図っている。

次に、上記窒化シリコン膜２２および２３をエッチング除去した後、例えば適宜のレジスト材からなるマスク材ＲＥ４を塗布する。次いで、コンタクト領域の形成箇所に開口部を形成すべく、フォトリソグラフィにより、そのマスク材ＲＥ４をパターニングする。なおこの際も、それら開口部の端部には、それぞれ上記ＬＯＣＯＳ膜ＬＳの端部が露出されることとなる。

そして、図７（ａ）に示すように、この露出したＬＯＣＯＳ膜ＬＳをマスクにして、上記半導体領域１２に対して例えば「約１００ｋｅＶ」の加速エネルギーでＮ型の導電型不純物をイオン注入する。これにより、図７（ｂ）に示すようなコンタクト領域１３ａ〜１３ｅ（ここでは１３ａ〜１３ｃのみ図示）が形成されることとなる。なおこの際、それらコンタクト領域の形成箇所には、上記酸化シリコン膜（パッド酸化膜）２１を介してＮ型の導電型不純物がイオン注入される。すなわちここでも、上記酸化シリコン膜２１をイオン注入用の酸化膜として用いるようにしている。また、上記ＬＯＣＯＳ膜ＬＳは、ここでもマスクとして機能するように十分厚く形成されている。

そして上記コンタクト領域１３ａ〜１３ｅを形成した後、上記マスク材ＲＥ４を除去する。その後、基板表面に適宜の層間絶縁膜を成膜するとともに、これを適宜パターニングしてコンタクトホールを形成し、そのコンタクトホールを埋め込むかたちで例えばアルミニウム等からなる配線材料を成膜する。こうして、先の図５に示したような縦型ホール素子が完成する。

このように、上記製造方法においては、拡散層ＤＦ１およびＤＦ２と、コンタクト領域１３ａ〜１３ｅとのいずれも、上記ＬＯＣＯＳ膜ＬＳをマスクにして当該半導体基板の内部に形成するようにしている。すなわち、それら各要素は、セルフアライン（自己整合）にて形成されることとなる。このため、上記製造方法を採用することで、上記磁気検出部（ホールプレート）ＨＰと電流供給用電極の配設される上記コンタクト領域１３ａ〜１３ｃとの間で、前述した素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）が抑制されるようになり、ひいてはこれに起因するオフセット電圧の発生も抑制されるようになる。すなわち、上記製造方法によれば、より高い精度での磁気検出を可能とする縦型ホール素子も容易に製造することができるようになる。

また、この実施の形態にかかる縦型ホール素子の製造方法においても、ＬＯＣＯＳ膜ＬＳを形成する過程で形成される上記酸化シリコン膜（パッド酸化膜）２１および窒化シリコン膜２２を、その後の工程で用いるようにしている。

例えば、上記拡散層ＤＦ１およびＤＦ２を形成する際に用いるマスク材として、上記窒化シリコン膜２２と同じ材料からなる窒化シリコン膜２３を採用し、上記拡散層ＤＦ１およびＤＦ２を形成した後、それら窒化シリコン膜２２および２３の双方を同時にエッチング除去するようにしている。こうすることで、上記ＬＯＣＯＳ膜ＬＳ形成後の上記窒化シリコン膜２２の除去工程と、上記拡散層ＤＦ１およびＤＦ２形成後のマスク材の除去工程とが１つの工程を共用するかたちで行われるようになり、当該製造における工程数の削減が図られるようになる。

また例えば、上記拡散層ＤＦ１およびＤＦ２や、上記コンタクト領域１３ａ〜１３ｅを形成する際のイオン注入用の酸化膜として、上記酸化シリコン膜（パッド酸化膜）２１を用いるようにしている。こうすることで、イオン注入前の酸化膜形成工程を割愛することができるようになり、これによっても、製造工程数の削減が図られることとなる。

またここでも、上記ＬＯＣＯＳ膜ＬＳの形成工程については、当該ホール素子の周辺回路において素子分離等に用いられるＬＯＣＯＳ膜の形成工程と共有化することも可能である。

以上説明したように、この第２の実施の形態にかかる縦型ホール素子およびその製造方法によっても、先の第１の実施の形態による前記（１）〜（７）の効果と同様もしくはそれに準じた効果を得ることができる。

（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記各実施の形態においては、当該ホール素子を他の素子と素子分離する素子分離部と、当該基板の内部を電気的に区画して磁気検出部ＨＰを形成する電位障壁部とを略同様の構造を有するものとした。しかし、これら素子分離部および電位障壁部を同様の構造にする必要はなく、例えば、上記素子分離部として拡散層を用いる場合に、上記電位障壁部としてトレンチアイソレーションを用いるようにしてもよい。また逆に、上記素子分離部としてトレンチアイソレーションを用いる場合に、上記電位障壁部として拡散層を用いるようにしてもよい。

・上記各実施の形態においては、当該ホール素子の形成される半導体基板の表面が、上記コンタクト領域１３ａ〜１３ｅと、同基板の内部を電気的に区画して磁気検出部ＨＰを形成する電位障壁部と、当該ホール素子を他の素子と素子分離する素子分離部とを選択的に露出するかたちで、上記ＬＯＣＯＳ膜ＬＳによって覆われる構造とした。しかし、これに限られることなく、例えば、当該半導体基板の表面が、少なくとも上記コンタクト領域１３ａ〜１３ｅと電位障壁部とを選択的に露出するかたちで上記ＬＯＣＯＳ膜ＬＳによって覆われる構造であれば、第１の実施の形態の前記（１）の効果と同様もしくはそれに準じた効果は得ることができるようになる。

・上記各実施の形態においては、製造工程数の削減を図るべく、ＬＯＣＯＳ膜ＬＳを形成する過程で形成される上記酸化シリコン膜（パッド酸化膜）２１および窒化シリコン膜２２を、その後の工程においても用いるようにした。しかし、必ずしもこれに限られることなく、例えば、上記ＬＯＣＯＳ膜ＬＳの形成後に、これら酸化シリコン膜２１および窒化シリコン膜２２を除去するようにしてもよい。

・上記各実施の形態においては、当該ホール素子の製造の効率化を図るべく、半導体基板の内部を電気的に区画して磁気検出部ＨＰを形成する電位障壁部と、当該ホール素子を他の素子と素子分離する素子分離部とを同時に形成するようにした。しかし、必ずしもこれに限られることなく、例えば、これら電位障壁部および素子分離部を別々に形成するようにしてもよい。

・上記各実施の形態においては、同表面の不純物濃度を選択的に高めるコンタクト領域１３ａ〜１３ｅの形成に先立って、当該基板の内部を電気的に区画して磁気検出部ＨＰを形成する電位障壁部や、当該ホール素子を他の素子と素子分離する素子分離部を形成するようにした。しかし、これらの形成順序は任意である。例えば、上記コンタクト領域１３ａ〜１３ｅを形成した後に、上記電位障壁部を形成するようにしてもよい。

・上記各実施の形態においては、半導体基板の表面を選択的に覆うＬＯＣＯＳ膜ＬＳを形成した後、同半導体基板に、上記コンタクト領域１３ａ〜１３ｅと、同基板の内部を電気的に区画して磁気検出部ＨＰを形成する電位障壁部と、当該ホール素子を他の素子と素子分離する素子分離部とを、上記ＬＯＣＯＳ膜ＬＳをマスクにして形成することとした。しかし、これに限られることなく、少なくとも上記コンタクト領域１３ａ〜１３ｅと上記電位障壁部とを、上記ＬＯＣＯＳ膜ＬＳをマスクにして形成することで、第１の実施の形態の前記（４）の効果と同様もしくはそれに準じた効果は得ることができるようになる。

・また、上記電位障壁部としては、半導体基板の内部を電気的に区画して磁気検出部を形成するものであれば足り、例えば上記トレンチＴ２にあって上記酸化シリコン膜１４ａが割愛されたものも適宜採用することができる。また例えば、同トレンチＴ２にあって上記多結晶シリコン１４の代わりに、例えば金属材料やドーピングされた半導体材料等からなる導電性膜材が埋設されたものなども用いることができる。

・また、上記素子分離部としては、当該ホール素子を他の素子と素子分離するものであれば足り、例えば上記トレンチＴ１にあって上記酸化シリコン膜１４ａが割愛されたものも適宜採用することができる。また例えば、同トレンチＴ１にあって上記多結晶シリコン１４の代わりに、例えば金属材料やドーピングされた半導体材料等からなる導電性膜材が埋設されたものなども用いることができる。

・上記各実施の形態においては、電流供給用の端子として３つの端子、すなわち端子ＳおよびＧ１およびＧ２を備える縦型ホール素子を例示したが、これに限られることなく、例えば電流供給用の端子が２つの端子によって構成される縦型ホール素子についても、この発明は同様に適用することができる。

・上記各実施の形態にかかる縦型ホール素子において、半導体基板を構成する各要素の導電型を入れ替えた構造、すなわちＰ型とＮ型とを入れ替えた構造であっても、この発明は同様に適用することができる。また、当該半導体基板としては、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板や、Ｐ型−Ｎ型−Ｐ型もしくはＮ型−Ｐ型−Ｎ型といった多重拡散層基板等も適宜採用することができる。

この発明にかかる縦型ホール素子およびその製造方法の第１の実施の形態について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 同第１の実施の形態にかかる縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 同第１の実施の形態にかかる縦型ホール素子の製造方法について、（ａ）および（ｂ）はその製造プロセスを示す断面図。 同第１の実施の形態にかかる縦型ホール素子の製造方法について、（ａ）および（ｂ）はその製造プロセスを示す断面図。 この発明にかかる縦型ホール素子およびその製造方法の第２の実施の形態について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 同第２の実施の形態にかかる縦型ホール素子の製造方法について、（ａ）および（ｂ）はその製造プロセスを示す断面図。 同第２の実施の形態にかかる縦型ホール素子の製造方法について、（ａ）および（ｂ）はその製造プロセスを示す断面図。 ホール素子の磁気検出原理を示す斜視図。 従来の縦型ホール素子の一例について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）および（ｂ）は、同従来の縦型ホール素子の等価回路を示す回路図。 同従来の縦型ホール素子を角度検出センサに適用したときの出力電圧例を示すグラフ。

符号の説明

１１…半導体層、１２…半導体領域、１３ａ〜１３ｅ…コンタクト領域、１４…多結晶シリコン、１４ａ…酸化シリコン膜、ＢＬ…埋込層、ＤＦ１、ＤＦ２…拡散層、ＨＰ…磁気検出部（ホールプレート）、ＬＳ…ＬＯＣＯＳ膜、Ｔ１、Ｔ２…トレンチ。

Claims (13)

1. 半導体基板の表面に、同表面の不純物濃度を選択的に高めるコンタクト領域と、当該半導体基板の内部を電気的に区画して磁気検出部を形成する電位障壁部とを有し、前記コンタクト領域に配設される電極を通じて、当該半導体基板の表面に垂直な成分を含む電流が前記磁気検出部に供給されるとともに、その電流に対して発生するホール電圧を検出して、前記半導体基板の表面に水平な磁界成分を検出する縦型ホール素子において、
   前記半導体基板の表面は、少なくとも前記コンタクト領域および前記電位障壁部を選択的に露出するかたちでＬＯＣＯＳ膜によって覆われてなる
   ことを特徴とする縦型ホール素子。
2. 当該ホール素子を他の素子と素子分離する素子分離部を、前記半導体基板の表面にさらに有し、同半導体基板の表面は、この素子分離部も選択的に露出する態様で前記ＬＯＣＯＳ膜によって覆われてなる
   請求項１に記載の縦型ホール素子。
3. 前記電位障壁部は、前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる
   請求項１または２に記載の縦型ホール素子。
4. 前記電位障壁部は、前記半導体基板の内部に形成される絶縁膜からなる
   請求項１または２に記載の縦型ホール素子。
5. 前記素子分離部は、前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる
   請求項２に記載の縦型ホール素子。
6. 前記素子分離部は、前記半導体基板の内部に形成される絶縁膜からなる
   請求項２に記載の縦型ホール素子。
7. 半導体基板の表面を選択的に覆うＬＯＣＯＳ膜を形成した後、同半導体基板の内部に少なくとも、当該半導体基板の表面の不純物濃度を選択的に高めるコンタクト領域と、当該半導体基板の内部を電気的に区画して磁気検出部を形成する電位障壁部とを、該ＬＯＣＯＳ膜をマスクにして形成する
   ことを特徴とする縦型ホール素子の製造方法。
8. 当該ホール素子を他の素子と素子分離する素子分離部も、前記ＬＯＣＯＳ膜をマスクにして前記半導体基板の内部に形成する
   請求項７に記載の縦型ホール素子の製造方法。
9. 前記電位障壁部と前記素子分離部とを同時に形成する
   請求項８に記載の縦型ホール素子の製造方法。
10. 前記電位障壁部は、前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる
    請求項７〜９のいずれか一項に記載の縦型ホール素子の製造方法。
11. 前記電位障壁部は、前記半導体基板の内部に形成される絶縁膜からなる
    請求項７〜９のいずれか一項に記載の縦型ホール素子の製造方法。
12. 前記素子分離部は、前記半導体基板に導電型不純物が添加されるかたちで形成された拡散層からなる
    請求項８または９に記載の縦型ホール素子の製造方法。
13. 前記素子分離部は、前記半導体基板の内部に形成される絶縁膜からなる
    請求項８または９に記載の縦型ホール素子の製造方法。

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