JP2005522906A - 積分器付きポリフェーズフィルタ - Google Patents
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Abstract
ポリフェーズフィルタは、それぞれが受動素子を含むフィルタを有する。フィルタは、平面極零プロットの負の虚軸上に存在しない1個以上の別の極を作成するため、フィードバック経路にアドミッタンス素子を備えた増幅器を含む積分器が設けられる。コンダクタンス素子は、平面極零プロット内の少なくとも1個の極に対する周波数シフトを導入するため積分器の出力を前の積分器の入力へ接続する。キャパシタは、より大きくすることができるポリフェーズフィルタの品質係数を改善するため積分器の出力を次の積分器の入力へ接続する。信号反転は、コンダクタンス素子が、平面極零プロット内の最適な位置に少なくとも1個の極の位置を決めるために必要な負の値を有することを可能にする。
Description
本発明は、信号をフィルタリングする少なくとも2個のフィルタを含むポリフェーズフィルタに関する。
本発明は、また、信号をフィルタリングする少なくとも2個のフィルタを含むポリフェーズフィルタで使用するための積分器、及び、信号をフィルタリングする少なくとも2個のフィルタを含むポリフェーズフィルタを備えた受信機に関する。
このようなポリフェーズフィルタは、例えば、2個の(入力)信号をフィルタリングする2個のフィルタを含む2フェーズフィルタ、又は、4個の(入力)信号をフィルタリングする4個のフィルタを含む4フェーズフィルタである。ポリフェーズフィルタは、例えば、テレビ受像機、例えば、ミキサの直前のチューナで使用される。
従来技術のポリフェーズフィルタは、1971年1月26日に発行された米国特許第3,559,042号により公知である。これが開示されているのは、N個の単相回路(フィルタ)を含むポリフェーズネットワークであり、各回路は上記回路の入力端子と出力端子との間に結合された第1のインピーダンスを有し、上記入力端子は、また、第1のインピーダンスの位相角特性とは異なる位相角特性を有する第2のインピーダンスによって入力信号の隣接した位相(進んでいる又は送れている位相)に応答する別の回路の出力端子に結合されている。
この公知のポリフェーズフィルタは、例えば、ミキサの直前にあるチューナで使用される場合に、バッファを必要とし、このバッファがポリフェーズフィルタのダイナミックレンジを制限することが原因で特に不利である。
本発明の目的は、特に、プリアンブルで規定されているようなポリフェーズフィルタであって、ダイナミックレンジをより広くすることを可能にするポリフェーズフィルタを提供することである。
本発明によるポリフェーズフィルタは、上記フィルタがフィルタリングされた信号を積分する積分器に結合されていることを特徴とする。
上記フィルタに結合された積分器は、従来のフィルタとバッファの組み合わせよりも広いダイナミックレンジを与える。
本発明は、特に、バッファを具備した公知のポリフェーズフィルタはダイナミックレンジが制限されているという見識に基づき、かつ、特に、上記バッファを置き換える積分器はダイナミックレンジをより広くすることを可能にするという基本的な着想に基づいている。
本発明は、特に、プリアンブルに規定されているようなポリフェーズフィルタであって、ダイナミックレンジをより広くすることを可能にするポリフェーズフィルタを提供するという問題を解決し、以下に説明するようなさらなる有利な作用を導く。
本発明によるポリフェーズフィルタの第1の実施形態によれば、積分器の出力はコンダクタンス素子を介してその前の積分器の入力へ結合されている。
上記コンダクタンス素子はポリフェーズフィルタの選択性を増加させる。2フェーズフィルタの場合、一般的にそれぞれに積分器が設けられた2個のフィルタが存在する。第2の積分器の出力は第1のコンダクタンス素子を介して第1の積分器の入力へ結合され、一般的に第1の積分器の出力は第2のコンダクタンス素子を介して第2の積分器の入力へ結合されている。4フェーズフィルタの場合、一般的にそれぞれに積分器が設けられた4個のフィルタが存在する。第2の積分器の出力は第1のコンダクタンス素子を介して第1の積分器の入力へ結合され、一般的に第3の積分器の出力は第2のコンダクタンス素子を介して第2の積分器の入力へ結合され、以下同様に続く。
本発明によるポリフェーズフィルタの第2の実施形態によれば、積分器の出力はキャパシタを介して次の積分器の入力へ結合されている。
上記キャパシタはポリフェーズフィルタの選択性をさらに増加させる。2フェーズフィルタの場合、第1の積分器の出力は第1のキャパシタを介して第2の積分器の入力へ結合され、一般的に第2の積分器の出力は第2のキャパシタを介して第1の積分器の入力へ結合されている。4フェーズフィルタの場合、第1の積分器の出力は第1のキャパシタを介して第2の積分器の入力へ結合され、一般的に第2の積分器の出力は第2のキャパシタを介して第3の積分器の入力へ結合され、以下同様に続く。上記キャパシタはポリフェーズフィルタの品質係数を改善し、ループ利得を3フェーズ、4フェーズ、5フェーズなどのフィルタのループ利得よりも大きくすることなく、品質係数を(1/2)√2よりも大きくすることが可能である。
本発明によるポリフェーズフィルタの第3の実施形態によれば、積分器はフィードバック経路にアドミッタンス素子を備えた増幅器を含む。
上記積分器は、増幅機能を有し、積分回路に適切に集積化可能であり、上記アドミッタンス素子は積分係数を定める。
本発明によるポリフェーズフィルタの第4の実施形態によれば、フィルタは受動素子を含み、増幅器は演算増幅器を含む。
それぞれが受動素子及び演算増幅器を含む複数のフィルタに基づいた、このポリフェーズフィルタは、集積回路に適切に集積化可能であり、上記第4の実施形態の各部は下位の実施形態であり、一つ以上の他の下位の実施形態と組み合わせて使用される場合もあれば、組み合わせないで使用される場合もある。
本発明によるポリフェーズフィルタの第5の実施形態によれば、受動素子は抵抗及びキャパシタを含み、アドミッタンス素子は互いに並列に結合されたキャパシタ及びコンダクタンス素子を含む。
抵抗及びキャパシタと、互いに並列に結合されたキャパシタ及びコンダクタンス素子を含むアドミッタンス素子と、に基づくこのポリフェーズフィルタは、集積回路に適切に集積化可能であり、上記第5の実施形態の各部は下位の実施形態であり、一つ以上の他の下位の実施形態と組み合わせて使用される場合もあれば、組み合わせないで使用される場合もある。
本発明によるポリフェーズフィルタの第6の実施形態によれば、上記ポリフェーズフィルタは、積分器間に少なくとも1つの信号反転を含む。
上記信号反転は、コンダクタンス素子が平面極零プロット(plane pole-zero plot)内の最適な位置に少なくとも1つの極を位置付けるために必要な負の値を取ることを可能にする。信号反転は、平衡状態のポリフェーズフィルタの場合には集積回路内で一対の配線を交換することにより(正と負を交換することにより)実現され、そうでない場合には、例えば、演算増幅器を含むインバータによって実現してもよい。
「前の(previous)」及び「次の(next)」という文言は、あまり狭い意味で考えられるべきではなく、これらの文言は「近隣の(neighboring)」に対応することに注意する必要がある。積分器と、前の/次の/近隣の積分器との間には、さらなる積分器が設置されていても、また、設置されていなくても構わない。通常、上記積分器はおおよそ対称的に結合されるが、それに限定されることはない。
本発明による積分器の実施形態と、本発明による受信機の実施形態は、本発明によるポリフェーズフィルタの実施形態と対応している。
本発明の上記の、及び、その他の特徴は、以下に記載される実施形態から明らかになり、以下に記載される実施形態を参照して説明される。
図1に示されたポリフェーズフィルタは、4個のフィルタ1〜4を含む。フィルタ1(2,3,4)は、フィルタ1(2,3,4)の入力と出力との間に設置されたキャパシタ10(20,30,40)を含み、抵抗11(21,31,41)がフィルタ1(2,3,4)の入力とフィルタ2(3,4,1)の出力に結合されている。フィルタ1(2,3,4)の出力は演算増幅器12(22,32,42)の第1の入力に結合され、その演算増幅器の第2の入力は接地され、その演算増幅器の出力はアドミッタンス素子13(23,33,43)を介して上記第1の入力へ結合されている。上記出力は、コンダクタンス素子44(14,24,34)を介して演算増幅器42(12,22,32)の入力へ結合され、キャパシタ25(35,45,15)を介して演算増幅器22(32,42,12)の入力へさらに結合されている。
第1(第2,第3,第4)のフィルタ1(2,3,4)の出力は、フィードバック経路にアドミッタンス素子13(23,33,43)を備えた第1(第2,第3,第4)の積分器12−13(22−23,32−33、42−43)の入力に結合されている。しかし、例えば、単一若しくは数個のトランジスタのような他の増幅器が排除されることはない。上記アドミッタンス素子13(23,33,43)は、例えば、互いに並列に結合されたキャパシタ及びコンダクタンス素子を含むが、他のアドミッタンス素子及び/又はさらなるアドミッタンス素子も含む可能性がある。
第1(第2,第3,第4)の積分器12−13(22−23,32−33,42−43)の出力はコンダクタンス素子44(14,24,34)を介して前の積分器42−43(12−13,22−23,32−33)の入力に結合されるが、さらなる素子が排除されるわけではない。
第1(第2,第3,第4)の積分器12−13(22−23,32−33,42−43)の出力はキャパシタ25(35,45,15)を介して次の積分器(22−23(32−33,42−43,12−13)の入力に結合されるが、さらなる素子が排除されるわけではない。
第1(第2,第3,第4)のフィルタ1(2,3,4)は、上記キャパシタ10(20,30,40)及び上記抵抗11(21,31,41)のような受動素子を含むが、他の受動素子及び/又はさらなる受動素子が排除されるわけではない。通常、各フィルタ1,2,3,4の少なくとも2個の受動素子は異なる位相角特性を備えている。
或いは、受動素子10−11(20−21,30−31,40−41)を含み、積分器12−13(22−23,32−33,42−43)に接続されたフィルタ1(2,3,4)の代わりに、フィルタ1(2,3,4)は、受動素子10−11(20−21,30−31,40−41)を含み、積分器12−13(22−23,32−33,42−43)及び/又はコンダクタンス素子(よって、前の積分器に結合されているコンダクタンス素子と次の積分器に結合されているコンダクタンス素子のいずれかの選択肢がある)及び/又はキャパシタ(この場合も、前の積分器に結合されているキャパシタと次の積分器に結合されているキャパシタのいずれかの選択肢がある)をさらに含むこともある。
フィードバック経路にアドミッタンス素子を備えた増幅器は、平面極零プロットの負の実軸上に極を導入する。コンダクタンス素子は、平面極零プロット内で上記極の周波数シフトを導入する。キャパシタもまた、平面極零プロット内で上記極の周波数シフトを生じさせる。これで、4フェーズフィルタにおける(1/2)√2よりも大きい品質係数を実現することが可能である。
図2に示されたポリフェーズフィルタは、第1(第2)の演算増幅器50(55)を含み、その演算増幅器の第1の入力はアドミッタンス素子52(57)に結合され、その第2の入力は接地され、その出力はアドミッタンス素子51(56)を介して上記第1の入力に結合されている。アドミッタンス素子52(57)の反対側は、このポリフェーズフィルタの第1(第2)の入力を形成する。第1(第2)の演算増幅器50(55)の上記出力は、このポリフェーズフィルタの第1(第2)の出力を形成する。
このポリフェーズフィルタの上記第1の入力はコンダクタンス素子58にさらに結合されている。コンダクタンス素子58の反対側は第3の演算増幅器60の第1の入力に結合されている。第3の演算増幅器60の第2の入力は接地されている。第3の演算増幅器60の出力は、コンダクタンス素子61を介して第3の演算増幅器60の上記第1の入力に結合され、コンダクタンス素子62を介して第2の演算増幅器55の上記第1の入力に結合されている。第3の演算増幅器60の上記第1の入力は、さらにコンダクタンス素子59を介して第1の演算増幅器50の出力に結合されている。
このポリフェーズフィルタの上記第2の入力は、さらにコンダクタンス素子53に結合され、コンダクタンス素子の反対側は、第1の演算増幅器50の上記第1の入力に結合され、コンダクタンス素子54を介して第2の演算増幅器55の上記出力に結合されている。
アドミッタンス素子52及びコンダクタンス素子58は第1のフィルタを形成し、アドミッタンス素子51を備えた演算増幅器50は第1の積分器を形成する。アドミッタンス素子57及びコンダクタンス素子53は第2のフィルタを形成し、アドミッタンス素子56を備えた演算増幅器55は第2の積分器を形成する。コンダクタンス素子54(59)は、第2(第1)の積分器の出力を第1(第2)の積分器の入力に結合する。
第3の演算増幅器60は、コンダクタンス素子61及び62とともに、両方の積分器の間に位置するインバータを形成し、コンダクタンス素子58及び59が平面極零プロット内の最適な位置に少なくとも1個の極を位置付けるために必要な負の値を有することを可能する。
上記演算増幅器、アドミッタンス素子及びコンダクタンス素子の代替及び/又は付加に関しては、上記参照のこと。アドミッタンス素子51及び56が
Yb=sCb+Gbr
であり、アドミッタンス素子52及び57が
Ya=sCa+Gar
であるならば、コンダクタンス素子53はGaであり、コンダクタンス素子58は−Gaであり、コンダクタンス素子54はGbであり、コンダクタンス素子59は−Gbである。上記負の値は上記インバータによって実現される。伝達関数は
Hp(s)=−(sCa+Gar+jGa)/(sCb+Gbr+jGb)
になり、極は
sx=−(Gbr+jGb)/Cb
において見出され、零は
s0=−(Gar+jGa)/Ca
において見出され得る。
Yb=sCb+Gbr
であり、アドミッタンス素子52及び57が
Ya=sCa+Gar
であるならば、コンダクタンス素子53はGaであり、コンダクタンス素子58は−Gaであり、コンダクタンス素子54はGbであり、コンダクタンス素子59は−Gbである。上記負の値は上記インバータによって実現される。伝達関数は
Hp(s)=−(sCa+Gar+jGa)/(sCb+Gbr+jGb)
になり、極は
sx=−(Gbr+jGb)/Cb
において見出され、零は
s0=−(Gar+jGa)/Ca
において見出され得る。
本発明の保護範囲はここに記載された実施形態に限定されないことに注意すべきである。また、本発明の保護範囲は請求項中の参照番号によっても限定されない。「含む(comprising)」という文言は請求項に挙げられた部品以外の部品を排除しない。要素の前に置かれた冠詞“1の”(a,an)は、それらの要素が複数個であることを排除しない。本発明の一部を形成する手段は、専用ハードウェアの形態で実現してもよく、又は、プログラム用プロセッサの形態で実現してもよい。本発明は、それぞれの新しい特徴、又は、特徴の組み合わせに存在する。
Claims (9)
- 信号をフィルタリングする少なくとも2個のフィルタを含むポリフェーズフィルタであって、
前記フィルタはフィルタリングされた信号を積分する積分器に結合されていることを特徴とするポリフェーズフィルタ。 - 積分器の出力はコンダクタンス素子を介してその前の積分器の入力に結合されていることを特徴とする請求項請求項1に記載のポリフェーズフィルタ。
- 積分器の出力はキャパシタを介して次の積分器の入力に結合されていることを特徴とする請求項2に記載のポリフェーズフィルタ。
- 積分器はフィードバック経路にアドミッタンス素子を備えた増幅器を含むことを特徴とする請求項3に記載のポリフェーズフィルタ。
- フィルタは受動素子を含み、1の増幅器は1の演算増幅器を含むことを特徴とする請求項4に記載のポリフェーズフィルタ。
- 受動素子は抵抗及びキャパシタを含み、アドミッタンス素子は互いに並列に接続されたキャパシタ及びコンダクタンス素子を含むことを特徴とする請求項5に記載のポリフェーズフィルタ。
- 積分器の間で少なくとも1つの信号反転を含むことを特徴とする請求項6に記載のポリフェーズフィルタ。
- 信号をフィルタリングする少なくとも2個のフィルタを含むポリフェーズフィルタで使用する積分器であって、
前記フィルタはフィルタリングされた信号を積分する積分器に結合されていることを特徴とする積分器。 - 信号をフィルタリングする少なくとも2個のフィルタを含むポリフェーズフィルタを含む受信機であって、
前記フィルタはフィルタリングされた信号を積分する積分器に結合されていることを特徴とする受信機。
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