JP2005353065A - 透過伝送モードでメモリモジュールをテストする方法及びこれを実行するためのメモリモジュールのハブ。 - Google Patents

Abstract

【課題】メモリモジュールを透過伝送モードに転換し、受信されたデータによりメモリモジュールの故障があるか否かを検出することができるメモリモジュールのテスト方法及びこれを実施するための回路を提供する。
【解決手段】透過伝送モードへの転換の際、メモリモジュールのタブｔａｂが有するピン数の不一致を解決するためのメモリモジュールの入出力データピンは入力ピンで構成される。
【選択図】 図２

Description

本発明はメモリモジュールをテストするための方法に関し、さらに詳細にはメモリモジュールのハブでメモリの故障の可否をテストする方法に関する。

ＣＰＵ速度が増加することによってＣＰＵを含むシステム性能を向上させるためのメインメモリの速度と集積度を増加させるための努力が持続的に行われている。メインメモリのデータ入出力速度の増加のためのＣＰＵとメモリとの間には高速パケット送受信の可能なバス構造が採用され、メインメモリの記憶容量の増加のために所定のＰＣＢ上にメモリを搭載してメモリモジュールが使用されている。

メモリモジュールの種類は、大きくＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）とＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）とに分けられる。ＳＩＭＭはＰＣＢの一方の面にメモリを搭載したものであり、ＤＩＭＭはＰＣＢの両方の面に複数のメモリを搭載したものである。

メモリモジュールの使用によってメインメモリの記憶容量は増加する。また、メモリのデータ入出力速度を向上させるためにメモリのクロック周波数を上昇させデータの伝送速度を上昇させなければならない。また、メモリの容量を増やすためには、メモリモジュールに搭載されるメモリの数を増やすかまたはマザーボードのスロット数を増加させ、多くのメモリモジュールをマザーボードに実装する。

しかし、メモリのクロック周波数を増加させるとメモリが有するタイミングマージンが減少され、スロットの数を増加させると伝送経路上に負荷が増大して信号の伝送が弱まる。このような負荷の発生を補償するためのＤＩＭＭがレジスタードＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ）である。

前記レジスタードＤＩＭＭがマザーボードに実装される場合、負荷の発生を補償するという長所を有する。しかし、スロットが多かったりクロックの周波数が高かったりする場合、伝送線路上で反射波が発生して伝送効率を低下させるという短所を有する。このような短所を克服するためのＤＩＭＭがバッファ型ＤＩＭＭ（Ｂｕｆｆｅｒｅｄ ＤＩＭＭ）である。前記レジスタードＤＩＭＭはパケットを受信してメモリコマンドに転換するハブを有する。

従来の技術によるメモリモジュールのテスト方法において、システムに実装された複数のメモリモジュールの間には高速のパケットが伝送されるに適合したバス構造が形成され送信されたパケットにはそれぞれのメモリモジュールの宛先を示す認識コードが含まれる。従って、ハブを通じて受信されたパケットとモジュールの認識コードが一致する場合、該当メモリモジュールのハブは受信されたパケットに対する信号処理を実施してデータを該当メモリに伝送する。

また、パケットを用いたデータの送受信が起こるので、メモリモジュールが正常動作しているか否かを高速のパケットを用いて検査することは従来のテスト装置では相当難しい。

テスト装置でメモリモジュールをテストする場合、２種類の方法を使用することができる。

一番目は、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）を用いる方法である。これは特別なモード選択信号がメモリモジュール外部で印加される場合、ハブ内部にすでに具備されたテストロジックがメモリをテストするのである。ただ、このような方法はすでに具備されたテストロジックによってメモリがテストされるので、固定されたテストパターンに対するテストが実施され、テスト範囲が狭くなるという短所を有する。

二番目は、透過伝送モードでテストを実施する方法である。透過伝送モードテストはメモリモジュールに所定の制御信号の印加を通じて、テスト装置から入力される信号が通常の回路を通過せずに直接メモリに印加される。ただ、この場合、直接ハブにメモリ情報を印加するのでメモリモジュールのタブ数と前記テストに必要なメモリ情報のための必要なタブ数が一致しないという問題点がある。

また、ハブ内でデータの比較が実施される場合、メモリに入力されたデータをレジスタに格納するようになる。比較動作を実施するためのレジスタの使用はハブの構成を複雑にし、比較データの間の同期化が困難となる。

表１はバッファ型ＤＩＭＭ（Ｂｕｆｆｅｒｅｄ ＤＩＭＭ、ＢＤＩＭＭ）のタブの数とテストのために必要なメモリ情報のためのタブ数とを比較した表である。

正常動作の場合はＢＤＩＭＭ上のハブに入力されるか又はハブから出力される信号は全部差動信号である。また、メモリ制御部からＢＤＩＭＭ方向に入力されるパケットをノースバウンド、ＢＤＩＭＭでメモリ制御部方向に入力されるパケットをサウスバウンドと称し、前記パケットのうちハブに入力されるパケットを第１（ｐｒｉｍａｒｙ）と、ハブで出力されるパケットを第２（Ｓｅｃｏｎｄｒａｙ）とする。

表１に示すように、前記ＢＤＩＭＭのタブ数（またはピンの数）は第１ノースバウンド（Ｐｒｉｍａｒｙ Ｎｏｒｔｈｂｏｕｎｄ、ＰＮ）のための１４個、相補的な第１ノースバウンド（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｐｒｉｍａｒｙ Ｎｏｒｔｈｂｏｕｎｄ，/ＰＮ）のための１４個、第１サウスバウンド（ Ｐｒｉｍａｒｙ Ｓｏｕｔｈｂｏｕｎｄ，ＰＳ）のための１０個、相補的な第１サウスバウンド（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｐｒｉｍａｒｙ Ｓｏｕｔｈｂｏｕｎｄ，/ＰＳ）のための１０個、第２のノースバウンドＳＮのための１４個、相補的な第２ノースバウンド/ＳＮのための１４個、第２サウスバウンドＳＳのための１０個、相補的な第２サウスバウンド/ＳＳのための１０個を有することができる。例えば、前記ＢＤＩＭＭは合計９６個のタブ数（またはピン数）を有することができる。しかし、透過伝送モードでテストするためには、例えば、メモリ情報、即ち、メモリ制御信号（/ＲＡＳ、/ＣＡＳ、/ＣＡＳ、/ＷＥなど）のための８個のタブ（またはピン）、アドレスのための１８個のタブ（またはピン）、データＤＱ信号の送受信のための７２個のタブ（またはピン）、データストローブ信号ＤＱＳを送受信するための１８個のタブ（またはピン）で少なくとも合計１１６個のタブ（またはピン）が必要である。即ち、ＢＤＩＭＭを透過伝送モードでテストする場合タブまたはピン数が不足になるという問題点がある。

上述のような問題点を解決するための本発明の第１の目的は、メモリモジュールの透過伝送モードテストで発生するピン数の不一致の問題を解決してメモリモジュールをテストする方法を提供することにある。

また、本発明の第２の目的は、メモリモジュールの透過伝送モードテストで発生するピン数の不一致の問題を解決するためのメモリモジュールのハブを提供することにある。

前記第１目的を達成するための本発明は、メモリモジュールのハブを透過伝送モードに転換する段階と、第１アドレスに対応する第１データをハブに入力する段階と、前記ハブの第１データをメモリの第１アドレスに入力する段階と、前記第１期待データをハブに入力する段階と、前記メモリの第１アドレスに格納された第２データをハブに出力する段階と、前記第１期待データ及び前記第２データを比較する段階と、を含むメモリモジュールのテスト方法を提供する。

前記第２目的を達成するための本発明は、入力信号を受信し、透過伝送モードイネーブル信号によって正常モードまたは透過伝送モードに転換するための透過伝送モード転換部と、前記透過伝送モード転換部が正常モードの場合、前記透過伝送モードの出力信号を処理するための信号処理部と、前記透過伝送モード転換部が透過伝送モードの場合、前記透過伝送モード転換部からデータ信号を受信し前記受信された信号を用いてメモリの故障の可否を判断するためのデータ比較部と、を含むメモリモジュールのハブを提供する。

メモリモジュールの透過伝送モードテストで発生するピン数の不一致の問題を解決するができる。

以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。

（実施形態）
本実施形態においては、メモリモジュールのテストの際メモリモジュールに高速のパケットを印加せず、テスト装置でメモリモジュールを直接テストする。即ち、ハブは高速のパケットを信号処理して各種コマンド及びデータを形成する通常の過程の代わりに透過伝送モードの転換を通じてメモリの動作に必要なコマンド及びデータを形成する。

図１は本発明の一実施形態によるメモリモジュールのハブを示すブロック図である。

図１に示すように、メモリモジュールのハブ２００は透過伝送モード転換部２３０、データ比較部２４０及び信号処理部２５０を有する。

透過伝送モード転換部２３０は、透過伝送モードイネーブル信号ＴＰＥの制御によって正常モードまたは透過伝送モードで動作する。本実施形態において正常モードはメモリモジュールにパケットが印加され、メモリモジュールの信号処理部２５０で前記パケットを処理してメモリ制御信号、アドレス信号、データ信号に処理することを示す。また、本実施形態において透過伝送モードはテスト装置で直接メモリ３７０をテストするのに必要なメモリ制御信号、アドレス信号及びデータ信号を印加することを示す。

従って、透過伝送モード転換部２３０の正常モード動作の場合にはパケットの形態で入力された入力信号は信号処理部２５０に入力される。また、透過伝送モード転換部２３０の透過伝送モード動作の場合には入力信号はメモリ３７０またはデータ比較部２４０に入力される。信号処理部２５０は透過伝送モードでは動作しない。従って、透過伝送モード動作の場合、入力されるメモリ制御信号及びアドレス信号はメモリ３７０に入力され、データ信号はデータ比較部２４０に入力される。透過伝送モードの際にはメモリモジュール上のタブが不足するのでテスト装置からハブのモード転換部２３０に入力されるデータ量はメモリに用いられる実際のデータより少ない量である。
データ比較部２４０は透過伝送モードでデータ信号を受信してメモリ３７０に伝送する。また、データ比較部２４０はメモリ３７０の出力データを受信し、テスト装置から入力される期待データ信号と比較してメモリ３７０の故障の可否を確認する役割を実施する。即ち、データ選択信号ＤＳＳの制御によってデータ信号をメモリに伝送するかデータの比較が行われる。

入力されるデータ信号がメモリに入力されるデータであることをデータ選択信号ＤＳＳが示すと、前記データ信号はメモリ３７０に入力される。また、入力されるデータ信号が期待データ信号であることを示すと、前記データ信号は期待データとして認識されメモリの出力データと比較される。信号処理部２５０は透過伝送モード転換部２３０が正常モードで動作する場合、パケットを受信して、メモリ制御信号、アドレス信号及びデータ信号をメモリに入力する。

図２は本発明の他の実施形態によるメモリモジュールのハブを示すブロック図である。

図２で、データ比較部３３０は正常モードでモード転換部３１０からパケットを受信する。

信号処理部３５０は正常モードの書き込み動作の際は、モード転換部３１０で出力されるパケットをメモリ情報、即ち、メモリ制御信号、アドレス及びデータに変換してそれぞれモジュールに実装されたメモリ３７０とデータ比較部３３０に伝送する。

正常モードの読み取り動作の際はモード転換部３１０で出力されるパケットをメモリ情報、即ち、メモリ制御信号とアドレスに変換してモジュールに実装されたメモリ３７０に伝送する。メモリ３７０から出力される読み出しデータはデータ比較部３３０から信号処理部３５０によって入力を受けて、パケット化してモード転換部３１０に伝送する。

データ比較部３３０は正常モードの書き込み動作の際には信号処理部３５０から入力されるデータをメモリ３７０に伝送し、正常モードの読み取り動作の際にはメモリ３７０から出力される読み出しデータを信号処理部３５０に伝送する。

一方、データ比較器３３０は透過伝送モードの書き込み動作の際にはモード転換部３１０を通じてテスト装置から入力されるデータの入力を受けてメモリに書かれる量だけ乗算した後メモリ３７０に伝送する。
また、データ比較器３３０は透過伝送モードの読み取り動作の際にはモード転換部３１０を通じてテスト装置から入力される期待データの入力を受けて、メモリ３７０から出力される読み出しデータとそれぞれデータ値を相互比較する。データ比較器３３０に提供されるデータ量はメモリ３７０に実際に書かれるデータより少ないことが望ましい。

図３は本発明の一実施形態による透過伝送モード転換部を示すブロック図である。

図３に示すように、透過伝送モード転換部３１０は透過伝送モードイネーブル信号ＴＰＥに応答する少なくとも一つの制御信号転換部、少なくとも一つのアドレス信号転換部及び少なくとも一つのデータ信号転換部を有する。

第１制御信号転換部５１０は入力信号を受信し、テスト装置からタブの任意のピンから入力される入力信号をメモリまたは信号処理部に伝送する。テスト装置でメモリに制御信号が入力される場合、第１制御信号転換部５１０は透過伝送モードで動作してメモリに制御信号を印加する。望ましくは、信号転換部５１０−１、５１０−２、．．．、５１０−Ｎの数はメモリの制御信号の数に適切に調節されることができる。

第１アドレス信号転換部５３０は入力信号を受信し、テスト装置からタブの任意のピンから入力される入力信号をメモリまたは信号処理部に伝送する。テスト装置でメモリ制御信号が入力される場合、第１アドレス信号転換部５３０は透過伝送モードとして動作してメモリにアドレス信号を印加する。望ましくは、アドレス信号転換部の数はアドレス信号の数によって適切に調節されることができる。

第１データ信号転換部５５０は入力信号を受信しテスト装置からタブの任意のピンから入力される入力信号を信号処理部またはデータ比較部に伝送する。テスト装置でデータ信号が入力される場合、第１データ信号転換部５５０は透過伝送モードとして動作してデータ比較部にデータ信号を印加する。望ましくは、データ信号転換部５５０−１、５５０−２、．．．、５５０−Ｎの数はメモリのデータ信号の数によって適切に調節されることができる。

図４は本発明の一実施形態による制御信号転換部を示す回路図である。

図４に示すように、制御信号転換部５１０は第１制御信号経路６０１、第２制御信号経路６０３及び差動増幅器６０５を有する。

透過伝送モードでメモリモジュールのタブに位置してＰＳＯピンを通じて/ＲＡＳ信号が入力され、/ＰＳＯピンを通じて/ＣＡＳ信号が入力される。前記/ＲＡＳ及び/ＣＡＳ信号はテスト装置から直接入力される。また、透過伝送モードイネーブル信号ＴＰＥによってトランジスタＱ１及びＱ４はターンオンされる。トランジスタＱ１及びＱ４のターンオンによって制御信号転換部５１０は透過伝伝送モードで動作する。

/ＲＡＳ信号はトランジスタＱ１を通じてメモリに入力され、/ＣＡＳはトランジスタＱ４を通じてメモリに入力される。即ち、メモリ制御信号である/ＲＡＳ信号はテスト装置から入力され、第１制御信号経路６０１を形成するトランジスタＱ１を通じてメモリに入力される。また、メモリ制御信号である/ＣＡＳ信号はテスト装置から入力され、第２制御信号経路６０３を形成するトランジスタＱ４を通じてメモリに入力される。

ＰＳＯ及び/ＰＳＯピンにパケットが印加される場合、制御信号転換部５１０は正常モードで動作する。即ち、トランジスタＱ２及びＱ３がターンオンされ差動増幅器６０５が動作し、差動増幅器６０５の出力は信号処理部３５０に入力される。

本実施形態で図示されていないが、アドレス信号変換部５３０及びデータ信号変換部５５０の回路も上述した図４の制御信号変換部５１０と同様である。ただ、それぞれのアドレス信号変換部５３０及びデータ信号変換部５５０の入力端子に接続されたタブピンの構成は異なる。また、透過伝送モードの動作の場合、データ信号変換部５５０の出力はデータ比較部３３０に入力され、正常モード動作の場合、データ信号変換部の出力は信号処理部３５０に入力される。

図５は本発明の一実施形態によるデータ比較部を示すブロック図である。

図５に示すように、データ比較部３３０はデータ選択器７１０、書き込みバッファ７３０、比較器７９０及びマスク/ディマクス７５０を有する。

データ選択器７１０はデータ選択信号によってデータ信号を書き込みバッファ７３０または比較器７９０に入力する。データ選択信号によってデータ信号がメモリ３７０に入力されるデータ信号である書き込みデータ信号として判断される場合、データ選択器７１０は書き込みバッファ７３０に書き込みデータ信号を出力する。書き込みバッファ７３０に入力された書き込みデータ信号は所定の遅延時間を有して出力され、マクス/ディマクス（ｍｕｘ／ｄｅｍｕｘ）７５０を通じてメモリ３７０に入力される。また、データ選択信号によってデータ信号がメモリ３７０から出力されるデータと比較される期待データ信号であることとして判断される場合、データ選択器７１０は比較器７９０に期待データ信号を出力する。即ち、期待データ信号はデータ選択器７１０及び比較器７９０で構成される第２データ比較経路を通じて比較器７９０に入力される。

また、データ選択器７１０に入力された期待データ信号はメモリ３７０の出力データと比較される。メモリ３７０の出力データはマクス/ディマクス７５０を通じて比較器７９０に入力される。即ち、メモリ３７０の出力データはマクス/ディマクス７５０及び比較器７９０で構成される第１データ比較経路を通じて比較器７９０に入力される。比較器７９０の比較結果はテスト装置に出力される。

比較器７９０では所定のメモリアドレスに格納されたメモリ３７０の出力データと期待データとを比較してメモリの故障の発生の可否をテストする。

図６は本発明の他の実施形態によるデータ比較部の一実施形態を示すブロック図である。

図６に示すように、データ比較部３３０は正常データパス８１０、データ選択器８２０、書き込みパス８３０及び比較パス８４０を含む。透過伝送イネーブル信号ＴＰＥは正常モードではノンアクティブ状態（例えば、ロジックロー）であり透過伝送モードでは、アクティブ状態（例えば、ロジックハイ）に設定される。

正常データパス８１０は正常モード書き込み動作の際はＴＰＥ信号に応答するスイッチ８１１、書き込み信号ＷＲに応答するスイッチ８１３、及び読み取り信号ＲＤに応答するスイッチ８１５を含む。正常モードの書き込み動作で、信号処理部３５０から入力されるデータを前記ＴＰＥ信号に応答するスイッチ８１１と書き込み信号ＷＲに応答するスイッチ８１３を通じてメモリ３７０に伝送する。正常モードの読み取り動作で、メモリ３７０から入力されるデータを読み信号ＲＤに応答するスイッチ８１５と前記ＴＰＥ信号に応答するスイッチ８１１を通じて信号処理部３５０に伝送する。一方、透過伝送モード動作の際は前記ＴＰＥ信号がロジックハイに設定されるので正常データパス８１０にデータが伝達されない。

正常モードで、スイッチ８１７がＴＰＥ信号のノンアクティブ状態に応答してターンオフされるのでデータがデータ選択器８２０に伝達されない。透過伝送モード動作ではスイッチ８１７がＴＰＥ信号のアクティブ状態に応答してターンオンされデータがモード転換部３１０からデータ選択器８２０に伝送される。データ選択器８２０に伝送されたデータはデータ選択信号（以下「ＤＳＳ」という。）に応答して書き込みパス８３０または比較パス８４０に伝送する。即ち、データ選択器８２０はデータ選択信号ＤＳＳに応答して透過伝送モード書き込みの場合はデータ選択器８２０に伝送されたデータを書き込みパス８３０に伝送し透過伝送モード読み取りの際には比較パス８４０に伝送する。

書き込みパス８３０はバッファ８３１と乗算器８３３を含む。バッファ８３１はデータ選択器８２０で入力されるデータを乗算器（ｍｕｌｔｉｐｌｉｅｒ）８３３に伝送するためにバッファリングする。乗算器８３３は伝送されたデータを複数個のデータグループに乗算してデータ量を増やした後それぞれのデータグループをメモリに伝送する。前記複数個のデータグループはデータ選択器８２０に伝送されたデータに比べて増加されたデータ量を有する。書き込みパス８３０で、テスト装置からメモリモジュール上のタブに入力された少ない量のデータが乗算されメモリに書き込まれる。前記データは同時に複数のメモリとして書かれる。

比較パス８４０は比較器８４１及びマルチプレクサ８４３を含む。比較パス８４０は透過伝送モードの読み取り動作の際活性化される。比較器８４１は透過伝送モード動作の際、モード転換部３１０で入力される期待データを前記ＴＰＥと前記ＤＳＳ応答してデータ選択器８２０から入力を受ける。マルチプレクサ８４３は透過伝送モードの読み取り動作によってメモリから出力される複数の読み出しデータの入力を受けて前記複数の読み出しデータを前記期待データと比較されることができるように比較器８４１に出力する。比較器８４１は前記期待データとマルチプレクサ８４３から出力されるデータの値を比較し比較された結果値をテスト装置に出力する。

即ち、透過伝送モードの読み取り動作の際にはテスト装置からモジュールのタブに少ない量の期待データがハブに入力され比較器８４１でメモリ３７０の多くの量の読み出しデータと期待データを比較してメモリ８４１の不良を判断するようになる。このような方法を使用するとメモリの多くの量の読み出しデータが直接メモリモジュールタブに入力される必要がないので透過伝送モードの際に示されるメモリモジュールタブの不足を解決することができる。

図７は図５のデータ比較部の動作を説明するためのタイミング図である。

図７に示すように、クロック供給ラインを通じてメモリ３７０にはメモリクロックが印加され前記メモリクロックに同期されハブには入力コマンドが印加される。ハブに入力された入力コマンドは所定の遅延時間を経てメモリクロックに同期されメモリ３７０に印加される。メモリ３７０に印加されるコマンドはメモリクロック１周期分だけ遅延される。

メモリ３７０に印加されるコマンドによってハブにはデータが入力される。前記データはＤ０、１及びＤ２、３はメモリ３７０に印加される書き込みコマンドによってハブに印加され、書き込みバッファ７３０及びマクス/ディマクス７５０を通じてＤ０、Ｄ１、Ｄ２及びＤ３の形態でメモリ３７０に入力される。また、リードコマンドによってＱ１、Ｑ２、Ｑ３及びＱ４の形態でメモリから出力される。データＱ１、Ｑ２、Ｑ３及びＱ４はマクス/ディマクスを通じて比較器７９０に入力され、ハブに印加されるデータＤ０、Ｄ１及びＤ２、Ｄ３はデータ選択器７１０を通じて１クロック遅延され比較器に入力される。比較器７９０ではそれぞれＤ０、Ｄ１、Ｄ２、Ｄ３をＱ０、Ｑ１、Ｑ２、Ｑ３と比較する。前記データの比較結果は比較器７９０からテスト装置に出力される。

図８は図６のデータ比較部の動作を説明するためのタイミング図である。

図８ではメモリモジュール３７０にＸ８のメモリが９個実装されており、透過伝送モードのテスト動作の際前記メモリのバースト長（Ｂｕｒｓｔ ｌｅｎｇｔｈ）が２に設定された場合を仮定する。また、透過伝送モードではメモリモジュール３７０のハブとテスト装置との間にメモリ情報が送受信される。

前述した図面と共に図８を参照すると、メモリモジュール３７０上のクロック供給ラインを通じてメモリにはメモリクロックが印加される。

まず、アクティブコマンドがハブのモード転換部３１０に入力され前記アクティブコマンドは前記メモリクロック１周期分だけ遅延されメモリに直接入力される。一定時間遅延の後、テスト装置から書き込みコマンドがハブのモード転換部３１０に入力される。前記書き込みコマンドは前記メモリクロック１周期分だけ遅延されメモリ３７０に直接入力される。前記書き込みコマンドに応答してメモリモジュール１６個のタブを通じてＸ１６の書き込みデータＤ０〜Ｄ１５がモード転換部３１０に入力される。前記入力された書き込みデータはデータ選択器８２０でデータ選択信号に応答して書き込みパスのバッファ８３１を通じて乗算器８３３に伝送される。前記乗算器で前記Ｘ１６の書き込みデータＤ０〜Ｄ１５は前記メモリクロック一周期に２つずつ、即ち、バースト長が２であるＸ８データに変換され、これを９回複写し合計１６×９＝１４４個の書き込みデータに乗算された後それぞれの９個のメモリに前記書き込みデータと同様な１６ビットのデータが入力される。

前記乗算された書き込みデータがメモリに書かれた後テスト装置からリードコマンドがハブのモード転換部３１０に入力される。前記リードコマンドに応答して、期待データＲ０〜Ｒ１５も前記テスト装置からモジュール上の１６個のタブを通じてモード転換部３１０に入力される。前記期待データはモード転換部３１０でＴＰＥに応答してデータ比較部３３０のデータ選択器８２０に伝送される。データ選択器８２０で前記期待データはデータ選択信号ＤＳＳによって比較パスの比較器８４１に入力される。

また、前記リードコマンドは前記メモリクロック１周期分だけ遅延されメモリに直接入力され一定の時間遅延の後、それぞれのメモリ３７０からそれぞれバースト長が２であるＸ８のデータが出力され合計１４４のデータが読み出しされる。前記読み出しデータはマルチプレクサ８４３に入力されマルチプレクサ８４３で順次に選択され前記期待データと比較されることができるように比較器８４１に伝送される。比較器８４１ではデータ選択器８２０から伝送された期待データと前記読み出しデータを比較しその比較結果をテスト装置に出力する。

図９は本発明の望ましい実施形態によるメモリモジュールのテスト方法を示す順序図である。

図９に示すように、前記メモリモジュールのハブを透過伝送モードに転換する（Ｓ１００）。透過伝送モードへの転換はハブの外部で透過伝送モードイネーブル信号を印加することによって行われる。図３及び図４で説明されたように伝送モジュールイネーブル信号ＴＰＥによって透過伝送モード転換部３１０、５１０では制御信号経路、アドレス信号経路及びデータ信号経路が形成される。

続けて、透過伝送モードに転換されたハブに第１アドレスに対応する第１データを印加する（Ｓ２００）。望ましくは、制御信号経路を通じてコマンドを成すメモリ制御信号を印加し、アドレス信号経路に第１アドレスを印加し、データ信号経路に第１データをデータ選択部に入力する。また、データ選択部に入力された第１データはデータ選択信号によって第１データ書き込み経路に伝送される。

続いて、ハブに印加された第１データをメモリの第１アドレスに入力する（Ｓ３００）。従って、第１データ書き込み経路上の第１データはメモリに印加される。前記第１データは前記メモリに実際書かれるデータ量より少ない量を有する。従って、前記第１データは前記ハブの乗算器、例えば、マルチプレクサ８４３によって乗算された後メモリに提供される。

続いて、第１期待データをハブに入力する（Ｓ４００）。前記第１期待データは第１データと同様のものでテスト装置から直接印加される。透過伝送モードで動作するハブのデータ経路を通じて第１期待データはデータ比較部に入力される。データ比較部は第１期待データがメモリに入力されたか否かを判断する。判断動作によって第１期待データは第２データ比較経路に伝送される。

前記各段階（Ｓ１００〜Ｓ６００）は任意の順序で実施されることができ、特に、第１期待データをハブに入力する段階（Ｓ４００）とメモリの第１アドレスに格納されたデータを出力する段階（Ｓ５００）は順序を変えて進行することもできる。

続けて、メモリも第１アドレスに格納されたデータをハブに出力する（Ｓ５００）。メモリに格納されたデータの出力はメモリも読み取り動作に必要な制御信号をメモリに印加し、第１アドレスをメモリに印加する動作によって起こる。メモリから出力された第１アドレスのデータ比較部の第２データ選択経路に伝送される。

データ比較部では前記メモリの第１アドレスから出力されたデータと第１期待データとを比較する（Ｓ６００）。また、前記２個のデータの比較結果はテスト装置に出力される。

図１０は本発明の一実施形態により従来のテスト装置を用いたバッファメモリモジュール（ｂｕｆｆｅｒｅｄ ＤＩＭＭ）のテスト動作を示す図面である。

図１０に示すように、従来の１１６個のシングルエンド入出力端子を有するレジスタメモリモジュールテスト装置９００はコマンドとアドレスのための２６個のタブとデータＤＱ、ＤＱＳのための９０個のタブを有する。即ち、合計１１６個のＴＡＢを有する。

本発明の好適な実施の形態によるメモリモジュール（例えば、ｂｕｆｆｅｒｅｄ ＤＩＭＭ）１０００は４８個の差動入力対（合計９６個の差動入出力端子）を有する。

本発明の一実施形態において、テスト装置９００で合計７２個のデータラインのうち１６個のデータラインを通じて１６ビットデータをテストデータでバッファメモリモジュール１０００に提供する。バッファメモリモジュールの内部メモリチップに印加されるコントロール信号及びアドレス信号Ｃ/Ａは従来技術と同様の方法で提供される。

従って、/ＣＳ、/ＲＡＳ、/ＣＡＳ、/ＷＥ、ＣＫＥ及びＯＤＴなどのようなメモリチップの８個のコントロール信号ラインと１８個のアドレスラインの合計２６個のＣ/Ａラインと、１６個のデータラインが使用される。
バッファメモリモジュール１０００では１４対の第１ノースバウンド端子と、１０対の第２サウスバウンド端子の合計４８個の端子を通じてテスト装置と接続される。４８個の端子のうち４２個の端子はＣ/Ａライン、１６データラインと接続される。

図１１は本発明によるバッファメモリモジュールのブロック図である。

図１１に示すように、バッファメモリモジュール１０００は差動入力部１１００、シングルエンド入力部１２００、パケット信号処理部１３００、テスト回路１４００、メモリチップ１５００を含む。

バッファメモリモジュール１０００は、例えば、４８対の端子のうち２４対の入力端子、即ち、１４対の第１ノースバウンド端子と１０対の第２サウスバウンド端子は差動入力部１１００及びシングルエンド入力部１２００に共通接続される。
差動入力部１１００及びシングルエンド入力部１２００はテストモード制御信号ＴＰＥに応答してイネーブルまたはディスエイブルされる。差動入力部１１００はテストモード制御信号ＴＰＥのノンアクティブ状態でイネーブルされアクティブ状態でディスエイブルされる。

差動入力部１１００は２４対の入力信号を入力して２４個の差動信号を発生してパケット信号処理部１３００に提供される。パケット信号処理部１３００では通常的なバッファメモリモジュールのパケット信号を処理する。

シングルエンド入力部１２００はテストモード制御信号ＴＰＥのノンアクティブ状態でディスエイブルされアクティブ状態でイネーブルされる。

差動入力部１１００及びシングルエンド入力部１２００の詳細回路は図５に示した回路と同一の構成される。

テスト回路１４００はモード制御信号ＴＰＥ、データ選択信号ＤＳＳを入力する。

テスト回路１４００は正常モードではパケット信号処理部１３００から提供された７２データラインをメモリチップ１５００に接続して７２ビットデータが互いに伝送されるようにする。

テストモードではシングルエンド入力部１２００から提供された１６ビットデータを入力し、メモリチップ１５００に７２ビットデータを書くか、アクセスされた７２ビットデータを入力する。

図１２はテスト書き込み動作を説明するための図面である。

図１２に示すように、テスト回路１４００は１６ビットテスト書き込みデータの入力を受けて９回複写して合計１４４ビットデータを生成する。生成された１４４ビットデータは７２ビットずつ２回に分けてメモリチップ１５００に書かれるようになる。

即ち、９個のメモリチップに８ビットずつバースト長２で書き込みされる。従って、９個のメモリチップにはそれぞれ１６ビットの動作なテスト書き込みデータが格納される。

図１３はテスト比較動作を説明するための図面である。

図１３に示すように、メモリチップ１５００にそれぞれ用いられた１６ビットテスト書き込みデータは２バトス長さのバーストリード動作によって８ビットずつ２回に分けてアクセスされる。従って、テスト回路１４００には９個のメモリチップからアクセスされた合計１４４ビットデータが提供される。

テスト回路１４００では１４４ビットデータを１６ビットずつ１６ビット期待データと９回に分けて順次に比較する。比較結果メモリチップからアクセスされたデータと期待データが同一であるか否かの判断によって該当メモリチップの不良があるか否かをテストするためにその比較結果を生成してテスト装置に提供する。テスト回路１４００の詳細回路は前述した図６の回路構成と同一である。

本実施形態による場合、透過伝送モードのテストの際メモリモジュール上のハブでデータを乗算して期待データと比較する。従って、メモリテスト動作で従来のメモリモジュールタブ数の不足を解決することができるようになる。

また、テスト装置から多様なテストパターンをメモリに入/出力することができるのでテストカバレージが拡張されるという長所を有するようになる。
上述のような本発明の好適な実施の形態によると、透過伝送モードテストでデータ比較部に信号の入力のみがあるので入出力ピンを入力ピンに転換してメモリモジュールのピン配置を容易に構成することができる。また、データ比較器で受信されるデータの比較の際データの格納のためのレジスタが要求されないのでメモリモジュール回路が有する回路の複雑性が減少されうる。
以上、本発明の好適な実施形態によって詳細に説明したが、本発明はこれに限定されず、当業者であれば、本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。

本発明の好適な一実施形態によるメモリモジュールのハブを示すブロック図である。 本発明の好適な他の実施形態によるメモリモジュールのハブを示すブロック図である。 本発明の好適な一実施形態による透過伝送モード転換部を示すブロック図である。 本発明の好適な一実施形態による制御信号転換部を示す回路図である。 本発明の好適な一実施形態によるデータ比較部を示すブロック図である。 本発明の好適な他の実施形態によるデータ比較部の一実施形態を示すブロック図である。 図５のデータ比較部の動作を説明するためのタイミング図である。 図６のデータ比較部の動作を説明するためのタイミング図である。 本発明の好適な一実施形態によるメモリモジュールのテスト方法を示す順序図である。 本発明の好適な一実施形態により従来のテスト装置を用いたバッファメモリモジュール（ｂｕｆｆｅｒｅｄ ＤＩＭＭ）のテスト動作を示す図面である。 本発明によるバッファメモリモジュールのブロック図を示す。 テスト書き込み動作を説明するための図面である。 テスト比較動作を説明するための図面である。

符号の説明

３０１ 透過伝送モード転換部
３３０ データ比較部
３５０ 信号処理部
３７０ メモリ
６１０ データ選択器
６３０ 書き込みバッファ
６９０ 比較器

Claims (29)

1. メモリモジュールのハブを透過伝送モードに転換する段階と、
   第１アドレスに対応する第１データを前記ハブに入力する段階と、
   前記ハブの第１データをメモリの第１アドレスに入力する段階と、
   第１期待データを前記ハブに入力する段階と、
   前記メモリの第１アドレスに格納された第２データを前記ハブに出力する段階と、
   前記第１期待データと前記第２データを比較する段階と、
   を含むことを特徴とするメモリモジュールのテスト方法。
2. 前記透過伝送モードに転換する段階は、
   前記ハブの外部から透過伝送モードイネーブル信号を印加する段階と、
   前記透過伝送モードイネーブル信号によってメモリに結合され制御信号を伝送する少なくとも一つの制御信号経路、前記メモリに結合されアドレス信号を伝送する少なくとも一つのアドレス信号経路または前記メモリに結合されデータ信号を伝送する少なくとも一つのデータ信号経路を形成する段階と、を含むことを特徴とする請求項１記載のメモリモジュールのテスト方法。
3. 前記透過伝送モードは、前記ハブの外部からメモリ制御信号、アドレス信号またはデータ信号を印加することを特徴とする請求項２記載のメモリモジュールのテスト方法。
4. 前記第１アドレスに対応する第１データを前記ハブに入力する段階は、
   前記少なくとも一つのデータ信号経路に前記第１データを入力する段階と、
   前記第１データが前記メモリの入力データであるか否かを判断する段階と、
   前記判断によって前記第１データを選択的に書き込み経路に伝送する段階と、を含むことを特徴とする請求項３記載のメモリモジュールのテスト方法。
5. 前記メモリの第１データ受信に関連された少なくとも一つののメモリ制御信号は、少なくとも一つの制御経路を通じて前記メモリに入力されることを特徴とする請求項４記載のメモリモジュールのテスト方法。
6. 前記メモリの第１データ受信に関連された少なくとも一つのアドレス信号は、前記少なくとも一つのアドレス信号経路を通じて前記メモリに入力されることを特徴とする請求項５記載のメモリモジュールのテスト方法。
7. 前記第１期待データを前記ハブに入力する段階は、
   前記少なくとも一つのデータ経路に前記第１期待データを入力する段階と、
   前記データ経路の第１期待データが前記メモリに入力されるか否かを判断する段階と、
   前記判断によって前記第１期待データを選択的に第２データ比較経路に伝送する段階と、を含むことを特徴とする請求項２記載のメモリモジュールのテスト方法。
8. 前記メモリの第１アドレスに格納されたデータを前記ハブに出力する段階は、
   前記制御信号経路を通じて前記メモリの読み取り動作に必要な制御信号を前記メモリに入力する段階と、
   前記アドレス信号経路を通じて前記メモリに第１アドレスを印加する段階と、
   前記第１アドレスに格納されたデータを前記ハブの第１データ比較経路に出力する段階と、を含むことを特徴とする請求項２記載のメモリモジュールのテスト方法。
9. メモリモジュールの入出力端子数とは異なる端子数を有するテスト装置から複数の差動パケット信号対が印加される差動入力端子を通じて提供された信号をシングルエンド入力する段階と、
   前記シングルエンド入力された信号に応答して前記メモリモジュールのメモリチップをテストする段階と、
   を具備することを特徴とするバッファメモリモジュールのテスト方法。
10. 前記テスト段階は、
    前記シングルエンド入力された書き込みテストデータをメモリチップに同時に格納させる段階と、
    前記第２モードで前記メモリチップに格納されたテストデータを同時にアクセスする段階と、
    前記アクセスされたテストデータを前記シングルエンド入力された期待データと各メモリチップに対応して順次に比較し、その比較結果を発生する段階と、を具備することを特徴とする請求項９記載のバッファメモリモジュールのテスト方法。
11. 前記格納段階は、
    前記シングルエンド入力された２ｑビットデータをバッファリングする段階と、
    前記２ｑビットデータをｐ個の２ｑビットデータに複製する段階と、
    前記複製された２ｐ＊ｑビットデータをｐ＊ｑビットずつ２回に分けて前記ｐ個のメモリチップに同時に提供する段階と、を含むことを特徴とする請求項１０記載のバッファメモリモジュールのテスト方法。
12. 前記比較段階は、
    前記ｐ個のメモリチップから２回に分けてｐ＊ｑビットデータをアクセスする段階と、
    前記アクセスされた２ｐ＊ｑビットデータを各メモリチップに対応する２ｑビットデータを２ｑビットデータ単位で順次にマルチプレクシングする段階と、
    前記シングルエンド入力された２ｑビット期待データと前記マルチプレクシングされた２ｑビットアクセスデータをｐ回に分けて順次に比較し、比較結果を発生する段階と、を含むことを特徴とする請求項１０記載のバッファメモリモジュールのテスト方法。
13. 入力信号を受信し、透過伝送モードイネーブル信号によって正常モードまたは透過伝送モードに転換するための透過伝送モード転換部と、
    前記透過伝送モード転換部が正常モードの場合、前記透過伝送モードの出力信号を処理するための信号処理部と、
    前記透過伝送モード転換部が透過伝送モードの場合、前記透過伝送モード転換部からデータ信号を受信し前記受信された信号を用いてメモリの故障の可否を判断するためのデータ比較部と、
    を含むことを特徴とするメモリモジュールのハブ。
14. 前記透過伝送モード転換部は、
    前記透過伝送モードイネーブル信号によってメモリ制御信号を前記メモリに伝送するための少なくとも一つの制御信号転換部と、
    前記透過伝送モードイネーブル信号によってアドレス信号を前記メモリに伝送するための少なくとも一つのアドレス信号転換部と、
    前記透過伝送モードイネーブル信号によってデータ信号をデータ比較部に入力するための少なくとも一つののデータ信号転換部と、を含むことを特徴とする請求項１３記載のメモリモジュールのハブ。
15. 前記制御信号転換部は、
    前記メモリ制御信号を前記メモリに伝送するための少なくとも一つの制御信号経路と、
    前記入力信号を差動増幅して、差動増幅信号を前記信号処理部に入力するための第１差動増幅器と、を含むことを特徴とする請求項１４記載のメモリモジュールのハブ。
16. 前記アドレス信号転換部は、
    前記アドレス信号を前記メモリに伝送するための少なくとも一つのアドレス信号経路と、
    前記入力信号を差動増幅して、差動増幅信号を前記処理部に入力するための第１差動増幅器と、を含むことを特徴とする請求項１４記載のメモリモジュールのハブ。
17. 前記データ信号転換部は、
    前記データ信号を前記信号処理部に伝送するための少なくとも一つのデータ信号経路と、
    前記入力信号を差動増幅して、差動増幅信号を前記信号処理部に入力するための第１差動増幅器と、を含むことを特徴とする請求項１４記載のメモリモジュールのハブ。
18. 前記データ比較部は、
    データ選択信号によってデータ信号の出力経路を制御するためのデータ選択器と、
    前記データ選択信号がメモリ入力を示す場合、前記データ選択器から書き込みデータを受信するための書き込みバッファと、
    前記データ選択信号がデータ比較を示す場合、前記データ選択器から期待データを受信し、前記メモリに格納されたデータを受信して前記データの比較を実施するための比較器と、を含むことを特徴とする請求項１３記載のメモリモジュールのハブ。
19. データ選択信号とデータ信号の入力を受けて、前記データ選択信号が前記データ信号がデータ書き込み信号であることを示す場合、前記データ信号をメモリモジュールのメモリに提供するためのデータ選択器と、
    前記データ選択信号が前記データ信号が期待データ信号であることを示す場合、前記データ選択器から提供されるデータ信号とメモリモジュールのメモリから出力されるデータの入力を受ける比較器と、
    を含むことを特徴とするメモリモジュールのハブのデータ比較器。
20. 前記データ選択器からデータ信号の入力を受ける書き込みバッファと、
    前記バッファからデータ信号の入力を受けて前記データ信号がデータ書き込み信号である場合、前記データ信号をメモリモジュールのメモリに提供するマルチプレクサ/デマルチプレクサと、をさらに含むことを特徴とする請求項１９記載のメモリモジュールのハブのデータ比較器。
21. データ選択信号とデータ信号を受信する段階と、
    前記データ選択信号が前記データ信号がデータ書き込み信号であることを示す場合、前記データ信号をメモリモジュールのメモリに提供する段階と、
    前記データ選択信号が前記データ信号が期待データ信号であることを示す場合、前記データ信号と前記メモリモジュールのメモリから出力されるデータの入力を受ける段階と、
    前記データ信号と前記メモリモジュールのメモリから出力されたデータを比較する段階と、
    を含むことを特徴とするメモリモジュールのハブのデータ比較方法。
22. 請求項１の方法を実施するためのハブ。
23. 請求項２１の方法を実施するためのデータ比較器
24. 請求項１９のデータ比較器を含むハブ。
25. ｐ個のメモリチップと、
    モード制御信号に応答して第１モードでは複数の差動パケット信号対が印加される入力端子から信号を差動入力する差動入力部と、
    前記モード制御信号に応答して第２モードでは前記各入力端子から信号シングルエンド入力するシングルエンド入力部と、
    前記第１モードで前記差動入力部を通じて入力された複数の差動パケット信号対をデコーディングして前記メモリチップを制御するパケット信号処理部と、
    前記第２モードで前記シングルエンド入力部を通じて入力された信号に応答して前記メモリチップをテストするテスト回路部と、
    を具備することを特徴とするバッファメモリモジュール。
26. 前記テスト回路部は、
    前記第１モードで前記パケット処理部と前記複数のメモリとの間のデータを伝送するための第１データパスと、
    前記第２モードで前記シングルエンド入力部から提供された書き込みテストデータを前記メモリチップに同時に格納させるテストデータ書き込み回路と、
    前記第２モードで前記メモリチップに格納されたテストデータを同時にアクセスしアクセスされたテストデータを前記シングルエンド入力部から提供された期待データと前記各メモリチップのアクセスされたテストデータとを順次に比較し、その結果を発生する比較回路と、を具備することを特徴とする請求項２５記載のバッファメモリモジュール。
27. 前記テストデータ書き込み回路は、
    前記シングルエンド入力部から提供された２ｑビットデータの入力を受けるバッファと、
    前記２ｑビットデータをｐ個の２ｑビットデータに複製しｐ＊ｑビットデータを２回に分けて前記ｐ個のメモリチップに同時に提供するデータ乗算器と、を含むことを特徴とする請求項２６記載のバッファメモリモジュール。
28. 前記比較回路は、
    前記ｐ個のメモリチップから２回に分けてｐ＊ｑビットデータをアクセスし、アクセスされた２ｐ＊ｑビットデータは各メモリチップに対応する２ｑビットデータずつ順次にマルチプレクシングするマルチプレクサと、
    前記シングルエンド入力部から提供された２４ビット期待データと前記マルチプレクサから提供された２ｑビットアクセスデータを比較し比較結果を発生する比較器と、を含むことを特徴とする請求項２６記載のバッファメモリモジュール。
29. 差動入力端子対と、
    第１モードでは前記差動入力端子対から入力される信号を差動入力する一つの差動信号を発生する差動入力部と、
    第２モードでは前記入力端子対から入力される信号をシングルエンド入力して二つのシングルエンド信号をそれぞれ発生するシングルエンド入力部と、を有する半導体チップモジュール。

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