従来から、スイッチング手段のスイッチング時にスイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することによりスイッチング手段を保護するためのスナバ回路が知られている。この種のスナバ回路の例としては、例えば特開平8−168236号公報に記載されたものがある。図15は従来のスナバ回路等を示したブロック図である。図15において、41は直流電源、42はスイッチング手段、43は負荷である。4Lwは直流電源41からスイッチング手段42と負荷43との直列回路までの電源配線にあるインダクタンス成分を示している。51は順方向ダイオード、52は逆方向スイッチング手段、53は静電容量、60は逆方向スイッチング手段制御信号発生手段、61は負荷サージ逓減ダイオードである。
図16は図15に示した従来のスナバ回路の動作を示すタイムチャートである。図16において、(a)はスイッチング手段42の通電(ON)/遮断(OFF)状態を示しており、(b)は逆方向スイッチング手段制御信号発生手段60の出力オンオフ信号波形を示しており、(c)は逆方向スイッチング手段52のオンオフ状態を示しており、(d)は静電容量53に流れる電流波形を示しており、(e)は静電容量53の両端電圧波形を示している。
特開平8−168236号公報に記載されたものでは、図15に示すように、直流電源41と、インダクタンス成分4Lwと、スイッチング手段42と、負荷43と、静電容量53と、ダイオード61とからなる通常のRCDスナバ回路に加えて、逆方向スイッチング手段52と、ダイオード51と、負荷抵抗(逆方向スイッチング手段制御信号発生手段)60とが追加されている。これにより、スイッチング手段42のON/OFFモードに対して、逆方向スイッチング手段52が、図16に示すような動作条件で、また、サージ(電圧)吸収用の静電容量53への充放電が図16(d)に示すように行われることで、振動電流による誤動作や、負荷(抵抗)43による熱損失も抑えられると特開平8−168236号公報には記載されている。
しかしながら、図15に示した回路によれば、部品点数が増大し、回路がより複雑化し、その結果、回路を小型化したい場合に、それらがマイナス要因になってしまう。更に、追加された部品自身の有するインダクタンス成分が、図15に示したインダクタンス成分4Lwに追加されることになってしまい、図15に示したスナバ回路を特に大型のパワーモジュール等に適用する場合には、不都合である。
また、他の従来のスナバ回路として、例えば特開平11−103577号公報に記載されたものが知られている。図17は他の従来のスナバ回路の例を示した図、図18は図17(C)の具体例を示した図、図19は図18に示した回路を改善した回路を示した図である。特開平11−103577号公報には、逆変換(インバータ)素子の並列接続等で、主回路を構成する大容量インバータの配線に存在する寄生インダクタンスLM(相互インダクタンス)、Ls(自己インダクタンス)により発生し、IGBTに印加されるサージ電圧は、
ΔVCE1=Ls・(di/dt)
ΔVCE2=((LM/Cs)・Ioff)1/2
となることが記載されている。また、ΔVCE1、ΔVCE2がLM、Ls、また、電流変化率(di/dt)に比例すると記載されている。
更に、図18に示した改善前の回路に対して、CM(Vcc分)を、図19に示したようにCM1(1/2・Vcc)と、CM2(1/2・Vcc)とに2分割し、各IGBTの直近にそれぞれを配置することにより、IGBTにかかるサージ電圧を抑制するためのLM、Lsを下げることが記載されている。
しかしながら、図19に示したものにおいても、部品点数が多くなってしまい、そのため、回路を十分に小型化、低価格化、低インダクタンス化することができない。
そこで、基本にかえり、R、C、Dのスナバ回路部品を取り去り、図20に示すようなスナバレス回路において、主IGBTのターンオフ時に主IGBTの両端に発生するサージ電圧ΔVの値を見積もってみる。図20はスナバレス回路を示した図である。
図20に示すように、主IGBTのG(ゲート)端子と補助E(エミッタ)端子との間に、図中に示したような例えばVGE=±15Vのターンオフ信号が入力されると、図中にLsとして示した配線自体が有する(自己)インダクタンス成分によって、主IGBTがONモードからOFFモードにスイッチングされる。それにより、主C(コレクタ)端子から主E(エミッタ)端子に流れる主電流が徐々に低下し、それに伴って、Ls中にはONモード中に貯えられていたエネルギー(電圧)が正から負の方向に転じ、ΔV=−Ls・(di/dt)となって、逆電圧が、本来のVCEに加算され、主IGBTの両端に印加される。この時、di/dt=2000(A/μs)、Ls≦40nHであるとすれば、ΔV≒−Ls・(di/dt)≒−(40×10−9)・(2000/10−6)≒−80(V)となる。
図21は図20に示した主IGBTのターンオフ時に主IGBTの主C(コレクタ)端子および主E(エミッタ)端子を介して流れる電流ICE、図20に示した主IGBTのターンオフ時における主IGBTの主C(コレクタ)端子と主E(エミッタ)端子との間の電圧VCEなどを示したグラフである。図21に示すように、図20に示したスナバレス回路の主IGBTのターンオフ時には、スナバレス回路の電流ICEは、急峻に減少してオーバーシュートし、振動した後に落ち着くといった波形を示す。また、スナバレス回路の電圧VCEは、スナバレス回路の電流ICEと逆位相で、急峻に増加してオーバーシュートし、振動した後に落ち着くといった波形を示す。詳細には、図21中のΔVが約80Vになる。仮に、600V定格ぎりぎりの電圧VCEが主IGBTの両端に印加されていたとすると、VCE+ΔV=600+80=680(V)もの電圧(サージ電圧、はね上がり電圧)となって、その電圧が主IGBTに印加されることになる。通常、IGBTの耐圧のマージンは1割程度しかとられていない。つまり、IGBTの定格電圧が600(V)であればマージンは60(V)である。そのため、定格電圧が600(V)の主IGBTに680(V)ものサージ電圧がかかってしまうと、この主IGBTはブレーク・オーバー(ブレーク・ダウン)してしまうおそれがある。
尚、図21において、VGEは図20に示した主IGBTのG(ゲート)端子と補助E(エミッタ)端子との間に入力される駆動信号(ターンオフ信号)を示している。また、本発明の電圧VCEは、後述する本発明のスナバ回路の主IGBTのターンオフ時に主IGBTの主C1(コレクタ)端子と主E1(エミッタ)端子との間に発生する電圧を示しており、本発明の電流ICEは、後述する本発明のスナバ回路の主IGBTのターンオフ時に主IGBTの主C1(コレクタ)端子および主E1(エミッタ)端子を介して流れる電流を示している。
更に、近年のIGBTはFS(フィールド・ストップ)型IGBTと称する構造で、ON電圧降下VCEONを下げる目的で、図22に示すようにN−層およびN+層がぎりぎりの薄めに製作されている。このようなIGBTの例としては、例えば特開2003−264288号公報に記載されたものがある。図22は従来のFS型IGBTの構成を示す縦断面図である。図22において、71はp+コレクタ層、72はn+バッファ層、73はFZウエハよりなるn−ドリフト層である。74はpベース領域、75はn+エミッタ領域、76はゲート酸化膜、77はゲート電極、78はエミッタ電極、79はコレクタ電極である。近年のIGBTは、上述したようにN−層およびN+層がぎりぎりの薄めに製作されており、耐圧がぎりぎりに設定されているため、サージ電圧ΔVの印加に対して弱い構造になっている。
つまり、近年のIGBT素子を用いた電力用モジュールでは、以前よりも益々サージ電圧が発生しやすく、また、その耐圧もより低下する傾向がある。そのため、サージ電圧を抑制するためのスナバ回路の重要性が益々高まっている。とはいえ、例えば図15に示したようなR,C,D部品をスナバ回路に用いたのでは、上述したような問題点が生じてしまう。加えて、近年、電力用モジュールは、より大電力化(大電流、高耐圧化)の傾向を示しており、また、その電力用モジュールを高速運転することが強いられているので、di/dtがより大きくなってしまい、それにより、ΔVもより大きくなってしまうという深刻な技術課題がある。
つまり、従来においては、大電力モジュールを高速運転できるように部品点数を増大し、スナバ回路をより充実するという手法はあったが、これらは部品点数の増大によるインダクタンス成分の増加を必然的に伴ってしまっていた。また、装置の小型化、コスト面においても、マイナス要因となってしまっていた。更に、RCDスナバ回路自体の電力消費も増大してしまっていた。その上、近年の素子構造のトレンドは、サージ電圧発生に対して弱体化の傾向を強めており、益々より高性能なスナバ回路によるスイッチング手段の保護が求められている。加えて、近年の電力用モジュールは、より大型化(高電流、高電圧化)しており、di/dtの値がより大きくなるのに伴ってサージ電圧ΔVもより大きくなるという、技術的に避けて通れない未解決課題が存在している。
前記問題点に鑑み、本発明は、従来のスナバ回路よりも部品点数を低減させつつ、スイッチング手段のスイッチング時にスイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができるスナバ回路を提供することを目的とする。
詳細には、本発明は、部品点数の増大もなく、より小型化、低コスト化、かつ、低インダクタンス化された大電力モジュールに適したスナバ回路を提供することを目的とする。
更に詳細には、本発明は、優れたスナバ回路であることは勿論、近年のデバイス構造ゆえの特性にマッチングしたものであって、近年の電力用モジュールのより大型化傾向にもマッチングしたスナバ回路を提供することを目的とする。
請求項1に記載の発明によれば、第1スイッチング手段のスイッチング時に前記第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することにより前記第1スイッチング手段を保護するためのスナバ回路において、前記第1スイッチング手段に対して並列に第2スイッチング手段を配列し、前記第1スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第1スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記第1スイッチング手段のコレクタ端子に接続されている配線または前記第1スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差を利用して形成された駆動信号を前記第2スイッチング手段のゲート端子に入力し、前記第2スイッチング手段のコレクタ端子およびエミッタ端子を介して電流を流すことを特徴とするスナバ回路が提供される。
請求項2に記載の発明によれば、前記駆動信号により、電流が前記第2スイッチング手段のコレクタ端子およびエミッタ端子を介して流れることが許容されるように、前記第2スイッチング手段の閾値電圧を設定したことを特徴とする請求項1に記載のスナバ回路が提供される。
請求項3に記載の発明によれば、抵抗を設け、その抵抗を介して前記駆動信号を前記第2スイッチング手段のゲート端子に入力することを特徴とする請求項1又は2に記載のスナバ回路が提供される。
請求項4に記載の発明によれば、前記電位差を得るための2点を同一の基板上に配置したことを特徴とする請求項1〜3のいずれか一項に記載のスナバ回路が提供される。
請求項5に記載の発明によれば、第1スイッチング手段のスイッチング時に前記第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することにより前記第1スイッチング手段を保護するためのスナバ回路において、前記第1スイッチング手段に対して並列に第2スイッチング手段をコレクタコモンで配列し、前記第1スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第1スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記第1スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差を利用して形成された駆動信号を前記第2スイッチング手段のゲート端子に入力するために、前記配線上の第1点を前記第2スイッチング手段のゲート端子に抵抗を介して接続し、その時に前記第1点よりも電位が低くなる前記配線上の第2点を前記第2スイッチング手段のエミッタ端子に接続したことを特徴とするスナバ回路が提供される。
請求項6に記載の発明によれば、前記第1スイッチング手段のゲート端子にターンオフ信号が入力されて、前記第1スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時に、前記駆動信号が前記第2スイッチング手段のゲート端子に入力されると、前記第2スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れるように、前記第2スイッチング手段を設定し、前記第1点および前記第2点を配置したことを特徴とする請求項5に記載のスナバ回路が提供される。
請求項7に記載の発明によれば、前記第2スイッチング手段の電流容量を前記第1スイッチング手段の電流容量の約1/6〜約1/4に設定し、前記抵抗の抵抗値を約50Ω以下に設定し、前記第2スイッチング手段のゲート端子とエミッタ端子との間の電気容量と前記抵抗の抵抗値との積を約200ns〜約500nsに設定したことを特徴とする請求項5又は6に記載のスナバ回路が提供される
請求項1及び2に記載のスナバ回路では、保護すべき第1スイッチング手段に対して並列に第2スイッチング手段が配列されている。つまり、第1スイッチング手段に接続された電源から供給される電流が、第1スイッチング手段を流れることができるだけではなく、所定の条件下においては第1スイッチング手段の代わりに第2スイッチング手段を流れることができるように、第2スイッチング手段が配列されている。
また、請求項1及び2に記載のスナバ回路では、第1スイッチング手段のゲート端子にターンオフ信号が入力されて、第1スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時、つまり、第1スイッチング手段のスイッチング時には、第1スイッチング手段のコレクタ端子に接続されている配線または第1スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差が利用され、その電位差に基づいて形成された駆動信号が第2スイッチング手段のゲート端子に入力される。それにより、電源から供給された電流が第2スイッチング手段のコレクタ端子およびエミッタ端子を介して流れることが許容され、第2スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れる。
その結果、請求項1及び2に記載のスナバ回路では、第1スイッチング手段のゲート端子にターンオフ信号が入力された時に、第2スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れることなく、第1スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流が急激に遮断されてしまう場合よりも、第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
つまり、請求項1及び2に記載のスナバ回路によれば、従来のスナバ回路よりも部品点数を低減させつつ、第1スイッチング手段のスイッチング時に第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
詳細には、請求項1及び2に記載のスナバ回路によれば、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路中のインダクタンス成分が増加してしまうのを回避することができる。更に、従来のスナバ回路のように部品点数が増大するのに伴って装置全体が大型化してしまうのを回避することができる。また、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路のコストが嵩んでしまうのを回避することができる。更に、従来のスナバ回路よりも電力消費量、詳細には、損失を低減することができる。また、サージ電圧に対して比較的弱い近年のスイッチング手段を、従来のスナバ回路よりも確実に保護することができる。
更に詳細には、請求項1及び2に記載のスナバ回路は、スイッチング手段を流れる電流の変化率が比較的高い近年の高電流化、高電圧化した大型の電力用モジュールに対しても適用することができる。
尚、上述した第1スイッチング手段のコレクタ端子に接続されている配線、または、第1スイッチング手段のエミッタ端子に接続されている配線は、例えば基板上の配線パターンであってもよく、あるいは、例えばリード線であってもよい。
請求項3に記載のスナバ回路では、抵抗が設けられ、駆動信号がその抵抗を介して第2スイッチング手段のゲート端子に入力される。そのため、抵抗を介することなく駆動信号が第2スイッチング手段のゲート端子に入力される場合よりも、第2スイッチング手段のコレクタ端子およびエミッタ端子を介して流れる電流値の立下りを緩やかにすることができる。それにより、第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧の振動を低減することができる。
請求項4に記載のスナバ回路では、駆動信号を形成するために利用される電位差を得るための2点が同一の基板上に配置されている。そのため、その2点が異なる基板上に配置されている場合よりも、回路全体をコンパクトにすることができる。
請求項5〜7に記載のスナバ回路では、保護すべき第1スイッチング手段に対して並列に第2スイッチング手段がコレクタコモンで配列されている。つまり、第1スイッチング手段に接続された電源から供給される電流が、第1スイッチング手段を流れることができるだけではなく、所定の条件下においては第1スイッチング手段の代わりに第2スイッチング手段を流れることができるように、第2スイッチング手段が配列されている。
また、請求項5〜7に記載のスナバ回路では、第1スイッチング手段のゲート端子にターンオフ信号が入力されて、第1スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流値が減少する時、つまり、第1スイッチング手段のスイッチング時には、第1スイッチング手段のエミッタ端子に接続されている配線が有するインダクタンス成分により生じた電位差が利用され、その電位差に基づいて形成された駆動信号が第2スイッチング手段のゲート端子に入力される。それにより、電源から供給された電流が第2スイッチング手段のコレクタ端子およびエミッタ端子を介して流れることが許容され、第2スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れる。
その結果、請求項5〜7に記載のスナバ回路では、第1スイッチング手段のゲート端子にターンオフ信号が入力された時に、第2スイッチング手段のコレクタ端子およびエミッタ端子を介して電流が流れることなく、第1スイッチング手段のコレクタ端子およびエミッタ端子を介して流れていた電流が急激に遮断されてしまう場合よりも、第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
つまり、請求項5〜7に記載のスナバ回路によれば、従来のスナバ回路よりも部品点数を低減させつつ、第1スイッチング手段のスイッチング時に第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧を抑制することができる。
詳細には、請求項5〜7に記載のスナバ回路によれば、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路中のインダクタンス成分が増加してしまうのを回避することができる。更に、従来のスナバ回路のように部品点数が増大するのに伴って装置全体が大型化してしまうのを回避することができる。また、従来のスナバ回路のように部品点数が増大するのに伴ってスナバ回路のコストが嵩んでしまうのを回避することができる。更に、従来のスナバ回路よりも電力消費量、詳細には、損失を低減することができる。また、サージ電圧に対して比較的弱い近年のスイッチング手段を、従来のスナバ回路よりも確実に保護することができる。
更に詳細には、請求項5〜7に記載のスナバ回路は、スイッチング手段を流れる電流の変化率が比較的高い近年の高電流化、高電圧化した大型の電力用モジュールに対しても適用することができる。
尚、上述した第1スイッチング手段のエミッタ端子に接続されている配線は、例えば基板上の配線パターンであってもよく、あるいは、例えばリード線であってもよい。
更に、請求項5〜7に記載のスナバ回路では、抵抗が設けられ、駆動信号がその抵抗を介して第2スイッチング手段のゲート端子に入力される。そのため、抵抗を介することなく駆動信号が第2スイッチング手段のゲート端子に入力される場合よりも、第2スイッチング手段のコレクタ端子およびエミッタ端子を介して流れる電流値の立下りを緩やかにすることができる。それにより、第1スイッチング手段のコレクタ端子側とエミッタ端子側との間に発生するサージ電圧の振動を低減することができる。
また、請求項5〜7に記載のスナバ回路では、好ましくは、第2スイッチング手段の電流容量が第1スイッチング手段の電流容量の約1/6〜約1/4に設定され、抵抗の抵抗値が約50Ω以下に設定され、第2スイッチング手段のゲート端子とエミッタ端子との間の電気容量と抵抗の抵抗値との積が約200ns〜約500nsに設定されている。
図1は本発明のスナバ回路の第1の実施形態の概略を示したブロック図である。図1において、1は例えば直流電源(図示せず)から負荷(図示せず)に供給される電力をオンオフ制御するため、つまり、スイッチングするために例えばIGBTにより構成された第1スイッチング手段である。2は第1スイッチング手段1を保護するためのスナバ回路の一部を構成する例えばIGBTのような第2スイッチング手段である。3は第1スイッチング手段1のC1(コレクタ)端子に接続されている配線、4は第1スイッチング手段1の主E1(エミッタ)端子に接続されている配線である。5は第2スイッチング手段2のC2(コレクタ)端子と配線3とを接続するための配線、6は第2スイッチング手段2の主E2(エミッタ)端子と配線4とを接続するための配線である。7は第2スイッチング手段2のG2(ゲート)端子と配線4とを接続するための配線、8はスナバ回路の一部を構成するために配線7上に配置された抵抗、9は環流用ダイオードである。
LsCは図1中の点Aと主C(コレクタ)端子との間で配線3が有するインダクタンス成分を示しており、LsEは図1中の点P2と主E(エミッタ)端子との間で配線4が有するインダクタンス成分を示している。Ls2は図1中の点P1と点P2との間で配線4が有するインダクタンス成分を示しており、Ls1は図1中の点P1と第1スイッチング手段1の補E1(エミッタ)端子とを接続している配線が有するインダクタンス成分を示している。
図2は図1に示したスナバ回路の動作を示したタイムチャートである。詳細には、図2(A)は第1スイッチング手段1としての主IGBTのG1(ゲート)端子に入力される駆動電圧信号VGEの波形を示している。図2(B)は図1中の点P1から点P2に流れる電流の変化およびインダクタンス成分Ls2に起因して点P1と点P2との間に発生する電圧ΔVの波形を示している。図2(C)は第2スイッチング手段2としての副IGBTのG2(ゲート)端子と主E2(エミッタ)端子との間に入力される駆動電圧信号VGEの波形を示している。図2(B)および図2(C)において、Vthは第2スイッチ手段2としての副IGBTのON/OFFが切り換わる閾値電圧を示している。図2(D)は図1に示したスナバ回路の主C(コレクタ)端子から主E(エミッタ)端子に流れる電流の波形を示している。詳細には、図2(D)中のICEは第1スイッチング手段1としての主IGBTのC1(コレクタ)端子および主E1(エミッタ)端子を介して流れる電流を示しており、ISは第2スイッチング手段2としての副IGBTのC2(コレクタ)端子および主E2(エミッタ)端子を介して流れる電流を示している。
図3は図1に示したスナバ回路の実装イメージを示した図である。図3に示すように、スナバ回路の主C(コレクタ)端子と、第1スイッチング手段1としての主IGBTと、第2スイッチング手段2としての副IGBTとが同一の絶縁基板上に配置され、点P1と、点P2と、スナバ回路の主E(エミッタ)端子とが同一の絶縁基板上に配置されている。また、別個の絶縁基板上に設けられた第1スイッチング手段1としての主IGBTのG領域と、そのG1(ゲート)端子とが、アルミニウムボンディングワイヤを介して接続されており、別個の絶縁基板上に設けられた第1スイッチング手段1としての主IGBTのE領域と、スナバ回路の主E(エミッタ)端子とが、アルミニウムボンディングワイヤを介して接続されている。
第1の実施形態のスナバ回路では、図1に示すように、保護すべき第1スイッチング手段1としての主IGBTに対して並列に第2スイッチング手段2としての副IGBTがコレクタコモン配列されている。つまり、第1スイッチング手段1としての主IGBTに接続された電源(図示せず)から供給される電流が、第1スイッチング手段1のC1(コレクタ)端子および主E1(エミッタ)端子を介して流れることができるだけではなく、所定の条件下においては第1スイッチング手段1の代わりに第2スイッチング手段2のC2(コレクタ)端子および主E2(エミッタ)端子を介して流れることができるように、第2スイッチング手段2が配列されている。
また、第1の実施形態のスナバ回路では、図1および図2に示すように、例えば時間t1のように、第1スイッチング手段1のG1(ゲート)端子にターンオフ信号(図2(A)参照)が入力されて、第1スイッチング手段1のC1(コレクタ)端子および主E1(エミッタ)端子を介して流れていた電流ICE(図2(D)参照)の値が減少する時、つまり、第1スイッチング手段1のスイッチング時には、第1スイッチング手段1の主E1(エミッタ)端子に接続されている配線4が有するインダクタンス成分Ls2により生じた電位差ΔV(図2(B)参照)が利用され、その電位差に基づいて形成された駆動信号VGE(図2(C)参照)が第2スイッチング手段2のG2(ゲート)端子に入力される。それにより、電源(図示せず)から供給された電流が第2スイッチング手段2のC2(コレクタ)端子および主E2(エミッタ)端子を介して流れることが許容され、第2スイッチング手段2のC2(コレクタ)端子および主E2(エミッタ)端子を介して電流IS(図2(D)参照)が流れる。
その結果、第1の実施形態のスナバ回路では、第1スイッチング手段1のG1(ゲート)端子にターンオフ信号が入力された時に、第2スイッチング手段2のC2(コレクタ)端子および主E2(エミッタ)端子を介して電流ISが流れることなく、第1スイッチング手段1のC1(コレクタ)端子および主E1(エミッタ)端子を介して流れていた電流ICEが急激に遮断されてしまう場合よりも、第1スイッチング手段1のC1(コレクタ)端子側と主E1(エミッタ)端子側との間に発生するサージ電圧を抑制することができる。
つまり、第1の実施形態のスナバ回路によれば、例えば図15、図17〜図19に示したような従来のスナバ回路よりも部品点数を低減させつつ、第1スイッチング手段1のスイッチング時に第1スイッチング手段1のC1(コレクタ)端子側と主E1(エミッタ)端子側との間に発生するサージ電圧を抑制することができる。
上述したように、第1の実施形態のスナバ回路では、電流ICE(図2(D)参照)の値が減少する時に、第1スイッチング手段1の主E1(エミッタ)端子に接続されている配線4が有するインダクタンス成分Ls2により生じた電位差が利用されるが、第2の実施形態のスナバ回路では、その時に、代わりに、第1スイッチング手段1の主C1(コレクタ)端子に接続されている配線3が有するインダクタンス成分(図示せず)により生じた電位差を利用することも可能である。第2の実施形態のスナバ回路によっても、第1の実施形態のスナバ回路と同様の効果を奏することができる。
上述した第1および第2の実施形態のスナバ回路では、第1スイッチング手段1のC1(コレクタ)端子に接続されている配線3、および、第1スイッチング手段1の主E1(エミッタ)端子に接続されている配線4のうち、そのインダクタンス成分により電位差を発生させる部分として、基板上の配線パターンが用いられているが、第3の実施形態のスナバ回路では、代わりに、電位差を発生させる部分として、リード線を用いることも可能である。
更に、第1の実施形態のスナバ回路では、図1に示すように、抵抗8が設けられており、第2スイッチング手段2を駆動するための駆動信号が、その抵抗8を介して第2スイッチング手段2のG2(ゲート)端子に入力される。そのため、抵抗8を介することなく駆動信号が第2スイッチング手段2のG2(ゲート)端子に入力される場合よりも、第2スイッチング手段2のC2(コレクタ)端子および主E2(エミッタ)端子を介して流れる電流IS(図2(D)参照)の値の立下りを緩やかにすることができる。それにより、第1スイッチング手段1のC1(コレクタ)端子側と主E1(エミッタ)端子側との間に発生するサージ電圧の振動を低減することができる。
また、第1の実施形態のスナバ回路では、図1および図3に示すように、第2スイッチング手段2を駆動する駆動信号を形成するために利用される電位差を得るための2点P1,P2が同一の基板上に配置されている。そのため、その2点P1,P2が異なる基板上に配置されている場合よりも、回路全体をコンパクトにすることができる。
第1の実施例のスナバ回路を図1に示したように構成した。つまり、第1の実施例では、図20に示したスナバレス回路に、第2スイッチング手段2としての副IGBT(50A/600V型)を追加し、第2スイッチング手段2としての副IGBTのG2(ゲート)端子と、第1スイッチング手段1としての主IGBTの主E1(エミッタ)端子のなるべく直近の配線4上の点P1との間に、抵抗8(50Ω以下)を配置した。第2スイッチング手段2としての副IGBTのC2(コレクタ)端子は、第1スイッチング手段1としての主IGBTのC1(コレクタ)端子の直近に接続した。第2スイッチング手段2としての副IGBTの主E2(エミッタ)端子は、第1スイッチング手段1としての主IGBTの主E1(エミッタ)端子の直近ではなく、スナバ回路の主E(エミッタ)端子に近い側のパッケージ内部の配線4上の点P2に接続した。図1中のLsEはパッケージ内部からスナバ回路の主E(エミッタ)端子(外部引き出しリード線用端子)までのインダクタンス成分であり、Ls2≫LsEである。同様に、図1中のLsCはパッケージ内部からスナバ回路の主C(コレクタ)端子(外部引き出しリード線用端子)までのインダクタンス成分であり、Ls1≫LsCである。
第1スイッチング手段1としての主IGBTのG1(ゲート)端子と補E1(エミッタ)端子との間に図2(A)に示したようなゲート信号パルスVGE(=±15(V))を加えた。主IGBTの主E1(エミッタ)端子側の配線4上の点P1と点P2との間には有限のインダクタンスLs2(≒40nH)が存在するため、上述したゲート信号パルスVGEにより、主IGBTには、図2(D)に示すようなメイン電流ICEが時間t0をスタートとして流れ始めた。
すると、点P1と点P2との間には、図2(B)に示すような電圧ΔV(=(±)Ls2・(di/dt))が発生した。詳細には、ターンオン時(時間t0)の逆起電力ΔV(=−Ls2・(di/dt)<0)により、時間t0直後には電圧ΔVが負になり、次いで、環流用ダイオード9に流れ込むリカバリー(回復)電流により、電圧ΔVが正になった。次いで、ターンオフ時(時間t1)の逆起電力ΔV(=−Ls2・(di/dt)>0)により、時間t1〜t2には電圧ΔVが正になった。
図2(B)に示すように、電圧ΔVがMAXに達し、下降し始めるまでの時間t1〜t2には、図2(D)に示すように、主IGBTを流れる電流ICEの値がかなり低下した。つまり、時間t1は、主IGBTがONからOFFにスイッチングされる寸前である。
主IGBTのターンオフの初期、つまり、時間t1直後には、図1に示したLs1のインダクタンス成分により、その両端に電位差が発生した。詳細には、Ls1の両端のうち、主IGBTの補E1(エミッタ)端子側がプラスになり、点P1側がマイナスになった。また、主IGBTのターンオフの完了直前には、図1に示したLs2のインダクタンス成分により、その両端に電位差が発生した。詳細には、Ls2の両端のうち、P1側がプラスになり、点P2側がマイナスになった。
Ls2の両端の電位差ΔVが、図2(B)に示すように第2スイッチング手段2としての副IGBTの閾値電圧Vthよりも高くなり、それに伴って、副IGBTのG2(ゲート)端子と主E2(エミッタ)端子との間に入力される駆動電圧VGEが、図2(C)に示すように閾値電圧Vthよりも高くなると、副IGBTはON可能になった。詳細には、主IGBTのOFFが近づくと、副IGBT側とのインピーダンスの差が狭まり、やがて副IGBTがONモードに入り、それにより、今度は副IGBT側のインピーダンスの方が小さくなり、その結果、図2(D)に示すように、時間t1〜t2間に、副IGBTのC2(コレクタ)端子および主E2(エミッタ)端子を介して電流ISが流れた。
つまり、図1に示した本発明のスナバ回路の主C(コレクタ)端子と主E(エミッタ)端子との間には、図1(D)に示したように、電流ICEと電流ISとが流れた。詳細には、主IGBTのターンオフ時(時間t1〜t2)には、電流ISが流れたため、スナバ回路の主C(コレクタ)端子と主E(エミッタ)端子との間を流れる電流(ICE+IS)がリニアに低下した。
すなわち、図20に示したように副IGBTなどが設けられていないスナバレス回路では、主IGBTのターンオフ時(時間t1〜t2)に、スナバレス回路の主C(コレクタ)端子と主E(エミッタ)端子との間を流れる電流(ICE)が急激に低下し、それに伴って、図21中にスナバレス回路の電圧VCEとして示したように、主IGBTのコレクタ端子とエミッタ端子との間に非常に大きいサージ電圧VCEが発生していた、つまり、図21中のΔVが非常に大きくなっていた。それに対し、図1に示した本発明のスナバ回路では、主IGBTのターンオフ時(時間t1〜t2)に、スナバ回路の主C(コレクタ)端子と主E(エミッタ)端子との間を流れる電流(ICE+IS)が緩やかに低下し、それに伴って、図21中に本発明の電圧VCEとして示したように、主IGBTのC1(コレクタ)端子と主E1(エミッタ)端子との間に発生するサージ電圧VCEを小さくすることができた。つまり、図21中のΔVを小さくすることができた。
また、図20に示したスナバレス回路では、図21中にスナバレス回路の電圧VCEとして示すように、主IGBTのコレクタ端子とエミッタ端子との間に発生するサージ電圧VCEが振動を繰り返したが、図1に示した本発明のスナバ回路では、図21中に本発明の電圧VCEとして示すように、主IGBTのC1(コレクタ)端子と主E1(エミッタ)端子との間に発生するサージ電圧VCEの振動の繰り返し回数を低減することができた。
本発明のスナバ回路に設けられている抵抗8の値RG(50Ω以下)により、副IGBT側と主IGBT側とのインピーダンス比が決定された。更に、この抵抗8の値RGと、副IGBTのG2(ゲート)端子と主E2(エミッタ)端子との間の電気容量CGEとの積である時定数τ(=RG×CGE)により、図2(D)に示した電流ISが低下する傾きが決定された。
つまり、抵抗値RGと、副IGBTの電気容量CGEとを選択することにより、図2(D)に示した電流ISが低下する傾きの緩急を決定することができた。すなわち、大きい抵抗値RGを選択することにより、図2(D)に示した電流ISが低下する傾きを緩やかにすることができ、小さい抵抗値RGを選択することにより、図2(D)に示した電流ISが低下する傾きを急にすることができた。
副IGBTのG2(ゲート)端子と主E2(エミッタ)端子との間に入力される駆動電圧ΔVは、式ΔV=±Ls2・(di/dt)により算出される。300A型の主IGBTと、50A型の副IGBTとを用いた実施例では、主IGBTのdi/dtが2000(A/μs)である時、副IGBTのdi/dtが2000(A/μs)×(50A/300A)≒333(A/μs)となった。
本発明の主IGBTのC1(コレクタ)端子と主E1(エミッタ)端子との間の電圧VCEのうち、図21中に示した電圧ΔVは、ほぼ80(V)となった。また、本発明の副IGBTのG2(ゲート)端子と主E2(エミッタ)端子との間に発生した駆動電圧は、ほぼ13.3(V)となった。副IGBTのVGE定格電圧として±15(V)が選定され、副IGBTをONするための閾値電圧Vthとして5〜6(V)が選定されていたため、13.3(V)の駆動電圧により、副IGBTが駆動された。
つまり、図1に示したスナバ回路に含まれるインダクタンス成分Ls1,Ls2を適切な値に設定し、副IGBTに流される電流値(50A)と主IGBTに流される電流値(300A)との比を適切な値に設定し、抵抗8の値RGと副IGBTの電気容量CGEとを適切な値に設定することにより、図1に示したような簡単な回路構成で、図21中に本発明の電圧VCEとして示したように、主IGBTのC1(コレクタ)端子側と主E1(エミッタ)端子側との間に発生するサージ電圧ΔVを抑制することができた。
図1および図3に示したように、本発明のスナバ回路によれば、図20に示したスナバレス回路に比べ、追加部品は、第2スイッチング手段2としての例えば50A型の副IGBTチップを1個と、1個の抵抗8(抵抗値RG≦50Ω)だけで済んだ。また、第1スイッチング手段1としての主IGBTと第2スイッチング手段2としての副IGBTとを搭載する絶縁基板は、共通の下面側コレクタであるので、図3に示すように兼用できた。また、各IGBTのエミッタ端子からのアルミニウム太線ボンディングワイヤにより、図3に示したように内部配線パターンに接続を行うことができた。
詳細には、図1および図3に示すように、図1中の点P1と抵抗8とをアルミニウムワイヤボンディングによって接続し、第2スイッチング手段2としての副IGBTのG2(ゲート)端子と抵抗8とを同様にアルミニウムワイヤボンディングによって接続した。また、副IGBTの主E2(エミッタ)端子と点P2とをアルミニウムワイヤボンディングによって接続し、本発明のスナバ回路を形成した。
図4は第1スイッチング手段1としての主IGBTのターンオフ時における波形を第2の実施例と比較例(スナバレス回路)とで比較して示したグラフである。図4において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオフ信号)を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。一方、比較例の電圧VCEは、主IGBT(図20参照)のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ICEは、スナバレス回路(図20参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。
図4に示した実施例および比較例では、主IGBTとして、日本インター株式会社製の200A/1200V型IGBT(品名:PDMB200B12)を用い、測定条件として、電流Icを200Aに設定し、電圧Vccを600Vに設定し、抵抗8の値RGを2.4Ωに設定した。また、実施例の副IGBTとして、50A/1200V型IGBTを用いた。
図4に示すように、比較例のサージ電圧VCEがMAXで1084V発生したのに対し、本発明の実施例では、サージ電圧VCEをMAXで720Vに鎮圧(スナブ)することができた。詳細には、比較例のサージ電圧VCEのうち、電圧ΔVが484Vであったのに対し、本発明の実施例では、電圧ΔVを約1/40の120Vに低減することができた。主IGBTの定格電圧が1200Vであるため、比較例のサージ電圧VCEが1084Vであれば、このIGBTはブレークダウンしないが、仮に定格電圧が600VのIGBTを用いていれば、そのIGBTはブレークダウンし、やがては破壊に至っていたであろう。
それに対し、本発明の実施例では、サージ電圧VCEが720V程度に抑えられたので、1200Vの定格電圧に対して十分に余裕があり、うまくいけば600Vの定格電圧のIGBTを使用可能な程度に低くサージ電圧VCEを抑えることができた。
もっと大切なこととして、図4に示したように、比較例の電圧VCEの波形は、最大値を示した後に、数回振動を繰り返して減衰・収束したのに対し、本発明の実施例の電圧VCEは、最大値に達した後に、振動せずにそのまま収束した。
その謎は、比較例の電流ICEと、本発明の実施例の電流ICEとを比較することにより理解できる。図22に示したような近年のFS型IGBTのような素子の内部では、n−層をより薄く設計する手法がとられているために、pベース領域74とn−ドリフト層73との間に形成されるPN接合に対して、スイッチング手段としてのIGBTのスイッチングオフの過程で一気に空乏層が形成され、n−層中の中に溜まっていたキャリア(正孔)もまた急激に減少する。そのため、図4に示したように、比較例(スナバレス回路)の電流ICEが、急激に低下し、オーバーシュートした後、振動を繰り返して収束した。一方、本発明の実施例の電流ICEは、ターンオフの開始後に20%程度低下したあたりから副IGBTがONを開始したため、その後徐々に低下した。その結果、主IGBTのターンオフが徐々に進行した、つまり、電流ICEが時間をかけてリニアに減少した。そのため、電流ICEは振動しなかった。その影響を受けて、本発明の実施例の電圧VCEも振動しなかった。
図5は第1スイッチング手段1としての主IGBTのターンオン時における波形を第2の実施例と比較例(スナバレス回路)とで比較して示したグラフである。図5において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオン信号)を示しており、副IGBTのVGEは、第2スイッチング手段としての副IGBTのゲート端子に入力された駆動電圧を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。一方、比較例の電圧VCEは、主IGBT(図20参照)のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ICEは、スナバレス回路(図20参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。
図5に示すように、主IGBTのVGEは、−15Vから+15Vに立ち上がり、600nsあたりに約18.5Vのピークに達した後、一旦下降し、振動した後、3μs程度の時間をかけて、徐々に回復して落ち着いた。副IGBTのVGEは、主IGBTのVGEの立ち上がり開始時点から約400ns後に、約−11Vの極小値に達した。詳細には、実施例の電流ICEが約20%立ち上がるのに伴って、図1に示した点P1の電位がマイナスになり、点P2の電位がプラスになった結果、副IGBTのVGEが約−11Vまで減少した。その後、副IGBTのVGEは、振動を繰り返し、約−2.5Vに落ち着いた。すなわち、主IGBTのターンオン時には、副IGBTは、常時OFFしており、ONになることはなかった。
図6は図5に示した場合よりも横軸(時間軸)の間隔を広げて、第1スイッチング手段1としての主IGBTのターンオン時における点P1と点P2との間の電圧ΔVなどを示したグラフである。図6において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオン信号)を示しており、副IGBTのVGEは、第2スイッチング手段としての副IGBTのゲート端子に入力された駆動電圧を示しており、P1〜P2間電圧ΔVは、図1に示した点P1と点P2との間の電圧を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。
図7は第1スイッチング手段1としての主IGBTのターンオフ時における波形を示したグラフである。図7において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオフ信号)を示しており、副IGBTのVGEは、第2スイッチング手段としての副IGBTのゲート端子に入力された駆動電圧を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。
図7に示すように、主IGBTのターンオフ時には、主IGBTのVGEは、約16Vから約1V付近にまで急激に低下し、約300nsの間、その値を維持した。この約300nsの間には、主IGBTのG1(ゲート)端子と主E1(エミッタ)端子との間の電気容量CGEに蓄えられていた電荷が放電された。その後、電流ICEが低下し始め、電圧VCEが立ち上がり始めた。その後、主IGBTのVGEは、更に急激に低下し、約−15Vに収束した。
詳細には、主IGBTのターンオフ信号パルスが発せられると、電圧VCEが立ち上がると共に、電流ICEが立下り、それにより、図1に示した点P1と点P2との間に電位差が発生した。詳細には、点P1がプラスになり、点P2がマイナスになった。その結果、副IGBTの駆動電圧としてのVGEが上昇した。この副IGBTのVGEは、約9Vまで急激に立ち上がった後、約6Vまで緩やかに低下した。副IGBTのVGEが約6Vまで緩やかに低下する間に、電流ICEが0Aまで徐々に低下した。電流ICEが0Aまで低下すると、副IGBTのG2(ゲート)端子と主E2(エミッタ)端子との間の電気容量CGEに蓄えられていた電荷が放電され、副IGBTのVGEが徐々に低下した。
図8は図7に示した場合よりも横軸(時間軸)の間隔を広げて、第1スイッチング手段1としての主IGBTのターンオフ時における点P1と点P2との間の電圧ΔVなどを示したグラフである。図8において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオフ信号)を示しており、副IGBTのVGEは、第2スイッチング手段としての副IGBTのゲート端子に入力された駆動電圧を示しており、P1〜P2間電圧ΔVは、図1に示した点P1と点P2との間の電圧を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。
図9は第1スイッチング手段1としての主IGBTのターンオン時における波形を第3の実施例とその比較例(スナバレス回路)とで比較して示したグラフである。図9において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオン信号)を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示しており、実施例の損失(VCE×ICE)は、上述した実施例の電圧VCEと実施例の電流ICEとの積を示している。一方、比較例の電圧VCEは、主IGBT(図20参照)のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ICEは、スナバレス回路(図20参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示しており、比較例の損失は、上述した比較例の電圧VCEと比較例の電流ICEとの積を示している。
図9に示した第3の実施例およびその比較例では、主IGBTとして、600A/1200V型IGBTを用い、測定条件として、電流Icを400Aに設定し、電圧Vccを800Vに設定した。
図9に示すように、主IGBTのターンオン時には、実施例の電圧VCEが、比較例の電圧VCEとほぼ一致し、実施例の電流ICEが、比較例の電流ICEとほぼ一致し、実施例の損失(VCE×ICE)が、比較例の損失(VCE×ICE)とほぼ一致した。このことは、換言すれば、図1に示した本発明のスナバ回路によれば、第2スイッチング手段2としての副IGBTと抵抗8とが追加されたにもかかわらず、主IGBTのターンオンの過程では、副IGBTがONされないため、第2スイッチング手段2としての副IGBTおよび抵抗8に電流が流れ込むことも、第2スイッチング手段2としての副IGBTおよび抵抗8が第1スイッチング手段1としての主IGBTに電圧変動を与えることもない、すなわち、主IGBTのターンオン過程に何ら悪影響を及ぼすことがないということを物語っている。
図10は第1スイッチング手段1としての主IGBTのターンオフ時における波形を第3の実施例とその比較例(スナバレス回路)とで比較して示したグラフである。図10において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオフ信号)を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示しており、実施例の損失(VCE×ICE)は、上述した実施例の電圧VCEと実施例の電流ICEとの積を示している。一方、比較例の電圧VCEは、主IGBT(図20参照)のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ICEは、スナバレス回路(図20参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示しており、比較例の損失は、上述した比較例の電圧VCEと比較例の電流ICEとの積を示している。
図10に示した第3の実施例およびその比較例では、図9に示した場合と同様に、主IGBTとして、600A/1200V型IGBTを用い、測定条件として、電流Icを400Aに設定し、電圧Vccを800Vに設定した。
図10に示すように、主IGBTのターンオフ時には、実施例の電圧VCEは、比較例の電圧VCEと大きく異なった。詳細には、比較例の電圧VCEの場合には、サージ電圧が大きく、電圧の振動も大きかったが、実施例の電圧VCEの場合には、サージ電圧が小さくなり、電圧の振動も殆どなくなり、大きく改善された。また、主IGBTのターンオフ時には、実施例の電流ICEも、比較例の電流ICEと大きく異なった。詳細には、比較例の電流ICEは急峻に低下していたのに対し、実施例の電流ICEは緩やかに低下するようになった。
更に、主IGBTのターンオフ時には、実施例の損失(≒120.59mJ)が、比較例の損失(≒100.44mJ)の約1.2倍になった。実施例では、ゆっくりと時間をかけて電流ICEを低下させたため、実施例の損失が比較例の損失よりも若干増加した。この損失の増加分は、例えば図15、図17〜図19に示した従来のRCDスナバ回路における損失の増加分に比べれば、充分、容認できる範囲であろう。また、本発明のスナバ回路によれば、第2スイッチング手段2としての副IGBTおよび抵抗8のわずかに2つの部品の追加で済み、しかもそれらを第1スイッチング手段1としての主IGBTの直近に配置できるために余分のインダクタンス成分が殆ど増加しない点などを考慮すれば、上述した損失の増加分は無視できる範囲であろう。
図11は第1スイッチング手段1としての主IGBTのターンオン時における波形を第4の実施例とその比較例(スナバレス回路)とで比較して示したグラフである。図11において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオン信号)を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。一方、比較例の電圧VCEは、主IGBT(図20参照)のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ICEは、スナバレス回路(図20参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。
図11に示した第4の実施例およびその比較例では、主IGBTとして、600A/1200V型IGBTを用い、測定条件として、電流Icを400Aに設定し、電圧Vccを600Vに設定した。
図11に示すように、主IGBTのターンオン時には、図9に示した場合と同様に、実施例の電圧VCEが、比較例の電圧VCEとほぼ一致し、実施例の電流ICEが、比較例の電流ICEとほぼ一致した。
図12は第1スイッチング手段1としての主IGBTのターンオフ時における波形を第4の実施例とその比較例(スナバレス回路)とで比較して示したグラフである。図12において、主IGBTのVGEは、第1スイッチング手段としての主IGBTのゲート端子に入力された駆動電圧(ターンオフ信号)を示しており、実施例の電圧VCEは、第1スイッチング手段1としての主IGBT(図1参照)のC1(コレクタ)端子側と主E1(エミッタ)端子側との間の電圧を示しており、実施例の電流ICEは、本発明のスナバ回路(図1参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。一方、比較例の電圧VCEは、主IGBT(図20参照)のコレクタ端子側とエミッタ端子側との間の電圧を示しており、比較例の電流ICEは、スナバレス回路(図20参照)の主C(コレクタ)端子から主E(エミッタ)端子に流れた電流を示している。
図12に示した第4の実施例およびその比較例では、図11に示した場合と同様に、主IGBTとして、600A/1200V型IGBTを用い、測定条件として、電流Icを400Aに設定し、電圧Vccを600Vに設定した。
図12に示すように、主IGBTのターンオフ時には、実施例の電圧VCEは、比較例の電圧VCEと大きく異なった。詳細には、比較例の電圧VCEの場合には、サージ電圧が大きく、電圧の振動も大きかったが、実施例の電圧VCEの場合には、サージ電圧が小さくなり、電圧の振動も低減され、大きく改善された。また、主IGBTのターンオフ時には、実施例の電流ICEも、比較例の電流ICEと大きく異なった。詳細には、比較例の電流ICEは急峻に低下していたのに対し、実施例の電流ICEは緩やかに低下するようになった。
図13は本発明のスナバ回路の性能を評価するために使用された測定回路を示した図、図14は図13に示した測定回路に与えた信号パルスと測定回路中を流れる電流波形とを示した図である。図13に示すように、本発明のスナバ回路の性能を評価する際には、タブラー構造モジュールの上側の主IGBT1をOFFにし、FWD1を環流用ダイオードとして用い、下側の主IGBTを被測定デバイス(Device Under Test)に用いた。図13には示していないが、図13中のDUT側に本発明のスナバ回路、あるいは、スナバレス回路を配置して、性能の評価を行った。