JP2005340343A - 半導体装置及び回路検査方法 - Google Patents

Abstract

【課題】 微小で狭ピッチの端子を有していても、比較的低コストのプローブテスト技術を用いることのできる半導体装置及び回路検査方法を提供する。
【解決手段】 外側の端子１１は、通常動作に使用され、狭ピッチ配列である。これにより、プローブ試験における探針の接触は必ずしも安定し得ない。そこで、チップ１０主表面において、正規端子１１の配列の内側に、プローブ試験時に探針を接触させるための検査専用端子１２を設けている。検査専用端子１２は、それぞれ正規端子１１所定数個分（ここでは３個）に１個の割合で設けられ、正規端子１１より広い接触領域を有する。これにより、プローブ試験における探針の接触が安定し得る構成とする。
【選択図】 図１

Description

本発明は、特に狭ピッチの端子を多数配置し、かつチップサイズの縮小化が要求される半導体装置及び回路検査方法に関する。

微小で狭ピッチの端子を有するデバイスのプローブテストは、高度の検査技術が要求される。例えば、プローブ針の接触対象となる端子（パッドまたはバンプ等）が非常に小さく、ピッチも狭いと、プローブ針の細径化、配置の工夫で対処しようとしても限界がきてしまう。また、プローブ針の細径化によって端子との接触抵抗が上昇し、安定した検査が困難になる。接触不良を低減するためにプローブ針に対して相当の荷重をかけるが、隣接間ショートの問題も懸念される。

従来、上記対策として、プローブ針に代替するメンブレムプローブ等の提案があるが、商品サイクルが短く、短納期の製品が多い昨今はコスト的にも対応困難である。さらに、フィルムプローブという構成も開示されている。フィルムプローブは、電極同士を短絡しつつ放射状に形成されたラインパターンを有し、かつ接触対象の電極同士がこのラインパターンによっては短絡し得ない構成とする（例えば、特許文献１）。これにより、現状の大部分の半導体デバイス等に対応させようという技術である。
特開平７−６３７８８号公報（３頁−８頁、図１−図４）

このように、従来では微小で狭ピッチの端子を有するデバイスに関し、そのプローブテストは、接触対象のデバイスの端子配列に応じて、テスト装置側のプロービング技術、工夫した構成で対処するようにしている。しかしながら、テスタ、プローブカード等プロービングデバイスの高コスト化はできるだけ回避したい。

本発明は上記のような事情を考慮してなされたもので、微小で狭ピッチの端子を有していても、比較的低コストのプローブテスト技術を用いることのできる半導体装置及び回路検査方法を提供しようとするものである。

本発明に係る半導体装置は、内部の半導体素子回路に繋がり、チップ主表面にそれぞれ外部との電気的接続領域を有する通常動作に使用される端子の配列と、前記チップ主表面において前記通常動作に使用される端子の配列の内側にそれぞれ前記端子所定数個分に１個の割合で設けられ、前記端子より広い接続領域を有する検査時に使用される端子の配列と、前記検査時に使用される端子に対し前記通常動作に使用される端子所定数個分の信号を切り換え伝達するまたは全部遮断する切り換え制御回路と、を含む。

上記本発明に係る半導体装置によれば、通常動作に使用される端子所定数個分に１個の割合で検査時に使用される端子が設けられる。これにより、探針接触に不向きな狭い端子も、検査時には広い接触領域が確保できることになる。切り換え制御回路により、通常動作に使用される端子の信号を検査時に使用される端子から取得可能である。プロービング技術の負担を軽減しつつ、接触不良のない高信頼性の検査が可能である。

なお、上記本発明に係る半導体装置において、次のようないずれかの特徴を少なくとも一つ有することにより、検査または実装の面で安定性が得られ、有利な構成となる。
少なくとも前記通常動作に使用される端子は、バンプ電極である。
少なくとも前記検査時に使用される端子は、パッド電極である。
前記通常動作に使用される端子の配列における一部の端子は前記検査時に使用される端子の配列と同等の形状及び配置間隔を有する。

本発明に係る半導体装置は、内部の半導体素子回路に繋がり、チップ主表面の一方辺に沿ってそれぞれ外部との電気的接続領域を有する第１端子の配列と、内部の半導体素子回路に繋がり、前記チップ主表面の他方辺に沿ってそれぞれ外部との電気的接続領域を有する、前記第１端子より数も多く狭ピッチで狭い接続領域を有する第２端子の配列と、前記チップ主表面において前記第２端子の配列の内側に、それぞれ前記第２端子所定数個分に１個の割合で設けられ、前記第２端子より広い接続領域を有する第３端子の配列と、前記第３端子に対し前記第２端子所定数個分の信号を切り換え伝達するまたは全部遮断する切り換え制御回路と、を含む。

上記本発明に係る半導体装置によれば、狭ピッチで狭い接続領域を有する第２端子所定数個分に１個の割合で第３端子が設けられる。これにより、探針接触領域を広く確保することができる。切り換え制御回路により、第２端子所定数個分の信号は第３端子から取得可能である。プロービング技術の負担を軽減しつつ、接触不良のない高信頼性の検査が可能である。

なお、上記本発明に係る半導体装置において、次のようないずれかの特徴を少なくとも一つ有することにより、検査または実装の面で安定性が得られ、有利な構成となる。
前記第３端子の配列は、前記第１端子と同等の形状及び配置間隔を有する。
前記第１端子は、前記第３端子と共に検査時に探針を接触させる。
前記第３端子の配列は、前記内部の半導体素子回路の部分上方に設けられている。

本発明に係る回路検査方法は、チップ主表面において、内部の半導体素子回路に繋がる通常動作で用いられる正規端子とは別に、検査時に利用する検査専用端子を所定数設け、前記検査時には前記検査専用端子にて前記正規端子複数個分の信号をそれぞれ所定期間内に時系列的に逐次取得する。

上記本発明に係る回路検査方法によれば、検査時に取得すべき正規端子複数個分の信号は検査専用端子が代行して取得できるように、所定期間内にてタイミング制御される。
なお、前記検査時において、少なくとも前記検査専用端子にはプローブ試験用の探針が接触することを特徴とする。比較的低コストの通常のプロービング技術が利用可能である。

また、本発明に係る回路検査方法は、チップ主表面において、内部の半導体素子回路に繋がる通常動作で用いられる入力端子及び出力端子とは別に、検査時に前記出力端子複数個分に代わって利用される検査専用端子を所定数設け、前記検査時には前記検査専用端子にて前記出力端子複数個分の信号をそれぞれ所定期間内に時系列的に逐次取得する。

上記本発明に係る回路検査方法によれば、検査時に取得すべき出力端子複数個分の信号は検査専用端子が代行して取得できるように、所定期間内にてタイミング制御される。
なお、前記検査時において、少なくとも前記検査専用端子にはプローブ試験用の探針が接触することを特徴とする。比較的低コストの通常のプロービング技術が利用可能である。

発明を実施するための形態

図１は、本発明の基本的実施形態に係る半導体装置の要部を示す平面図である。半導体チップ１０の一部を示している。外側の端子１１は、通常動作に使用される正規端子である。すなわち、正規端子１１は、図示しない層間絶縁膜を介する下層で内部の半導体素子回路１３に繋がり、チップ１０主表面にそれぞれ外部と電気的接続をするために設けられている。正規端子１１の配列は狭ピッチであり、プローブ試験における探針の接触は必ずしも安定し得ない。

そこで、本発明では、チップ１０主表面において、正規端子１１の配列の内側に、プローブ試験時に探針を接触させるための検査専用端子１２を設けている。検査専用端子１２は、それぞれ正規端子１１所定数個分（ここでは３個）に１個の割合で設けられ、正規端子１１より広い接触領域を有する。これにより、プローブ試験における探針の接触が安定し得る構成とする。例えば探針の接触エリアを破線円１６で示す。

各検査専用端子１２へは、信号伝達系を共有する正規端子１１の３個分の信号を切り換え伝達させる必要がある。また、プローブ試験以外の状態では、各検査専用端子１２への信号伝達を遮断する必要がある。これら信号制御を達成するため、各正規端子１１と検査専用端子１２の信号経路間にはスイッチング回路部１４が設けられている。スイッチング回路部１４は、内部の半導体素子回路１３中で構成されたロジック制御部１３１により動作制御される。

図２は、図１の構成における回路検査方法の要部を示す流れ図である。図１を参照しながら説明する。チップ１０は、図示しない入力部からの信号入力により所定のコマンドを受け取ると、プローブ試験モードとなる。これにより、ロジック制御部１３１の信号制御に従って、検査専用端子１２にて共有する正規端子１１所定数個分（３個分）の信号がそれぞれ所定期間内に時系列的に逐次取得される（処理Ｓ１）。すなわち、プローブ試験用の探針（図示せず）がそれぞれ検査専用端子１２に安定して接触し、共有する正規端子１１の３個分の信号をそれぞれ所定期間内に時系列に従って逐次取得する。プローブ試験側、すなわち試験装置側では、上記取得した各信号を、試験装置内でラッチ回路等を介して一時的に記憶し、逐次検査、良否の判定がなされる。

チップ１０は、図示しない入力部からプローブ試験モードのコマンドを含まない通常の信号入力がなされると、通常動作モードとなる。これにより、ロジック制御部１３１の信号制御に従って、検査専用端子１２への信号伝達経路は遮断される（処理Ｓ２）。すなわち、スイッチング回路部１４の全部が常時オフ状態となり、各正規端子１１にのみ信号が伝達される。このとき、チップ１０は例えば所定部に実装された状態にあり、その回路動作、機能を果たす。

上記実施形態及び方法によれば、通常動作に使用される正規端子１１所定数個分に１個の割合で検査時に利用する検査専用端子１２が設けられる。これにより、探針接触に不向きな狭い正規端子１１も、検査時には検査専用端子１２が代替するので広い接触領域が確保できることになる。スイッチング回路部１４及びその動作を制御するロジック制御部１５により切り換え制御回路が構成される。これによって、通常動作に使用される正規端子１１の信号を、検査時に検査専用端子１２から取得可能である。これにより、プロービング技術の負担を軽減しつつ、接触不良のない高信頼性の検査が可能である。

なお、正規端子１１、検査専用端子１２は共にパッド電極である構成でも、共にバンプ電極である構成でもよい。正規端子１１の一部（例えば入力部）が検査時に探針を接触させることがあり、その場合は端子の形態を統一させておいた方がよいからである。また、正規端子１１の全部が検査時において探針接触を伴わず、検査専用端子１２で達成される場合、正規端子１１はバンプ電極、検査専用端子１２はパッド電極とする構成も考えられる。

図３は、本発明の一実施形態に係る半導体装置の要部を示す平面図である。ＬＣＤ（Liquid Crystal Display）ドライバ（液晶表示駆動装置）ＩＣチップにおける要部構成を示す平面図である。ＬＣＤドライバＩＣチップ２０は、短冊形状となっており、内部の半導体素子回路は主に次のような各部を含む。すなわち、信号データが入力される入力回路部２１、ＲＡＭ（Random Access Memory）等で構成される記憶部２２、データ処理部としてゲートアレイ等で形成されるロジック回路部２３、及びラッチ回路を含み信号出力をする出力回路部２４等が相関するように構成されている。

ＩＣチップ２０の一方辺、他方辺に沿うように配された入力パッド、出力パッドに各対応して正規端子であるバンプ電極２５，２６が設けられている。そのうち、出力側のバンプ電極２６の配列は狭ピッチであり、プローブ試験における探針の接触は必ずしも安定し得ない。そこで、ＩＣチップ２０主表面において、バンプ電極２６の配列の内側に、プローブ試験時に探針を接触させるための検査専用端子２７を設けている。検査専用端子２７はバンプ電極であり、内部の半導体素子回路の一部である出力回路部２４の部分上方に重なるように配される。

検査専用端子２７は、それぞれバンプ電極２６所定数個分（ここでは３個）に１個の割合で設けられ、バンプ電極２６より広い接触領域を有する。これにより、プローブ試験における探針の接触を容易とする。探針の接触エリアは破線円３１で示す。ここで検査専用端子２７は、入力側のバンプ電極２５と同等の形状で配置間隔も同様に構成されている。このような構成とすることで、プローブ試験における探針接触の容易性、安定性がいっそう向上する。

各検査専用端子２７へは、信号伝達系を共有するバンプ電極２６の３個分の信号を切り換え伝達させる必要がある。また、プローブ試験以外の状態では、各検査専用端子２７への信号伝達を遮断する必要がある。これら信号制御を達成するため、各バンプ電極２６と検査専用端子２７の信号経路間にはスイッチング回路部２８が設けられている。スイッチング回路部２８は、ロジック回路部２３中で構成されるロジック制御部２３１により動作制御される。

図４は、図３の構成における回路検査方法の要部を説明するための一部の概略構成図である。任意の検査専用端子２７一つと出力を共有する各バンプ電極２６を、ここでは２６１，２６２，２６３と示した。スイッチング回路部２８としては略式でＮチャネルＭＯＳトランジスタＴ１〜Ｔ３を示した。
さらに、図５は、試験パターン一つ分の出力検出期間に対する各出力信号の取得を示すタイミング図である。以下、図３を参照しながら説明する。

プローブ試験では、探針が入力側のバンプ電極２５、及び検査専用端子（バンプ電極）２７に加圧接触する（図３の破線円３１）。入力回路部２１への信号入力によって所定のコマンドを受け取ると、プローブ試験モードとなる。これにより、入力回路部２１の状態に応じてロジック回路部２３、記憶部２２が動作し、出力回路部２４の図示しないラッチ回路及び出力段などを介して出力信号が各バンプ電極２６に伝達される。そして、ロジック制御部２３１の信号制御に従い、検査専用端子２７にて、共有するバンプ電極２６所定数個分（３個分）の信号がそれぞれ所定期間内に時系列的に逐次取得される。例えば、図５に示すように、ロジック制御部２３１によるスイッチング回路部２８、すなわちＧ１〜Ｇ３のゲート制御によって、バンプ電極２６（２６１〜２６３）の３個分の信号Ｄ１〜Ｄ３がそれぞれ出力検出期間ＰＳ内に検査専用端子２７から取得される。図示しないプローブ試験側、すなわち試験装置側では、上記取得した各信号を、試験装置内でラッチ回路等を介して一時的に記憶し、逐次検査、良否の判定がなされる。

入力側のバンプ電極２５において、プローブ試験モードのコマンドを含まない通常の信号入力がなされると、通常動作モードとなる。これにより、ロジック制御部２３１の信号制御に従って、検査専用端子２７への信号伝達経路は遮断される。すなわち、スイッチング回路部２８における各ゲートへのＧ１〜Ｇ３の活性化信号は与えられず、トランジスタＴ１〜Ｔ３は全部、常時オフ状態となるように制御される。

上記プローブ試験以外の通常動作では、入力回路部２１の状態に応じてロジック回路部２３、記憶部２２が動作し、出力回路部２４の図示しないラッチ回路及び出力段などを介して正規の出力信号が各バンプ電極２６に伝達される。このとき、例えばＩＣチップ２０はＬＣＤ基板に実装されており、ＬＣＤドライバとしての機能を果たす。

上記実施形態及び方法によれば、通常動作に使用される、狭ピッチの出力側のバンプ電極２６所定数個分に１個の割合で、検査時に利用する検査専用端子（バンプ電極）２７が設けられる。これにより、探針接触に不向きな狭いバンプ電極２６も、検査時には検査専用端子２７が代替するので広い接触領域が確保できることになる。スイッチング回路部２８及びその動作を制御するロジック制御部２３１により切り換え制御回路が構成される。これによって、通常動作に使用されるバンプ電極２６それぞれの出力信号を、検査時に検査専用端子２７から取得可能である。これにより、プロービング技術の負担を軽減しつつ、接触不良のない高信頼性の検査が可能である。

なお、検査専用端子２７は、プロービングの技術側が対応できれば、バンプ電極に限らず、パッド電極であるということも考えられる。また、検査専用端子２７は、入力側のバンプ電極２５と同等の形状で配置間隔も同様に構成するとしたが、これに限らない。しかし、前者、後者ともプロービング技術の負担があまり増大するような構成をとらないことが重要である。また、プローブ試験は、バンプ電極２５，２６，２７を形成する前のパッド電極の段階で実施する場合も考えられる。また、検査専用端子２７は、探針接触を容易にする観点から、検査専用端子２７が３個より多くのバンプ電極２６を代替する構成も考えられる。

以上説明したように本発明によれば、通常動作に使用される端子所定数個分に１個の割合で検査時に使用される端子が設けられる。これにより、探針接触に不向きな狭い端子も、検査時には広い接触領域が確保できることになる。切り換え制御回路により、通常動作に使用される端子の信号を検査時に使用される端子から取得可能である。すなわち、検査時に取得すべき正規端子複数個分の信号は検査専用端子が代行して取得できるように、所定期間内にてタイミング制御される。プローブ試験用の探針を用いる場合、比較的低コストの通常のプロービング技術が利用可能である。この結果、微小で狭ピッチの端子を有していても、比較的低コストのプローブテスト技術を用いることのできる半導体装置及び回路検査方法を提供することができる。

基本的実施形態に係る半導体装置の要部を示す平面図。 図１の構成における回路検査方法の要部を示す流れ図。 一実施形態に係る半導体装置の要部を示す平面図。 図３の構成における回路検査方法の要部を説明する一部の概略構成図。 出力検出期間に対する各出力信号の取得を示すタイミング図。

符号の説明

１０…半導体チップ、１１，１２…端子、１３…半導体素子回路、１４，２８…スイッチング回路部、１３１，２３１…ロジック制御部、１６，３１…探針接触エリア、２０…ＬＣＤドライバＩＣチップ、２１…入力回路部、２２…記憶部、２３…ロジック回路部、２４…出力回路部、２５，２６，２６１，２５２，２６３…バンプ電極、２７…検査専用端子、Ｓ１，Ｓ２…処理ステップ。

Claims (11)

1. 内部の半導体素子回路に繋がり、チップ主表面にそれぞれ外部との電気的接続領域を有する通常動作に使用される端子の配列と、
   前記チップ主表面において前記通常動作に使用される端子の配列の内側にそれぞれ前記端子所定数個分に１個の割合で設けられ、前記端子より広い接続領域を有する検査時に使用される端子の配列と、
   前記検査時に使用される端子に対し前記通常動作に使用される端子所定数個分の信号を切り換え伝達するまたは全部遮断する切り換え制御回路と、
   を含む半導体装置。
2. 少なくとも前記通常動作に使用される端子は、バンプ電極である請求項１記載の半導体装置。
3. 少なくとも前記検査時に使用される端子は、パッド電極である請求項１または２記載の半導体装置。
4. 前記通常動作に使用される端子の配列における一部の端子は前記検査時に使用される端子の配列と同等の形状及び配置間隔を有する請求項１記載の半導体装置。
5. 内部の半導体素子回路に繋がり、チップ主表面の一方辺に沿ってそれぞれ外部との電気的接続領域を有する第１端子の配列と、
   内部の半導体素子回路に繋がり、前記チップ主表面の他方辺に沿ってそれぞれ外部との電気的接続領域を有する、前記第１端子より数も多く狭ピッチで狭い接続領域を有する第２端子の配列と、
   前記チップ主表面において前記第２端子の配列の内側に、それぞれ前記第２端子所定数個分に１個の割合で設けられ、前記第２端子より広い接続領域を有する第３端子の配列と、
   前記第３端子に対し前記第２端子所定数個分の信号を切り換え伝達するまたは全部遮断する切り換え制御回路と、
   を含む半導体装置。
6. 前記第３端子の配列は、前記第１端子と同等の形状及び配置間隔を有する請求項５記載の半導体装置。
7. 前記第１端子は、前記第３端子と共に検査時に探針を接触させる請求項５または６記載の半導体装置。
8. 前記第３端子の配列は、前記内部の半導体素子回路の部分上方に設けられている請求項５〜７いずれか一つに記載の半導体装置。
9. チップ主表面において、内部の半導体素子回路に繋がる通常動作で用いられる正規端子とは別に、検査時に利用する検査専用端子を所定数設け、前記検査時には前記検査専用端子にて前記正規端子複数個分の信号をそれぞれ所定期間内に時系列的に逐次取得する回路検査方法。
10. チップ主表面において、内部の半導体素子回路に繋がる通常動作で用いられる入力端子及び出力端子とは別に、検査時に前記出力端子複数個分に代わって利用される検査専用端子を所定数設け、前記検査時には前記検査専用端子にて前記出力端子複数個分の信号をそれぞれ所定期間内に時系列的に逐次取得する回路検査方法。
11. 前記検査時において、少なくとも前記検査専用端子にはプローブ試験用の探針が接触する請求項９または１０記載の回路検査方法。

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