JP2005311365A - 膜形成先駆物質の制御による窒化シリコン膜の特性及び均一性の制御 - Google Patents

膜形成先駆物質の制御による窒化シリコン膜の特性及び均一性の制御 Download PDF

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Abstract

【課題】 ＣＶＤにより広い表面積の上に堆積される窒化シリコン膜の特性及び均一性を制御する方法、及びこの方法により形成された膜を提供する。
【解決手段】 表面積が約１ｍ２より大きく、又、約４．１ｍ２の範囲のこともあり、且つ９ｍ２という大きさのこともある基板上に一連のＴＦＴデバイスが配列されるときに、ＴＦＴデバイスにおいてゲート誘電体及びパッシベーション層として有用なａ−ＳｉＮｘ：Ｈ膜をＰＥＣＶＤ堆積する方法を開発した。ａ−ＳｉＮｘ：Ｈ膜は、このように大きな基板表面積にわたって必要とされる膜厚みの均一性、及び化学的組成を含む膜特性の均一性を与える。この方法により形成された膜は、液晶アクティブマトリクスディスプレイ及び有機発光ダイオード制御の両方に有用である。
【選択図】 図３Ｂ

Description

発明の背景
[0003]１．発明の分野
[0004]本発明は、ＣＶＤ（化学気相堆積）により広い表面積上に堆積される窒化シリコン膜の特性及び均一性を制御する方法と、この方法により形成された膜とに関する。より詳細には、窒化シリコン膜のイオン移動度及び／又は抵抗率を特定の範囲内に制御するものである。
[0005]２．背景技術の簡単な説明
[0006]薄膜トランジスタ（ＴＦＴ）アレイは、コンピュータ及びテレビジョンフラットパネルにしばしば利用される種類の液晶アクティブマトリクスディスプレイに使用されるデバイスであるために、現在特に高い関心がもたれている。液晶アクティブマトリクスディスプレイは、背景照明のために発光ダイオードを含んでもよい。更に、有機発光ダイオード（ＯＬＥＤ）がアクティブマトリクスディスプレイに使用されており、これらの有機発光ダイオードは、ディスプレイのアクティビティに対処するＴＦＴを必要とする。
[0007]ＴＦＴアレイは、通常、フラットな基板上に生成される。基板は、半導体基板でもよいし、或いはガラス、石英、サファイア又は透明プラスチック膜のような透明基板でもよい。本発明の対象であるＴＦＴは、シリコン含有膜を使用し、特に、窒化シリコン含有膜を誘電体層として使用する。窒化シリコンで構成される第１の膜は、導電性のゲート電極の上に横たわるので、ゲート誘電体と称される。窒化シリコンで構成される第２の膜は、パッシベーション誘電体と称され、第２の導電性電極の上面の上に横たわって、第２の導電性電極を、ＴＦＴデバイスの上面を取り巻く周囲環境から電気的に隔離する（ここで、ＴＦＴデバイスの下面は、ガラス、石英、サファイア、プラスチック又は半導体基板である）。
[0008]図１は、窒化シリコンで構成されるゲート誘電体膜と、窒化シリコンで構成されるパッシベーション誘電体膜との両方を使用できる種類の薄膜トランジスタ構造体を示す概略断面図である。この種の薄膜トランジスタは、ＳｉＮｘ層をゲート絶縁体として伴う逆スタガー型α−Ｓｉ ＴＦＴ、或いはバックチャンネルエッチング（ＢＣＥ）逆転スタガー型（底部ゲート）ＴＦＴ構造体としばしば称される。この構造体は、ゲート誘電体（ＳｉＮｘ）及び真性並びにｎ＋（又はｐ＋）ドープのアモルファスシリコン膜を単一のＰＥＣＶＤポンプダウン運転で堆積できるので、より好ましいＴＦＴ構造体の１つである。図１に示すＢＣＥ ＴＦＴは、４個又は５個のパターンマスクしか含まない。
[0009]上述したように、基板１０１は、通常、可視スペクトルにおいて本質的に光学的に透明な材料、例えば、ガラス、石英、サファイア又は透明プラスチックで構成される。基板は、形状又は寸法が変化するものでよい。通常、ＴＦＴの用途では、基板は、表面積が約５００ｍｍ２より大きいガラス基板である。基板１０１の上にゲート電極層１０２が形成される。このゲート電極層１０２は、とりわけ、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、モリブデンタングステン（ＭｏＷ）、チタン（Ｔｉ）、又はそれらの組合せのような金属層で構成することができる。このゲート電極層１０２は、従来の堆積、リソグラフィー及びエッチング技術を使用して形成できる。基板１０１と、ゲート電極層１０２との間には、例えば、酸化シリコン又は窒化シリコンのような任意の（図示せず）絶縁層があってもよく、これも、以下に述べる種類のＰＥＣＶＤシステムを使用して形成できる。
[0010]ゲート電極層１０２の上にはゲート誘電体層１０３が形成される。このゲート誘電体層は、ＰＥＣＶＤシステムを使用して堆積された酸化シリコン、シリコンオキシニトライド又は窒化シリコンでよい。ゲート誘電体層１０３は、約１００Åから約６０００Åの範囲の厚みに形成できる。
[0011]ゲート誘電体層１０３の上にはバルク半導体層１０４が形成される。このバルク半導体層１０４は、多結晶シリコン（ポリシリコン）、微結晶シリコン（μｃ−Ｓｉ）、又はアモルファスシリコン（α−シリコン）で構成され、これらの膜も、ＰＥＣＶＤシステムや、他の従来の良く知られた方法を使用して堆積することができる。バルク半導体層１０４は、約１００Åから約３０００Åの範囲の厚みに堆積することができる。この半導体層１０４の上には、ドープされた半導体層１０５が形成される。このドープされた半導体層１０５は、ｎ型（ｎ＋）又はｐ型（ｐ＋）ドープの多結晶、微結晶又はアモルファスシリコンで構成することができる。このドープされた半導体層１０５は、約１００Åから約３０００Åの範囲内の厚みに堆積することができる。このドープされた半導体層１０５は、例えば、ｎ＋ドープのαシリコン膜である。バルク半導体層１０４及びドープされた半導体層１０５は、リソグラフでパターン化され、従来技術を使用してエッチングされて、これら２つの膜のメサを、蓄積キャパシタ誘電体としても働くゲート誘電体絶縁体の上に画成する。ドープされた半導体層１０５は、バルク半導体層１０４の部分に直接接触して、半導体接合を形成する。
[0012]次いで、ゲート誘電体層１０３、半導体層１０４及びドープされた半導体層１０５の露出面の上に、導電層１０６が堆積される。この導電層１０６は、とりわけ、例えば、アルミニウム、タングステン、モリブデン、クロム、タンタル、及びそれらの組合せのような金属で構成できる。この導電層１０６は、従来の堆積技術を使用して形成することができる。導電層１０６及びドープされた半導体層１０５の両方をリソグラフでパターン化して、図１に各々示すＴＦＴのソース及びドレイン接触部１０５ａ及び１０６ｂを画成することができる。これらソース及びドレイン接触部１０５ａ及び１０６ｂを形成した後、パッシベーション誘電体層１０７が通常付着される。このパッシベーション誘電体層は、例えば、酸化シリコン又は窒化シリコンでよい。このパッシベーション層１０７は、例えば、ＰＥＣＶＤ又は他の従来の良く知られた方法を使用して形成できる。このパッシベーション層１０７は、約１０００Åから約５０００オングストロームの範囲の厚みに堆積することができる。次いで、パッシベーション層１０７は、リソグラフでパターン化され、従来の技術を使用してエッチングされて、パッシベーション層に接触用の穴を開ける。
[0013]次いで、透明な導電層１０８が堆積されて、導電層１０６と接触するようにパターン化される。この透明な導電層１０８は、可視スペクトルにおいて本質的に光学的に透明な材料で構成される。この透明な導電層１０８は、とりわけ、例えば、酸化インジウムスズ（ＩＴＯ）又は酸化亜鉛で構成できる。透明な導電層１０８のパターン化は、従来のリソグラフ及びエッチング方法により行なわれる。
[0014]窒化シリコンゲート絶縁体を使用できるＴＦＴ構造体は、他にも多数あり、それらの多くが、ドクター・リー・キュン・ハ著の「A Study on Laser Annealed Polycrystalline Silicon Thin Film Transistors (TFTs) with SiNxGate Insulator」と題する開示（キュン・ヒー・ユニバーシティ、１９９８年）に記載されている。この開示は、ｈｔｔｐ：／／ｔｆｔｃｄ．ｋｈｕ．ａｃ．ｋｒ／ｒｅｓｅａｒｃｈ／ｐｏｌｙＳｉにおいて入手できる。ドクター・リー・キュン・ハの開示は、主として、レーザアニールされたポリシリコンＴＦＴの使用に関するもので、本発明の要旨ではないが、そのＴＦＴ構造は、背景資料として関心の高いものである。この関心の高い構造は、前記開示の第２章に記載されている。
[0015]又、Ｄ．Ｂ．トマソン氏等は、１９７７年ソサエティ・フォー・インフォーメーション・ディスプレイ・インターナショナル・シンポジウム・ダイジェスト・オブ・テクニカル・ペーパー、第２８巻、第１７６−１７９ページに掲載された「High Mobility Tri-Layer a-Si:H This Film Transistors with Ultra-Thin Active Layer」と題する論文において、ＴＦＴが約１３ｎｍのアクティブ層厚みを有するようなアクティブマトリクス液晶ディスプレイについて述べている。このＴＦＴ構造体は、モリブデンの底部電極、窒化シリコンゲート誘電体層、この窒化シリコンゲート誘電体層の上に横たわるａ−Ｓｉ：Ｈ層、窒化シリコン誘電体メサで分離されたｎ＋μｃ−Ｓｉ：Ｈドープのソース及びドレイン領域と、これらソース及びドレイン領域各々の上に横たわるアルミニウム接触層とを伴うガラス基板である。これは、三重層ａ−Ｓｉ：Ｈ ＴＦＴ構造体と称される。その著者は、１３ｎｍのアクティブ層厚みをもつ水素添加されたアモルファスシリコン薄膜トランジスタが、それより厚い（５０ｎｍ）アクティブ層をもつデバイスより表示用途に対して良好に機能することを請求している。チャンネル長さ５μｍのデバイスの直線（ＶＤＳ＝０．１Ｖ）及び飽和領域移動度は、５０ｎｍのａ−Ｓｉ：Ｈデバイスに対する０．４ｃｍ２／Ｖ・ｓｅｃ及び０．７ｃｍ２／Ｖ・ｓｅｃから、同じ幾何学形状及び処理で製造された１３ｎｍのａ−Ｓｉ：Ｈ層デバイスに対する０．７ｃｍ２／Ｖ・ｓｅｃ及び１．２ｃｍ２／Ｖ・ｓｅｃまで増加すると言える。ＳｉＨ４、ＮＨ３及びＡＲの反応混合ガスから１００ｍＷ／ｃｍ２、−１５０Ｖ、０．５ｔｏｒｒ及び３００℃においてゲート誘電体の窒化シリコンが堆積された。基板温度が２５０℃であったこと以外はゲート誘電体と同じ条件で、パッシベーション窒化シリコン誘電体層が堆積された。
[0016]ヤング・ベイパーク氏等は、ジャーナル・オブ・マテリアルズ・サイエンス：マテリアルズ・イン・エレクトロニックス２３（２００１年）、５１５−５２２に掲載された「Bulk and interface properties of low-temperature silicon nitride films deposited by remote plasma enhanced chemical vapor deposition」と題する論文において、ゲート誘電体が、ＳｉＮｘではなく、水素添加された窒化シリコン膜（ａ−ＳｉＮｘ：Ｈ）であるときに発生する問題について述べている。ＰＥＣＶＤのａ−ＳｉＮｘ：Ｈ薄膜は、ａ−Ｓｉ：Ｈ層とａ−Ｓｉ：Ｎｘ層との間の界面特性が良好であるため、ａ−Ｓｉ：Ｈ ＴＦＴ用途のためのゲート誘電体として広く使用されていると言える。しかしながら、ＳｉＮｘ：Ｈゲート誘電体を伴うａ−Ｓｉ：Ｈ ＴＦＴは、ＤＣゲート電圧バイアスのもとでスレッシュホールド電圧シフト及び逆サブスレッシュホールド傾斜のような不安定性の問題を招くと言える。これらの不安定性の問題は、ＳｉＮｘ：Ｈ膜における高い捕獲密度と、ａ−Ｓｉ：Ｈ／ＳｉＮｘ：Ｈの界面に生じる欠陥とにより発生されると言える。ＳｉＮｘ：Ｈにおける電荷捕獲は、印加されたフィールドのもとでの電子注入と、禁止ギャップにおけるＳｉ懸垂結合材、Ｓｉ−Ｈ及びＮ−Ｈ結合材の局所化状態によるものと言える。著者は、ＰＥＣＶＤのＳｉＮｘ：Ｈ誘電体膜は、Ｎ−Ｈ及びＳｉ−Ｈ結合材の形態で大量の結合水素（２０％−４０％）を含むので、ゲート絶縁体として有効でないことを請求している。
[0017]著者は、ゲート誘電体層のリモートプラズマエンハンスト化学気相堆積を実行することを提案している。ＮＨ３先駆物質をリモートプラズマゾーン（チャンバーの頂部）で励起して、ＮＨ＊又はＮＨ２＊＋Ｈ＊を生成し、その後、プラズマゾーンからの活性化された種＊が、ガス分散リングを経て下流に導入されたＳｉＨ４と反応して、Ｓｉ−Ｈ結合材の形態の結合水素の量が減少されたＳｉＮｘ：Ｈ電気絶縁体を生成し、これは、水素を容易に失わせて、時間と共にＴＦＴデバイスの性能を低下させると知られている種類の懸垂結合材を形成すると言える。
[0018]Ｐｒｏｃ．２３ｒｄインターナショナル・コンファレンス・オン・マイクロエレクトロニックス（ＭＩＥＬ２００２）、第２巻、ＮＩＳ、ユーゴスラビア、２００２年５月１２−１５日に掲載されたアンドレイ・サゾノフ氏等著の「Low Temperature a-Si: H TFT on Plastic Films: Materials and Fabrication Aspect」と題する開示は、柔軟なプラスチック基板上でアクティブマトリクスＯＬＥＤディスプレイ用として１２０℃でａ−ＳｉＨ薄膜トランジスタを製造する技術に関連している。これにより製造されたＴＦＴは、２６０℃で製造されたものに非常に近い性能を示すと言える。著者は、適切なピクセル一体化で、アモルファスの水素添加シリコン（ａ−Ｓｉ：Ｈ）ＴＦＴが、必要な表示輝度を達成するに充分な高い電流を供給でき、ひいては、アクティブマトリクスＯＬＥＤディスプレイのためのコスト効率の良い解決策となることを請求している。
[0019]この製造されたＴＦＴサンプルを形成するのに使用した窒化シリコン膜は、ＳｉＨ４及びＮＨ３のガス状先駆物資からＰＥＣＤＶにより１２０℃において堆積されたアモルファス窒化シリコンであった。この膜は、２６０℃から３２０℃で製造される膜に比して低い質量密度及び高い水素濃度を有すると言える。その研究において、［Ｎ］／［Ｓｉ］比が１．４から１．７の範囲である一連のａ−ＳｉＮｘ：Ｈ膜が堆積された（１２０℃で）。この膜における水素含有量は、２５−４０原子％の範囲であった。一般に、［Ｎ］／［Ｓｉ］比が高い膜は、高い質量密度及び高い圧縮ストレスを有すると言える。１ＭＶ／ｃｍのフィールドにおいて推定されるａ−ＳｉＮｘ：Ｈ膜の抵抗率は、１０１４−１０１６Ω・ｃｍの範囲であると言え、［Ｎ］／［Ｓｉ］が高い膜は、高いブレークダウンフィールド及び誘電率と、低いＮ含有量の対応部とを有すると言える。これらの結論をサポートするデータのテーブルが示されている。
[0020]高温度の対応部に比較して、低温度のａ−ＳｉＮｘ膜は、水素含有量が高いことを特徴とする。水素濃度が約４０％以上のＮに富んだ膜は、主としてＮ原子に結合された水素を示し、Ｎ−Ｈ結合材の濃度が高いだけで高い［Ｎ］／［Ｓｉ］比が達成される。低い温度でプラスチック膜基板に形成されるＴＦＴは、高い温度でガラスに形成されるＴＦＴより高いスレッシュホールド電圧(４−５Ｖ)を必要とする。その結果、低い温度で形成されるＴＦＴに対して観察されるオン電流は、低いものとなる。これらＴＦＴの性能特性は、ＯＬＥＤ用途の要件に適合するが、１２０℃の温度で形成されるＴＦＴのスレッシュホールド電圧を下げるのが有利であることが明らかである。
[0021]上述したように、ＴＦＴの性能能力は、ＴＦＴの製造中に形成される膜の構造特性の直接的な結果である。膜の構造特性は、主として、ＴＦＴを作り上げる膜の形成中に使用される先駆物質の処理条件及び相対的な量に直接依存する。フラットパネルディスプレイのサイズが増加するにつれて、その増加された表面積にわたって形成される個々の膜の均一性を制御することが次第に困難になる。ゲート誘電体層又はパッシベーション誘電体層のいずれかに使用される膜を構成するＰＥＣＶＤ堆積の窒化シリコンについては、上下に約１メーターごとの平行プレートの容量性結合された電極を有する処理チャンバー内でＰＥＣＶＤが行なわれるときには、基板にわたる膜の均一性を制御することが特に困難となる。ＲＦ電力がより高い用途では、ＲＦ電力が電極エリアの中心に集中して、ドーム状の厚みプロフィールを生じると思われ、膜の特性は、電極を横切る非均一な電力分布を表わす。この種の現象は、約１０００Å／分以上の膜堆積率(Ｄ／Ｒ)を得るのに使用される高いＲＦ電力においてより顕著である。
[0022]ａ−ＳｉＮｘ：Ｈを形成するための従来のＰＥＣＶＤプロセスは、希望の膜特性を得るように窒素（Ｎ２）で大幅に希釈される混合ガスの先駆物質を使用する。このような希望の膜特性は、圧縮膜ストレスが約０から−１０１０ダイン／ｃｍ２の範囲、Ｓｉ−Ｈ含有量が通常約１５原子％未満と低く、且つＨＦ溶液における湿式エッチング率（ＷＥＲ）が約８００Å／分（１０００Å／分の熱酸化物に対して正規化された）未満と低いことである。しかしながら、先駆物質のガス中で高い濃度のＮ２（ここでは、Ｎ２：ＳｉＨ４が２：１より大きい）において発生されるプラズマが、大きな表面積、例えば、約１０００ｍｍｘ１０００ｍｍ（１平方メーター）以上の大きさを有する基板上に特に非均一なプラズマを発生する。これは、Ｎ２分子を解離するのに高いエネルギーを必要とするためと考えられる。大きな表面積を有するフラットパネルディスプレイの製造に関してこの問題を克服するために、Ｎ２ガス先駆物質が、もっと容易に解離するＮＨ３ガス先駆物質に置き換えられた。
[0023]近年、大きなフラットパネルディスプレイ、例えば、基板の大きさが約１５００ｍｍｘ１８００ｍｍを越えるフラットパネルディスプレイの需要が高まっている。ａ−ＳｉＮｘ：Ｈゲート誘電体膜の形成中に窒素を供給するためにＨＮ３先駆物質を使用してこのサイズのフラットパネルディスプレイを製造する初期の努力は、膜内に高い水素含有量を示すａ−ＳｉＮｘ：Ｈ膜の形成を生じた。上述したように、この高い水素含有量は、ＴＦＴに対して高いスレッシュホールド電圧の必要性を招き、これは、ＴＦＴの性能にとって有害である。従って、表面積の広い基板にわたりａ−ＳｉＮｘ：Ｈゲート誘電体膜の形成を許すプロセスが現在要望されている。
発明の概要
[0025]約１０００ｍｍｘ１０００ｍｍ以上の表面積にわたり、ＴＦＴゲート誘電体として有用なａ−ＳｉＮｘ：Ｈ膜であって、膜厚みの均一性及び化学的組成を含む膜特性の均一性が驚くほど一貫した膜を、ＰＥＣＶＤ堆積する方法を発見し、更に開発した。より詳細には、膜堆積率が１０００Å／分より高く、通常、１３００Å／分より高く、ａ−ＳｉＮｘ：Ｈ膜のＳｉ−Ｈ結合含有量が約１５原子％未満であり、膜ストレスが約０から約−１０１０の範囲であり、基板の表面積にわたる膜厚みの変化が約１７％未満であり、膜の屈折率（ＲＩ）が約１．８５から約１．９５の範囲であり、更に、ＨＦ溶液における湿式エッチング率（これは、膜密度の指示である）が８００Å／分未満である。ＨＦ溶液は、この業界で「緩衝酸化物エッチング材６：１(Buffer Oxide Etchant 6:1)」と称されるもので、これは、７重量％のフッ化水素酸と、３４重量％のフッ化アンモニウムと、５９重量％の水とを含む。約２５％の基板温度において湿式エッチングテストが行なわれる。更に、Ｓｉ−Ｈ結合含有量に関する膜の化学的組成は、一貫して、好ましい最大値の１５原子％より低い。
[0026]上述した物理的特性を示すａ−ＳｉＮｘ：Ｈゲート誘電体膜は、優れた性能能力を発揮し、更に、基板にわたる膜の均一性により、１９００ｍｍｘ２２００ｍｍ及びおそらくそれより広い範囲の寸法を有するフラットパネルディスプレイの製造を可能にする。
[0027]低いスレッシュホールド電圧（低い水素含有量）を示すａ−ＳｉＮｘ：Ｈゲート誘電体膜を形成しながら、１２００ｍｍｘ１３００ｍｍの寸法を有する基板にわたり均一な分布を得るための以前の努力では、ＮＨ３／ＳｉＨ４の比が３．１から８．６の範囲で、Ｎ２／ＳｉＨ４の比が１０．０から３５．８の範囲で且つＮ２／ＮＨ３の比が２．４から１０．０の範囲である先駆物質のソースガス（先駆物質混合ガス）が使用された。このレベルでの窒素含有量は、基板にわたる化学的組成を含む厚み及び特性に関する膜均一性の問題を生じない。しかしながら、基板のサイズを１５００ｍｍから１８００ｍｍの寸法へ増加したときには、この先駆物質ソースガスは、約２５％程度変化する非均一な膜厚みを形成し、Ｓｉ−Ｈ結合含有量が２３原子％を越える膜構造体を形成し、更に、ＨＦ溶液における湿式エッチング率（熱酸化物の１０００Å／分に正規化された）がある場合に２４００Å／分を越える膜を形成することが分かった。初期の経験に基づいて、先駆物質ソースガスの窒素含有量は、基板にわたってより均一な膜厚みを生じるように減少する必要がある。
[0028]ＮＨ３／ＳｉＨ４の比を５．３から１０．０の範囲に増加する一方、Ｎ２／ＳｉＨ４の比を５．５から１８．７の範囲に減少し、且つ電極間の間隔を、基線１０００ミルから約２０％から５０％の量だけ減少することにより、膜のＳｉ−Ｈ結合含有量を１５原子％未満に維持しながら、基板表面にわたり膜厚みが約１６％未満しか変化しないａ−ＳｉＮｘ：Ｈ誘電体膜を堆積できることが意外にも分かった。優れた結果を与えるＮ２／ＮＨ３の比は、約０．６から約２．５、好ましくは、０．６から約２．３の範囲であり、これに対して以前のＮ２／ＮＨ３の比は、２．４から１０であった。又、新たな先駆物質ソースガス組成を使用してａ−ＳｉＮｘ：Ｈ誘電体膜表面にわたり湿式エッチング率が約８００Å／分未満に維持された。
[0029]パッシベーション層として使用されるａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するための重要な要件は、ＴＦＴチャンネルイオン移動特性へのダメージを防止すると共に、ソース／ドレイン（Ｓ／Ｄ）金属へのダメージも減少するために、パッシベーション層の堆積中の基板温度を約３００℃より低くすることである。これを銘記して、パッシベーション層は、約１５０℃から約３００℃、好ましくは、約２６０℃から２８０℃の範囲の基板温度で堆積される。パッシベーション層の性能に対する一般的工業要件は、ブレークダウン電圧が約５ＭＶ／ｃｍより下がらないことである。パッシベーション層として使用されるａ−ＳｉＮｘ：Ｈ誘電体膜のステップカバレージは、ＴＦＴデバイスのＳ／Ｄチャンネル領域にわたり適合性を与えるために、ゲート誘電体膜よりも良好でなければならない。又、パッシベーション層の機械的特性も重要である。例えば、パッシベーション層の膜ストレスは、ゲート誘電体層より低くなければならない。パッシベーション層の膜ストレスは、約＋３ｘ１０１０から約−３ｘ１０１０の範囲でなければならない。堆積温度の低下により、堆積された膜の湿式エッチング率は通常増加する（膜の密度は減少する）。当業者は、ブレークダウン電圧、ステップカバレージ及び機械的特性の変化を、デバイス構造及び特性の他の変化に対してバランスをとって、堆積のための最良の基板温度をデバイスの性能要件に基づいて決定する必要がある。
[0030]上述した特性及び均一性を有するａ−ＳｉＮｘ：Ｈゲート誘電体膜を形成するのに必要な組合せプロセスパラメータは、次のものを含む。
一般的に、約１２０℃から約３４０℃の範囲で、基板がガラスであるときには約３２０℃から約３４０℃の範囲である膜堆積中の基板温度；
約２．０Ｔｏｒｒ未満で、通常、約１．０Ｔｏｒｒから約１．５Ｔｏｒｒの範囲であるプロセス圧力；
約０．２Ｗ／ｃｍ２から約０．６Ｗ／ｃｍ２の範囲のプラズマ密度；
先駆物質ガスがＮ２、ＮＨ３及びＳｉＨ４を含み、成分比は、ＮＨ３／ＳｉＨ４が約５．３から約１０．０で、Ｎ２／ＳｉＨ４が約５．５から約１８．７で、且つＮ２／ＮＨ３が約０．６から約２．３、通常は、約０．６から約１．９の範囲であるプラズマ先駆物質混合ガス；
基板サイズに適し且つ膜特性要件を満足するＰＥＣＶＤ処理チャンバーの電極間隔；及び
基板のエリアにおける処理ボリュームに適した全先駆物質ガス流量。
[0031]ＰＥＣＶＤ処理チャンバーが、例えば、ＡＫＴ（登録商標）（カリフォルニア州サンタクララ）ＰＥＣＶＤ２５ＫＡシステム（ここでの実施例に示す実験を行なうのに使用される種類の）のような平行プレート処理チャンバーであるときには、電極間隔は、約１０００ミル（１ミルは約０．００１インチ）未満でなければならず、通常は、約８００から４００ミルの範囲でなければならない。更に、全先駆物質ガス流量は、約２００００ｓｃｃｍから約７００００ｓｃｃｍの範囲でなければならない。
[0032]当業者であれば、プラズマ処理チャンバーが、上述した（且つ以下で詳細に述べる）処理チャンバーと異なるときに、同等の電極間隔及び先駆物質ガス流量を計算することができよう。例えば、９ｍ２までの表面積を有する基板が意図される。
[0033]ａ−ＳｉＮｘ：Ｈパッシベーション誘電体膜を形成するのに必要な組合せプロセスパラメータは、ゲート誘電体膜を形成するのに必要なものとは異なる。これは、パッシベーション誘電体層の希望の性能特性が異なると共に、パッシベーション誘電体層が堆積されるデバイス表面がパッシベーション誘電体層の膜堆積時に基板温度に対して遥かに敏感だからである。例えば、パッシベーション誘電体層の重要な性能特性は、イオン移動度及び電圧スレッシュホールド（ゲート誘電体膜に関する）ではなく、むしろ、ブレークダウン電圧、ステップカバレージ、及び機械的特性（残留膜ストレスのような）である。受け容れられるパッシベーション層は、例えば、５０００以上のＷＥＲと、２０％以上で依然受け容れられるＳ−Ｈ結合構造体含有量とを示すものでよい。ａ−ＳｉＮｘ：Ｈのパッシベーション層のＰＥＣＶＤに使用される先駆物質ガスの比に関して、ＮＨ３／ＳｉＨ４の比は、例えば、約５．６から約１１．１、通常、約５．６から約１０．６の範囲を容易にとり得るが、これに限定されない。Ｎ２／ＳｉＨ４の比は、例えば、約５．８から約２０．８、通常、約５．８から約１９．９の範囲をとり得るが、これに限定されない。更に、Ｎ２／ＮＨ３の比は、例えば、約０．４から約２．３、通常、約０．６から約１．９の範囲をとり得るが、これに限定されない。
実施形態の詳細な説明
[0041]以下の詳細な説明に対する前置きとして、本明細書及び特許請求の範囲で使用する単数での表現は、明確な指示のない限り、複数も包含することに注意されたい。
[0042]表面積が約１０００ｍｍｘ１０００ｍｍより大きく、又、１９００ｍｍｘ２２００ｍｍという大きさのこともあり、且つおそらく、もっと大きくて、例えば表面積が９ｍ２まであるような基板上に一連のＴＦＴデバイスが配列されるときに、ＴＦＴデバイスにおいてゲート誘電体及びパッシベーション層として有用なａ−ＳｉＮｘ：Ｈ膜をＰＥＣＶＤ堆積する方法を開発した。ａ−ＳｉＮｘ：Ｈ膜は、膜厚みの均一性、及び化学的組成を含む膜特性の均一性を与えるもので、これらは、基板の表面積に関わりなく必要とされるが、大きな表面積にわたって発生することが困難である。
[0043]ＮＨ３／ＳｉＨ４の比を５．３から１０．０の範囲に増加する一方、Ｎ２／ＳｉＨ４の比を５．５から１８．７の範囲に減少し、且つ電極間の間隔を、基線１０００ミルから約２０％から５０％の量だけ減少することにより、ＴＦＴゲート誘電体として充分に機能するａ−ＳｉＮｘ：Ｈ膜を形成できることが意外にも分かった。この膜は、膜のＳｉ−Ｈ結合含有量を１５原子％未満に維持しながら、基板表面にわたり約１６％未満しか変化しない厚みを示した。又、堆積した膜のａ−ＳｉＮｘ：Ｈの湿式エッチング率も、約８００Å／分未満に維持された。優れた結果を与えるＮ２／ＮＨ３の比は、約０．６から約２．５、好ましくは、０．６から約２．３の範囲であり、これに対して以前のＮ２／ＮＨ３の比は、２．４から１０であった。
[0044]ＴＦＴゲート誘電体として充分機能するａ−ＳｉＮｘ：Ｈ誘電体膜を形成する方法を開発するのに加えて、ＴＦＴデバイスの上部導電性電極の上に横たわるパッシベーション層として充分機能するａ−ＳｉＮｘ：Ｈ誘電体膜を開発した。このａ−ＳｉＮｘ：Ｈパッシベーション誘電体層を堆積する重要な要件は、ＴＦＴチャンネルイオン移動特性へのダメージを防止すると共に、ソース／ドレイン（Ｓ／Ｄ）金属へのダメージも減少するために、堆積中の基板温度を約３００℃より低くすることである（ガラス基板において）。このことを銘記して、パッシベーション層は、約１５０℃から約３００℃、好ましくは、約２６０℃から２８０℃の範囲の基板温度で堆積される。パッシベーション層の性能に対する一般的な要件は、ブレークダウン電圧が約５ＭＶ／ｃｍより下がらないことである。ａ−ＳｉＮｘ：Ｈ誘電体パッシベーション層のステップカバレージは、ＴＦＴデバイスのＳ／Ｄチャンネル領域にわたり適合性を与えるために、ゲート誘電体膜よりも良好でなければならない。又、パッシベーション層の機械的特性も重要である。例えば、パッシベーション層の膜ストレスは、約＋３ｘ１０１０から約−３ｘ１０１０の範囲でなければならない。堆積温度の低下により、堆積された膜の湿式エッチング率は通常増加する（膜の密度は減少する）。当業者は、ブレークダウン電圧、ステップカバレージ及び機械的特性の変化を、デバイス構造及び特性の他の変化に対してバランスをとって、堆積のための最良の基板温度をデバイスの性能要件に基づいて決定する必要がある。
[0045]Ｉ．発明を実施するための装置
[0046]ここに述べる実施形態のＰＥＣＶＤプロセスは、カリフォルニア州サンタクララのアプライド・マテリアルズ社の事業部であるＡＫＴ（登録商標）から入手できる平行プレート処理チャンバーＡＫＴ（登録商標）ＰＥＣＶＤ２５ＫＡシステムにおいて実行された。システム２００は、一般に、ガスソース２０４に結合された処理チャンバー２０２を備えている。この処理チャンバー２０２は、処理容積部２１２を部分的に画成する壁２０６及び底部２０８を有する。処理容積部２１２へは、通常、基板２４０を処理チャンバー２０２に出し入れし易くするための壁２０６のポート（図示せず）を通してアクセスされる。壁２０６は、蓋アッセンブリ２１０を支持し、この蓋アッセンブリは、処理容積部２１２を排出ポート（図示されていない種々のポンピング要素を含む）に結合するポンピングプレナム２１４を含む。
[0047]温度制御型基板支持アッセンブリ２３８が処理チャンバー２０２内の中央に配置される。この支持アッセンブリ２３８は、（例えば、これに限定されないが）ガラスの基板２４０を処理中に支持する。基板支持アッセンブリ２３８は、通常、抵抗素子のような少なくとも１つの埋め込まれたヒータ２３２をカプセル化しており、これは、任意の電源２３０に結合されて、支持アッセンブリ２３８及びそこに配置される基板２４０を制御可能に加熱する。通常、ＣＶＤプロセスでは、ヒータは、基板２４０を、基板の処理パラメータに基づいて約１２０℃から４６０℃の均一温度に維持する。
[0048]一般に、支持アッセンブリ２３８は、下側２２６及び上側２３４を有する。上側２３４は、ガラス基板２４０を支持する。下側２２６には、ステム２４２が結合される。このステム２４２は、支持アッセンブリ２３８をリフトシステム（図示せず）に結合し、このリフトシステムは、支持アッセンブリ２３８を、上昇した処理位置（図示された）と、処理チャンバー２０２への及びそこからの基板の移送を容易にする下降した位置との間で移動する。ステム２４２は、更に、支持アッセンブリ２３８とシステム２００の他の要素との間に延びる電気及びサーモカップルリード線のためのコンジットでもある。
[0049]支持アッセンブリ２３８は一般的に接地され、従って、蓋アッセンブリ２１０と基板支持アッセンブリ２３８との間に配置されたガス分配プレートアッセンブリ２１８（又はチャンバーの蓋アッセンブリ内又はその付近に配置される他の電極）へ電源２２２により供給されるＲＦ電力は、支持アッセンブリ２３８と分配プレートアッセンブリ２１８との間で処理容積部２１２に存在するガスを励起することができる。電源２２２からのＲＦ電力は、一般に、化学気相堆積プロセスを推進するために基板のサイズに見合うように選択される。距離「ｄ」は、基板支持アッセンブリ２３８の上面２３０と分配プレートアッセンブリ２１８の下面２３１との間の間隔を示す。この間隔「ｄ」は、基板２４０の厚みと組み合わされて、処理容積部２１２を実質的に決定する。間隔「ｄ」は、希望の処理条件を与えるように必要に応じて調整できる。
[0050]蓋アッセンブリ２１０は、通常、入口ポート２８０を備え、これを通して、ガスソース２０４により供給されるプロセスガスが処理チャンバー２０２へ導入される。又、入口ポート２８０は、清掃剤ソース２８２にも結合される。この清掃剤ソース２８２は、通常、解離したフッ素のような清掃剤を供給し、これは、処理チャンバー２０２へ導入されて、堆積副産物及び膜を処理チャンバーハードウェアから除去する。
[0051]ガス分配プレートアッセンブリ２１８は、蓋アッセンブリ２１０の内側２２０に結合される。ガス分配プレートアッセンブリ２１８は、通常、基板２３０のプロフィール、例えば、大面積基板の場合は多角形、ウェハの場合は円形、に実質的に従うように構成される。ガス分配プレートアッセンブリ２１８は、穴付きエリア２１６を含み、これを通して、ガスソース２０４から供給されるプロセスガス及び他のガスが処理容積部２１２へ送り込まれる。ガス分配プレートアッセンブリ２１８の穴付きエリア２１６は、ガス分配プレートアッセンブリ２１８を経て処理チャンバー２０２へ通過するガスの均一な分布を与えるように構成される。
[0052]ガス分配プレートアッセンブリ２１８は、通常、ハンガープレート２６０から懸架された拡散プレート２５８を含む。或いは、この拡散プレート２５８及びハンガープレート２６０は、単一の一体的部材で構成されてもよい。複数のガス通路２６２が拡散プレート２５８を貫通して形成され、ガス分配プレートアッセンブリ２１８を経て処理容積部２１２へ通過する先駆物質ソースガスの所定の分布を許容する。ハンガープレート２６０は、拡散プレート２５８と蓋アッセンブリの内面２２０を離間関係に維持し、それらの間にプレナム２６４を画成する。このプレナム２６４は、蓋アッセンブリ２１０を経て流れるガスが拡散プレート２５８の巾にわたって均一に分布するのを許し、従って、ガスは、中央の穴付きエリア２１６の上に均一に与えられて、ガス通路２６２を経て均一な分布で流れる。
[0053]ＩＩ．実施例
[0054]実施例１、ＴＦＴを形成するための全プロセス
[0055]ＰＥＣＶＤ堆積されたａ−ＳｉＮｘ：Ｈゲート誘電体膜及びａ−ＳｉＮｘ：Ｈパッシベーション誘電体膜と、ＴＦＴの他の要素との関係を一般的に理解するために、図１に示すＴＦＴ実施形態の全製造プロセスを以下に簡単に説明する。
[0056]図３は、図１に示すＴＦＴデバイスを生成するために実行できる一連のプロセスステップ３００を示す。又、図３は、多数のＴＦＴ構造体を含む基板の概略上面図３３６も与える。
[0057]第１ステップ「ゲート金属スパッタリング」において、良く知られた技術を使用してガラス基板３０１の上に導電層３０２をスパッタ堆積する。この特定の場合に、基板３０１は、厚みが０．７ｍｍのガラス基板である。導電層３０２は、実際には、二層であり、該層の下部はクロム層で、その上に横たわる層はアルミニウムネオジム合金である。
[0058]第２ステップ「ゲートパターン（マスク１）」において、良く知られた湿式エッチングプロセスを使用して導電層３０２をパターンエッチングし、導電性電極３０２ｂを形成する。
[0059]第３ステップ「ｎ＋ａ−Ｓｉ／ａ−Ｓｉ／ａ−ＳｉＮｘ：Ｈ ＰＥＣＶＤ」において、以下に詳細に述べる本発明のＰＥＣＶＤプロセスによりａ−ＳｉＮｘ：Ｈの層３０３をブランケット付着する。この層３０３の堆積に続いて、良く知られたＰＥＣＶＤプロセスを使用してａ−Ｓｉの層３０４をブランケット堆積する。最終的に、ＰＥＣＶＤプロセスを含む良く知られたプロセスによりｎ＋ドープのａ−Ｓｉの層３０５をブランケット付着して導電層を形成し、これは、後で、ＴＦＴデバイスのソース及びドレイン領域となり得る。
[0060]第４ステップ「ａ−Ｓｉパターン（マスク２）」において、良く知られた技術を使用して、ａ−Ｓｉの層３０４と、ｎ＋ドープのａ−Ｓｉの層３０５とをパターン乾式エッチングする。
[0061]プロセスの第５ステップ「Ｓ／Ｄスパッタリング」において、良く知られた技術を使用してクロム層３０６のブランケットスパッタリング堆積を実行する。クロム層３０６の一部分は、その後、ＴＦＴデバイスのソース及びドレインの一部分となる。
[0062]第６ステップ「Ｓ／Ｄパターン（マスク３）」において、良く知られた技術を使用してクロム層３０６をパターン乾式エッチングする。
[0063]プロセスの第７ステップ「ｎ＋ａ−Ｓｉエッチバック」において、第６ステップのパターン乾式エッチングで露出されたｎ＋ａ−Ｓｉ層３０５の一部分を、良く知られた技術を使用してエッチバックする。ｎ＋ａ−Ｓｉ層３０５を完全にエッチングすると共に、その下のａ−Ｓｉ層３０４へ「オーバーエッチング」する。
[0064]プロセスの第８ステップ「ＳｉＮｘ：Ｈ ＰＥＣＶＤ」において、本発明の方法により、ＰＥＣＶＤを使用して基板表面上にａ−ＳｉＮｘ：Ｈ誘電体のパッシベーション層３０７を付着する。
[0065]第９ステップ「パッシベーションエッチング（マスク４）」において、良く知られた技術を使用してａ−ＳｉＮｘ：Ｈ誘電体のパッシベーション層３０７をパターン乾式エッチングする。
[0066]第１０プロセスステップ「ＩＴＯスパッタリング」において、良く知られた技術を使用して、基板上にインジウムスズ酸化物の層３０８をブランケットスパッタ堆積する。このインジウムスズ酸化物層３０８は、スパッタ堆積されたときに導電性の光学的に透明な層である。この光学的に透明な導電層は、ＴＦＴデバイスを表示用途に使用できるようにする。
[0067]第１１プロセスステップ「ＩＴＯパターン（マスク５）」において、良く知られた技術を使用してインジウムスズ酸化物層３０８をパターン乾式エッチングして、概略上面図３３６に示された個々のＴＦＴ構造体に対処できるパターン化された導電層を形成する。
[0068]実施例２、ａ−ＳｉＮ ｘ ：Ｈゲート誘電体層を堆積するプロセス
[0069]ａ−ＳｉＮｘ：Ｈゲート誘電体層に対する全ての性能要件について以上に述べた。これらの性能要件を満足すると共に、例えば、１０００ｍｍｘ１０００ｍｍより大きい広い表面積にわたってＰＥＣＶＤ堆積したときに、膜厚みの均一性と、構造及び化学的組成を含む膜特性の均一性とを与えるＰＥＣＶＤ堆積のａ−ＳｉＮｘ：Ｈゲート誘電体層を形成する努力において、広範囲な実験を行なった。１つの基本的な要件は、ａ−ＳｉＮｘ：Ｈ膜堆積率を、１０００Å／分より高く、通常は、１３００Å／分より高くして、ＴＦＴの製造スループットが経済的に競合し得る充分な生産性をもたらすようにすることである。ａ−ＳｉＮｘ：Ｈ膜の基本的な要件は、ａ−ＳｉＮｘ：Ｈ膜のＳｉ−Ｈ結合含有量が約１５原子％未満で、膜ストレスが約０から約−１０１０ダイン／ｃｍ２の範囲で、膜の屈折率（ＲＩ）が約１．８５から約１．９５の範囲で、更に、ＨＦ溶液（緩衝酸化物エッチング材６：１）における湿式エッチング率（このＷＥＲは、膜密度の指示である）が８００Å／分未満、というものである。更に、Ｓｉ−Ｈ結合含有量に関する膜の化学的組成は、好ましい最大値の１５原子％より相当に低い。図１に示すものとは別の実施形態の構造では、ａ−ＳｉＮｘ：Ｈゲート誘電体層を最初に高い堆積率（約１３００Å／分より高い）で堆積することができ、ここで、Ｓｉ−Ｈ結合含有量は約２０原子％程度に高くてもよく、次いで、ａ−ＳｉＮｘ：Ｈゲート誘電体層を低い堆積率（約１３００Å／分より低く、通常、１０００Å／分より低い）で堆積することができ、ここで、Ｓｉ−Ｈ結合含有量は好ましい最大値の１５原子％より低い。これは、ａ−ＳｉＮｘ：Ｈゲート誘電体層と、その上にその後に堆積されるａ−Ｓｉ層との間に良好な界面を与える。基板表面積にわたる膜厚みの均一性の変化は、約１７％未満でなければならない。基板にわたる膜の化学的組成の均一性については、Ｓ−Ｈ結合構造体の変化が４原子％以下であるのが好ましい。ウェハにわたる他の膜特性の均一性については、ストレスの変化が約４ｘ１０９未満であり、且つ密度の指示でもある湿式エッチング率（ＷＥＲ）の変化が基板の全表面にわたって１００以下であるのが好ましい。
[0070]以下のテーブル１は、ａ−ＳｉＮｘ：Ｈゲート誘電体層をＰＥＣＶＤで試みた実験データを示す。このデータは、形成されたａ−ＳｉＮｘ：Ｈゲート誘電体層の物理的特性に対するものである。以下のテーブル２は、テーブル１に示すａ−ＳｉＮｘ：Ｈゲート誘電体層膜の実験に対応するプロセスパラメータデータを示す。「運転」番号が対応している。このプロセス開発は、上述した種類のＡＫＴ（登録商標）２５ＫＡ ＰＥＣＶＤシステムにおいて実行された。実施例１−６は、上に横たわるａ−Ｓｉ層と界面を接すべきａ−ＳｉＮｘ：Ｈゲート誘電体層としての目標を満足しない堆積膜を示す。実施例７−１１は、この目標を満足する膜を示す。
Figure 2005311365
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Figure 2005311365
 [0085]実施例に基づく結論
[0086]ここに示された全てのデータを検討すると、約１０００ｍｍｘ１０００ｍｍより大きな表面積にわたり非常に多数のＴＦＴが配列される場合に、ＴＦＴゲート誘電体として有用なａ−ＳｉＮｘ：Ｈゲート誘電体膜が得られることが示される。しかしながら、膜厚みの均一性と、膜組成の均一性とを得るためには、ａ−ＳｉＮｘ：Ｈゲート誘電体膜の形成に使用されるプロセスパラメータを入念に制御することが必要である。ウェハにわたる膜の化学的組成の均一性に関しては、Ｓ−Ｈ結合構造体の変化が４原子％以下であるのが好ましい。ウェハにわたる他の膜特性の均一性に関しては、ストレスの変化が約４ｘ１０９未満であると共に、密度の指示でもある湿式エッチング率（ＷＥＲ）の変化が基板の全表面にわたり１００以下であるのが好ましい。
[0087]上述したように、工業要件を満足するために、膜堆積率が１０００Å／分より高く、通常は、１３００Å／分より高いのが好ましい。更に、ａ−ＳｉＮｘ：Ｈゲート誘電体膜の膜特性に関しては、膜のＳｉ−Ｈ結合含有量が約１５原子％未満でなければならず、膜ストレスが約０から約−１０１０ダイン／ｃｍ２の範囲でなければならず、基板表面積にわたる膜厚みの変化が約１７％未満でなければならず、膜の屈折率（ＲＩ）が約１．８５から約１．９５の範囲でなければならず、更に、ＨＦ溶液における湿式エッチング率（これは、膜密度の指示である）が８００Å／分未満でなければならない。更に、Ｓｉ−Ｈ結合含有量に関しての膜の化学的組成は、１５原子％の最大限界より一貫して低くなければならない。
[0088]上述した物理的特性を示すａ−ＳｉＮｘ：Ｈゲート誘電体膜は、優れた性能能力を発揮すると共に、基板にわたる膜の均一性は、１８７０ｍｍｘ２２００ｍｍ（表面積４．１ｍ２）及びそれ以上の範囲の寸法を有するフラットパネルディスプレイの製造を可能にする。
[0089]ＮＨ３／ＳｉＨ４の比を５．３から１０．０の範囲に増加する一方、Ｎ２／ＳｉＨ４の比を５．５から１８．７の範囲に減少することにより、膜のＳｉ−Ｈ結合含有量を１５原子％未満に維持しながら、膜厚みの変化が基板表面にわたり約１６％未満であるａ−ＳｉＮｘ：Ｈ誘電体膜を堆積できることが意外にも分かった。この変化により得られるＮ２／ＮＨ３の比は、約０．６から１．９の範囲であり、これに比して、以前のＮ２／ＮＨ３の比は、２．４から１０である。又、新たな先駆物質ソースガス組成を使用してａ−ＳｉＮｘ：Ｈ誘電体膜表面にわたり湿式エッチング率が約８００Å／分未満に維持された。
[0090]上述した特性及び均一性を有するａ−ＳｉＮｘ：Ｈゲート誘電体膜を形成するのに必要な組合せプロセスパラメータは、次のものを含む。
約３２０℃から約３４０℃の範囲である膜堆積中の基板温度；
約２．０Ｔｏｒｒ未満で、通常、約１．５Ｔｏｒｒ未満であるプロセス圧力；
約０．２Ｗ／ｃｍ２から約０．６Ｗ／ｃｍ２の範囲のプラズマ密度；
先駆物質ガスがＮ２、ＮＨ３及びＳｉＨ４を含み、成分比は、ＮＨ３／ＳｉＨ４が約５．３から約１０．０で、Ｎ２／ＳｉＨ４が約５．５から約１８．７で、且つＮ２／ＮＨ３が約０．６から約２．３、通常は、約０．６から約１．９の範囲であるプラズマ先駆物質混合ガス；
ＡＫＴ（登録商標）ＰＥＣＶＤ２５ＫＡシステム、平行プレートプラズマ処理チャンバーにおける電極間隔で、約１０００ミル未満（１ミルは、０．００１インチ）、通常は、約８００ミルから４００ミルの範囲である電極間隔；及び
ＡＫＴ（登録商標）ＰＥＣＶＤ２５ＫＡシステムにおける全先駆物質ガス流量で、約２００００ｓｃｃｍから約７００００ｓｃｃｍの範囲であるガス流量。
[0091]当業者であれば、プラズマ処理チャンバーが、上述した（且つ以下で詳細に述べる）処理チャンバーと異なるときに、同等の電極間隔及び先駆物質ガス流量を計算することができよう。
[0092]ａ−ＳｉＮｘ：Ｈパッシベーション誘電体膜を形成するのに必要な組合せプロセスパラメータは、発明の概要で既に述べたように、ゲート誘電体膜を形成するのに必要なものとは異なる。例えば、パッシベーション誘電体層の重要な性能特性は、イオン移動度及び電圧スレッシュホールド（ゲート誘電体膜に関する）ではなく、むしろ、ブレークダウン電圧、ステップカバレージ、及び機械的特性（残留膜ストレスのような）である。受け容れられるパッシベーション層は、例えば、５０００以上のＷＥＲと、２０％以上で依然受け容れられるＳ−Ｈ結合構造体含有量とを示すものでよい。ａ−ＳｉＮｘ：Ｈのパッシベーション層のＰＥＣＶＤに使用される先駆物質ガスの比に関して、ＮＨ３／ＳｉＨ４の比は、例えば、約５．６から約１１．１、通常、約５．６から約１０．６の範囲を容易にとり得るが、これに限定されない。Ｎ２／ＳｉＨ４の比は、例えば、約５．８から約２０．８、通常、約５．８から約１９．９の範囲をとり得るが、これに限定されない。更に、Ｎ２／ＮＨ３の比は、例えば、約０．４から約２．３、通常、約０．６から約１．９の範囲をとり得るが、これに限定されない。
[0093]図４Ａは、ａ−ＳｉＮｘ：Ｈゲート誘電体膜におけるＳｉ−Ｈ結合構造体の原子重量％と、ａ−ＳｉＮｘ：Ｈ膜１ｃｍ３当りの、Ｓｉ−Ｈ結合構造体を作り上げる原子に関するＳｉ−Ｈ結合構造体の濃度との間の関係を示すグラフ４１０である。Ｓｉ−Ｈ結合構造体の原子重量％が、４１２で示す「ｘ」軸に示されている。原子／ｃｍ３でのａ−ＳｉＮｘ：Ｈ膜密度が、４１４で示す「ｙ」軸に示されている。曲線４１６で表わされた関係は、ｙ＝０．５９８ｘで、相関している。このグラフは、本発明の説明の理解を助けるための参考目的で示されている。
[0094]図４Ｂは、ａ−ＳｉＮｘ：Ｈゲート誘電体膜におけるＮ−Ｈ結合構造体の原子重量％と、ａ−ＳｉＮｘ：Ｈ膜１ｃｍ３当りの、Ｎ−Ｈ結合構造体を作り上げる原子に関するＮ−Ｈ結合構造体の濃度との間の関係を示すグラフ４２０である。Ｎ−Ｈ結合構造体の原子重量％が、４２２で示す「ｘ」軸に示されている。原子／ｃｍ３でのａ−ＳｉＮｘ：Ｈ膜密度が、４２４で示す「ｙ」軸に示されている。曲線４２６で表わされた関係は、ｙ＝０．４４４３ｘで、相関している。このグラフは、本発明の説明の理解を助けるための参考目的で示されている。
[0095]以上、多数の実施形態を参照して本発明を説明したが、この技術分野の当業者であれば、本発明の精神及び範囲内で種々の変更がなされ得ることが明らかであろう。従って、本発明の範囲は、特許請求の範囲によって限定されるものとする。
本発明のａ−ＳｉＮｘ：Ｈゲート及びパッシベーション誘電体膜を使用する種類のＴＦＴデバイスの一実施形態を示す概略断面図である。 本発明の膜を堆積するのに使用できる種類のＰＥＣＶＤ処理チャンバーを示す図である。 図１に示す種類のＴＦＴ構造体を形成するのに通常使用される全てのステップのリストを示す。 多数のＴＦＴ構造体を含む基板の概略図である。 多数のＴＦＴ構造体を含む基板の概略上面図である。 ａ−ＳｉＮｘ：Ｈ誘電体膜におけるＳｉ−Ｈ結合構造体の原子％と、ａ−ＳｉＮｘ：Ｈ膜１ｃｍ３当りの、Ｓｉ−Ｈ結合構造体を作り上げる原子に関するＳｉ−Ｈ結合構造体の濃度との間の関係を示すグラフである。 ａ−ＳｉＮｘ：Ｈ誘電体膜におけるＮ−Ｈ結合構造体の原子％と、ａ−ＳｉＮｘ：Ｈ誘電体膜１ｃｍ３当りの、Ｎ−Ｈ結合構造体を作り上げる原子に関するＮ−Ｈ結合構造体の濃度との間の関係を示すグラフである。
符号の説明
１０１…基板、１０２…ゲート電極層、１０３…ゲート誘電体層、１０４…バルク半導体層、１０５…ドープされた半導体層、１０６…導電層、１０６ａ…ソース、１０６ｂ…ドレイン、１０７…パッシベーション誘電体層、１０８…透明な導電層、２００…システム、２０２…処理チャンバー、２０４…ガスソース、２０６…壁、２０８…底部、２１０…蓋アッセンブリ、２１２…処理容積部、２１４…ポンピングプレナム、２１６…穴付きエリア、２１８…ガス分配プレートアッセンブリ、２２２…電源、２３２…ヒータ、２３８…基板支持アッセンブリ、２４０…基板、２４２…ステム、２５８…拡散プレート、２６０…ハンガープレート、２６２…ガス通路、２６４…プレナム、２８２…清掃剤ソース、３０１…ガラス基板、３０２…導電層、３０３…ａ−ＳｉＮｘ：Ｈの層、３０４…ａ−Ｓｉの層、３０５…ｎ＋ドープのａ−Ｓｉの層、３０６…クロム層、３０７…ａ−ＳｉＮｘ：Ｈ誘電体のパッシベーション層、３０８…インジウムスズ酸化物層

Claims (35)

  1. 約１ｍ２より大きな表面積を有する基板上に一連のＴＦＴデバイスが配列されるときに、ＴＦＴデバイスにおいてゲート誘電体として有用なａ−ＳｉＮｘ：Ｈ誘電体膜をＰＥＣＶＤ堆積する方法において、
    温度が約１２０℃から約３４０℃の範囲の基板上に前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップと、
    約１．０Ｔｏｒｒから約２．０Ｔｏｒｒの範囲の処理圧力で前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップと、
    Ｎ２、ＮＨ３及びＳｉＨ４を含む先駆物質から前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップであって、ＮＨ３／ＳｉＨ４の成分比が約５．３から約１０．０の範囲であり、Ｎ２／ＳｉＨ４の成分比が約５．５から約１８．７の範囲であり、更に、Ｎ２／ＮＨ３の成分比が約０．６から約２．３の範囲であるようなステップと、
    前記先駆物質の混合物にプラズマを印加して、前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積する処理チャンバー内のプラズマ密度が約０．２Ｗ／ｃｍ２から約０．６Ｗ／ｃｍ２の範囲となるようにするステップと、
    を備えた方法。
  2. 前記処理チャンバーの電極間隔は、約４００ミルから約１０００ミルの範囲である、請求項１に記載の方法。
  3. 前記基板温度は、約２４０℃から約３２０℃の範囲である、請求項１又は２に記載の方法。
  4. 前記処理チャンバー内の前記圧力は、約１．５Ｔｏｒｒ未満である、請求項１又は２に記載の方法。
  5. 前記基板の表面積は、約２．７ｍ２より大きい、請求項１に記載の方法。
  6. 前記基板の表面積は、約４．１ｍ２より大きい、請求項５に記載の方法。
  7. 前記基板の表面積は、約９．０ｍ２より大きい、請求項６に記載の方法。
  8. 前記基板の表面積は、約１．０ｍ２から約４．１ｍ２の範囲である、請求項１に記載の方法。
  9. 前記ａ−ＳｉＮｘ：Ｈ誘電体膜の堆積率は、少なくとも１０００Å／分である、請求項１に記載の方法。
  10. 前記堆積率は、少なくとも１３００Å／分である、請求項９に記載の方法。
  11. 前記堆積率は、少なくとも１６００Å／分である、請求項１０に記載の方法。
  12. 前記堆積率は、少なくとも２３００Å／分である、請求項１１に記載の方法。
  13. 前記堆積率は、少なくとも３０００Å／分である、請求項１２に記載の方法。
  14. 前記ａ−ＳｉＮｘ：Ｈ誘電体膜の堆積率は、約１０００Å／分から約２３００Å／分の範囲である、請求項１に記載の方法。
  15. 前記基板にわたる前記膜厚みの変化は、約１６％未満である、請求項１に記載の方法。
  16. Ｓｉ−Ｈ結合構造体の原子％は、約２０％未満である、請求項１又は１５に記載の方法。
  17. Ｓｉ−Ｈ結合構造体の原子％は、約１５％未満である、請求項１６に記載の方法。
  18. 約２５℃の温度において、７重量％のフッ化水素酸、３４重量％のフッ化アンモニウム、及び５９重量％の水を含む溶液中における前記膜の湿式エッチング率は、８００Å／分未満である、請求項１に記載の方法。
  19. 約１ｍ２より大きな表面積を有する基板上に一連のＴＦＴデバイスが配列されるときに、ＴＦＴデバイスにおいてパッシベーション誘電体として有用なａ−ＳｉＮｘ：Ｈ誘電体膜をＰＥＣＶＤ堆積する方法において、
    温度が約１２０℃から約３４０℃の範囲の基板上に前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップと、
    約１．０Ｔｏｒｒから約２．０Ｔｏｒｒの範囲の処理圧力で前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップと、
    Ｎ２、ＮＨ３及びＳｉＨ４を含む先駆物質から前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップであって、ＮＨ３／ＳｉＨ４の成分比が約５．３から約１１．１の範囲であり、Ｎ２／ＳｉＨ４の成分比が約５．８から約２０．８の範囲であり、更に、Ｎ２／ＮＨ３の成分比が約０．５から約３．９の範囲であるようなステップと、
    前記先駆物質の混合物にプラズマを印加して、前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積する処理チャンバー内のプラズマ密度が約０．２Ｗ／ｃｍ２から約０．６Ｗ／ｃｍ２の範囲となるようにするステップと、
    を備えた方法。
  20. 前記処理チャンバーの電極間隔は、約４００ミルから約１０００ミルの範囲である、請求項１９に記載の方法。
  21. 前記基板温度は、約２４０℃から約３２０℃の範囲である、請求項１９又は２０に記載の方法。
  22. 前記処理チャンバー内の前記圧力は、約１．５Ｔｏｒｒ未満である、請求項１９又は２０に記載の方法。
  23. 約１ｍ２より大きな表面積を有する基板上に一連のＴＦＴデバイスが配列されるときに、ＴＦＴデバイスにおいてパッシベーション誘電体として有用なａ−ＳｉＮｘ：Ｈ誘電体膜をＰＥＣＶＤ堆積する方法において、
    温度が約１２０℃から約３４０℃の範囲の基板上に前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップと、
    約１．０Ｔｏｒｒから約２．０Ｔｏｒｒの範囲の処理圧力で前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップと、
    Ｎ２、ＮＨ３及びＳｉＨ４を含む先駆物質から前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積するステップであって、ＮＨ３／ＳｉＨ４の成分比が約５．０から約８．０の範囲であり、Ｎ２／ＳｉＨ４の成分比が約５．０から約６．０の範囲であり、更に、Ｎ２／ＮＨ３の成分比が約０．６から約１．２の範囲であるようなステップと、
    前記先駆物質の混合物にプラズマを印加して、前記ａ−ＳｉＮｘ：Ｈ誘電体膜を堆積する処理チャンバー内のプラズマ密度が約０．２Ｗ／ｃｍ２から約０．６Ｗ／ｃｍ２の範囲となるようにするステップと、
    を備えた方法。
  24. １ｍ２より大きな表面積を有する基板上に一連のＴＦＴデバイスが配列されるときの、ａ−ＳｉＮｘ：ＨのＴＦＴデバイスゲート誘電体層において、
    ２．９原子％から１５原子％未満までの範囲のＳｉ−Ｈ結合含有量と、
    ０．０ダイン／ｃｍ２から１０１０ダイン／ｃｍ２の範囲の圧縮性膜ストレスと、
    １７％未満の前記基板にわたる膜厚みの変化と、
    １．８５から１．９５の範囲の屈折率と、
    を備えたゲート誘電体層。
  25. 前記層は、８００Å／分未満のＨＦ溶液における湿式エッチング率を示す、請求項２４に記載のＴＦＴデバイスゲート誘電体層。
  26. 前記基板は、表面積が２．７ｍ２より大きい、請求項２４又は２５に記載のＴＦＴデバイスゲート誘電体層。
  27. 前記基板は、表面積が９ｍ２より大きい、請求項２４又は２５に記載のＴＦＴデバイスゲート誘電体層。
  28. １ｍ２より大きな表面積を有する基板上に一連のＴＦＴデバイスが配列されるときの、ａ−ＳｉＮｘ：ＨのＴＦＴデバイスパッシベーション誘電体層において、
    少なくとも５ＭＶ／ｃｍのブレークダウン電圧と、
    ＋３ｘ１０１０ダイン／ｃｍ２から−３ｘ１０１０ダイン／ｃｍ２の範囲の膜ストレスと、
    １７％未満の前記基板にわたる膜厚みの変化と、
    を備えたパッシベーション誘電体層。
  29. 前記層は、２．９原子％から２０原子％の範囲のＳｉ−Ｈ結合含有量を含む、請求項２８に記載のＴＦＴデバイスパッシベーション誘電体層。
  30. 前記層は、５０００Å／分未満のＨＦ溶液における湿式エッチング率を示す、請求項２８に記載のＴＦＴデバイスパッシベーション誘電体層。
  31. 前記層は、８００Å／分から５０００Å／分の範囲のＨＦ溶液における湿式エッチング率を示す、請求項３０に記載のＴＦＴデバイスパッシベーション誘電体層。
  32. 前記層は、５０００Å／分未満のＨＦ溶液における湿式エッチング率を示す、請求項２９に記載のＴＦＴデバイスパッシベーション誘電体層。
  33. 前記層は、８００Å／分から５０００Å／分の範囲のＨＦ溶液における湿式エッチング率を示す、請求項３２に記載のＴＦＴデバイスパッシベーション誘電体層。
  34. 前記基板は、表面積が２．７ｍ２より大きい、請求項２８、２９又は３０に記載のＴＦＴデバイスパッシベーション誘電体層。
  35. 前記基板は、表面積が９ｍ２より大きい、請求項２８、２９又は３０に記載のＴＦＴデバイスパッシベーション誘電体層。
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