JP2005310100A - データ処理装置 - Google Patents

Abstract

【課題】 消費電力量を低減できるデータ処理装置を提供する。
【解決手段】 データ処理装置５０は、転送制御部２５Ａ、２５Ｂと、転送制御部のそれぞれに接続されて、かつ接続された転送制御部から出力されるデータを入力して、データ処理をして、その後次段の転送制御部に出力する論理回路６Ａ、６Ｂとを備える。論理回路のデータ処理速度は、供給される電圧のレベルに応じて変更される。転送制御部は、前段から与えられるデータ転送のための要求パルスを入力して次段に転送するＣ素子２Ａ、２Ｂ、２Ｃと、要求パルスを入力する毎に、転送が要求されるデータを入力して保持し、出力するパイプラインレジスタ４Ａ、４Ｂ、４Ｃと、接続する論理回路に対してデータが供給される頻度を判別して、判別した頻度に応じて論理回路に供給する電圧のレベルを制御するＰ回路１Ａ、１Ｂとを含む。
【選択図】 図１

Description

この発明はデータ処理装置に関し、特に、データを転送しながら処理する場合に処理のために供給する電圧を制御することのできるデータ処理装置に関する。

従来より、たとえば特許文献１に示されるようなクロック同期型論理回路で構成されるマイクロコンピュータは、消費電力を低減するために、ＣＰＵ（Central Processing Unitの略）や周辺装置が出力する制御信号に基づきクロック周波数を低減させるためのクロ
ック制御装置と電源電圧を制御する電源制御部とを備えている。

クロック同期型でないデータ駆動型論理回路は、非特許文献１に示すように、データが入力されない場合は自ら動作を停止するためクロック同期型論理回路に比べて消費電力量が少ないという特徴を持っている。この特徴について以下に説明する。

図１０は従来および本実施の形態に係るデータ駆動型情報処理装置に適用されるデータパケットの構成図である。図１０においてデータパケット１０は行先ノード番号１１を格納するための行先ノード番号領域Ｆ１、世代番号１２を格納するための世代番号領域Ｆ２、命令コード１３を格納するための命令コード領域Ｆ３およびデータ１４を格納するためのデータ領域Ｆ４を含む。世代番号１２は、データ駆動型情報処理装置において並列に処理される各データパケット１０の群を区別するための番号である。行先ノード番号１１はデータ駆動型情報処理装置において同一世代内のデータパケット１０を区別して処理するために用いられる番号である。命令コード１３はデータ駆動型情報処理装置においてデータパケット１０内の内容に対して施す演算を指示する。

図１１は従来のデータ転送制御装置２０の構成を示すブロック図である。データ転送制御装置２０は、自己同期型の転送制御回路（以下、Ｃ素子と称する）２およびＤタイプフリップフロップからなるデータ保持回路（以下、パイプラインレジスタと称する）４を対応付けて含む。Ｃ素子２は転送要求信号（以下、ＳＥＮＤ信号と呼ぶ）を受ける転送要求入力端子ＣＩ、転送の許可または転送の禁止を示す転送許可信号（以下ＡＣＫ信号と呼ぶ）を出力する転送許可出力端子ＲＯ、ＳＥＮＤ信号を出力する転送要求出力端子ＣＯ、ＡＣＫ信号を受ける転送許可入力端子ＲＩ、パイプラインレジスタ４のデータ保持動作を制御するクロックパルスを出力するためのパルス出力端子ＣＰ、および外部から与えられるマスタリセット信号ＭＲを入力するためのマスタリセット入力端子（図示せず）を有する。

図１２（Ａ）〜（Ｅ）は図１１に示したＣ素子２の動作を説明するためのタイミングチャートである。Ｃ素子２は転送要求入力端子ＣＩを介して図１２（Ａ）に示すパルス状のＳＥＮＤ信号を受取ると、転送許可入力端子ＲＩにおける図１２（Ｅ）に示すようなパルス状のＡＣＫ信号が許可状態（レベル「Ｈ」の状態）であれば、転送要求出力端子ＣＯから図１２（Ｄ）に示すパルス状のＡＣＫ信号を出力するとともに、パルス出力端子ＣＰを介して対応のパイプラインレジスタ４に図１２（Ｃ）に示すクロックパルスを出力する。

パイプラインレジスタ４は対応のＣ素子２から与えられるクロックパルスに応答して、与えられるデータパケット１０を入力して保持し、またその保持したデータパケット１０を出力する。

このように図１１の回路では、Ｃ素子２は前段から与えられるデータをパイプランレジスタ４で保持するために、データの転送の要求信号（ＳＥＮＤ信号）または許可信号（ＡＣＫ信号）に基づいて、クロックパルスをパイプランレジスタ４に出力する。そして、パイプランレジスタ４は、転送が要求されるデータを前段から入力して保持し、出力する。

図１３は図１１に示したデータ転送制御装置２０を所定の論理回路を介して複数個直列に接続して構成されるデータ処理装置３０を示すブロック図である。ここでは説明を簡単にするために３個のデータ転送制御装置２０が接続されている。図１３では各データ転送制御装置２０を区別するためにデータ転送制御装置２０Ａ、２０Ｂおよび２０Ｃと呼ぶ。またデータ転送制御装置２０ＡはＣ素子２Ａとパイプラインレジスタ４Ａを有し、データ転送制御装置２０ＢはＣ素子２Ｂとパイプラインレジスタ４Ｂを有し、データ転送制御装置２０ＣはＣ素子２Ｃとパイプラインレジスタ４Ｃを有する。データ転送制御装置２０Ａ、２０Ｂおよび２０Ｃの構成と機能は図１１に示したものと同様である。

図１３においてデータ処理装置３０に入力されるデータパケット１０は、パイプラインレジスタ４Ａ→４Ｂ→４Ｃと順に転送されていく間に、データ処理部である論理回路６Ａと６Ｂで連続的に処理される。ここではデータパケット１０の転送元を前段と呼び転送先を次段と呼ぶ。

図１３において、たとえばパイプラインレジスタ４Ａがデータ保持状態である場合、次段のパイプラインレジスタ４Ｂがデータ保持状態にあれば、パイプラインレジスタ４Ａからパイプラインレジスタ４Ｂにデータパケット１０は送られない。また、次段のパイプラインレジスタ４Ｂがデータを保持していない状態であれば、またはデータを保持していない状態になれば、少なくとも予め設定された時間をかけて、データパケット１０がパイプラインレジスタ４Ａから論理回路６Ａに転送され、そして論理回路６Ａで処理されて、その後パイプラインレジスタ４Ｂに送られる。このような予め設定された時間を遅延時間と呼ぶ。

図１３においては隣接するデータ転送制御装置２０間で送受信されるＳＥＮＤ信号およびＡＣＫ信号に従って非同期に、そして少なくとも予め設定された遅延時間をかけてデータパケット１０の伝送を行なう。このような制御を自己同期型転送制御と呼び、自己同期型転送制御に従いデータの転送を制御する回路を自己同期型転送制御回路と呼ぶ。

図１４は図１１に示したＣ素子２の具体的な回路図であり、たとえば特許文献２に記載されたものである。図１４において転送要求入力端子ＣＩは前段からのパルス状のＳＥＮＤ信号を受け、転送許可出力端子ＲＯは前段にＡＣＫ信号を出力する。転送要求出力端子ＣＯは次段にパルス状のＳＥＮＤ信号を出力し、転送許可入力端子ＲＩは次段からＡＣＫ信号を受ける。マスタリセット入力端子（図示せず）は外部から与えられるマスタリセット信号ＭＲを受ける。

マスタリセット入力端子（図示せず）にレベル「Ｈ」のパルス信号であるマスタリセット信号ＭＲが与えられると、該マスタリセット信号ＭＲはインバータ５Ｆで反転された後に、フリップフロップ５Ａと５Ｂに入力する。マスタリセット信号ＭＲの入力に応答してフリップフロップ５Ａと５Ｂはリセットされて、その結果、Ｃ素子２は初期化される。

そして、転送要求出力端子ＣＯおよび転送許可出力端子ＲＯからはともに初期状態としてレベル「Ｈ」の信号が出力される。転送許可出力端子ＲＯの出力信号がレベル「Ｈ」であることは転送許可状態を示し、逆にレベル「Ｌ」であることは転送禁止状態を示す。

また、転送要求出力端子ＣＯの出力信号がレベル「Ｈ」であることは、次段にデータ転送を要求していない状態を示し、逆にレベル「Ｌ」であることは次段にデータ転送を要求している、またはデータを転送している状態を示している。

転送要求入力端子ＣＩにレベル「Ｌ」の信号が入力されると、すなわち前段からデータ転送が要求されると、フリップフロップ５Ａはセットされてレベル「Ｈ」の信号を出力する。その結果、ノードＱの信号レベルは「Ｈ」となる。このレベル「Ｈ」の信号はインバータ５Ｇで反転されて転送許可入力端子ＲＯに与えられる。したがって、転送許可入力端子ＲＯからはレベル「Ｌ」の信号が出力されるので、前段に対して自己にさらなるデータ転送をすることを禁止する。

一定時間後、転送要求入力端子ＣＩにレベル「Ｈ」の信号が入力され、前段から当該Ｃ素子２へ与えられるデータのデータ転送制御装置２０におけるセットが終了する。この状態でかつ転送許可入力端子ＲＩからレベル「Ｈ」の信号が入力されている、すなわち次段からデータ転送を許可されている状態で、かつ転送要求出力端子ＣＯがレベル「Ｈ」の信号を出力している、すなわち次段へデータ転送している途中でない状態（データ転送を次段に要求していない状態）であれば、ＮＡＮＤゲート５Ｃは、アクティブとなりレベル「Ｌ」の信号をフリップフロップ５Ａと５Ｂに出力する。その結果、フリップフロップ５Ａと５Ｂはともにリセットされ、フリップフロップ５Ｂは遅延素子５Ｅを介してパルス出力端子ＣＰからレベル「Ｈ」の信号をパイプラインレジスタ４に対して出力するとともに、遅延素子５Ｄを介して転送要求出力端子ＣＯから次段の図示しないＣ素子に対してレベル「Ｌ」のＳＥＮＤ信号を出力する。すなわち次段に対してデータの転送を要求する。

レベル「Ｌ」のＳＥＮＤ信号を受けた次段の図示しないＣ素子は、自己が属するデータ転送制御装置２０に対してさらなるデータの転送が行なわれないように転送禁止を示すＡＣＫ信号をレベル「Ｌ」にして端子ＲＯからＣ素子２に対して出力する。

該Ｃ素子２は転送許可入力端子ＲＩからレベル「Ｌ」のＡＣＫ信号を入力し、この入力信号によりフリップフロップ５Ｂがセットされる。この結果、該Ｃ素子２に対応の図示のないパイプラインレジスタ４に対して、遅延素子５Ｅを介してパルス出力端子ＣＰからレベル「Ｌ」の信号が出力され、また遅延素子５Ｄを介して転送要求出力端子ＣＯからレベル「Ｈ」のＳＥＮＤ信号が次段へ出力される。これによりデータ転送を終了する。

図１５は図１３に示したデータ処理装置３０を含んで構成された従来のデータ駆動型情報処理装置４００の概略ブロック図である。図１５においてデータ駆動型情報処理装置４００は、合流部４１１、発火制御部４２１、演算部４３１、プログラム記憶部４４１、分岐部４５１、パイプラインレジスタ４Ａ〜４Ｃ、およびＣ素子２Ａ〜２Ｃを含む。Ｃ素子２Ａ〜２Ｃのそれぞれは前段および次段のＣ素子との間でパケット転送パルス（端子ＣＩ、ＣＯ、ＲＩおよびＲＯを介した入出力信号）のやり取りによって対応する処理部すなわち発火制御部４２１、演算部４３１およびプログラム記憶部４４１のそれぞれについてのデータパケット１０の転送を制御する。

パイプラインレジスタ４Ａ〜４Ｃのそれぞれは対応のＣ素子２Ａ〜２Ｃのそれぞれからパルスを入力したことに応答して、前段の処理部から出力されているデータパケット１０を入力して保持し、出力段に導出し、かつ次のパルスを入力するまで該データパケット１０を保持する。

図１５においてデータ駆動型情報処理装置４００にデータパケット１０が与えられると、与えられたデータパケット１０は、まず合流部４１１を通り、発火制御部４２１に伝送される。発火制御部４２１では合流部４１１からデータパケット１０を入力すると、入力したデータパケット１０の行先ノード番号１１と世代番号１２とが同一の異なる２つのデータパケット１０を検出して、検出した２つのうち一方のデータパケット１０のデータ１４を他方のデータパケット１０のデータ領域Ｆ４に追加して格納し、この他方のデータパ
ケット１０を出力する（一方のデータパケット１０は消去される）。発火制御部４２１から出力されたデータパケット１０はパイプラインレジスタ４Ａを介して演算部４３１に伝送される。演算部４３１はパイプラインレジスタ４Ａからデータパケット１０を入力すると、その入力データパケット１０の命令コード１３に基づいて該入力データパケット１０の内容に対して所定の演算を行ない、演算結果を該入力データパケット１０のデータ領域Ｆ４に格納する。その後、該入力データパケット１０をパイプラインレジスタ４Ｂを介してプログラム記憶部４４１に伝送する。

プログラム記憶部４４１はパイプラインレジスタ４Ｂからデータパケット１０を入力すると、入力データパケット１０の行先ノード番号１１に基づいて、プログラム記憶部４４１内の図示のないプログラムメモリに格納されたデータフロープログラムから次位の行先ノード番号１１と次位の命令コード１３とを読出す。そして、読出された次位の行先ノード番号１１および命令コード１３を該入力データパケット１０の行先ノード番号領域Ｆ１および命令コード領域Ｆ３にそれぞれ格納して、該入力データパケット１０を出力する。もし、プログラムメモリからコピーフラグが読出された場合には、２つ目のデータパケットも生成されて出力される。

プログラム記憶部４４１から出力されるデータパケット１０はパイプラインレジスタ４Ｃを介して分岐部４５１へ伝送される。分岐部４５１はパイプラインレジスタ４Ｃから入力したデータパケット１０の行先ノード番号１１に基づき、予め定められたルールに照らして該入力データパケット１０をデータ駆動型情報処理装置４００の外部に出力するか、または合流部４１１に出力する（データ駆動型情報処理装置４００の内部に戻す）。
特開平５−３２４８６７号公報 特開平６−８３７３１号公報 ‘ＥＤＮ ＪＡＰＡＮ’、リード・ビジネス・インフォメーション・ジャパン株式会社出版、２００３.８ ｐ６１−６５

近年の半導体製造技術の進歩により微細なデザインルールがＬＳＩ（Large Scale Integration）設計に導入されるようになり、トランジスタのしきい値電圧がより低くなって
きているので、ＬＳＩ内部のトランジスタのリーク電流の増加による消費電力量増加を改善する必要がある。この課題はデータ駆動型情報処理装置においても同様である。

クロック同期型論理回路においては、クロック周波数の制御と電源電圧制御による消費電力量の低減が提案されているが、その制御は複雑であるために、消費電力量の低減を図りたい回路ブロックが、小さなブロック単位である場合には該制御を適用することができなかった。また、その制御手順は、クロック同期型論理回路を含む装置が使用される環境によってさまざまであり、使用環境が変更される都度、制御手順を変更する必要があるので汎用的な使用は困難であった。そのため、該制御手順を、外部クロックを必要とせず、かつデータ処理が必要な場合にのみ動作するという特性を有するデータ駆動型情報処理装置にも使用するということは到底不可能であった。

それゆえにこの発明の目的は、自己同期型転送制御に従いデータを転送しながら処理する場合の消費電力量の低減を図ることのできるデータ処理装置を提供することである。

この発明のある局面に従うデータ処理装置は、複数段に連続して接続されるデータの転送制御部と、複数段の転送制御部のそれぞれに接続されて、かつ接続された転送制御部から出力されるデータを入力して、データ処理をして、その後次段の転送制御部に出力する
処理部とを備える。処理部のデータ処理の速度は、処理部に供給される電圧のレベルに応じて変更される。

転送制御部は、データ転送の要求信号と許可信号に基づいて、前段から与えられるデータ転送のための要求パルスを入力して次段に転送する自己同期型転送制御部と、自己同期型転送制御部が要求パルスを入力する毎に、転送が要求されるデータを入力して保持し、出力する保持レジスタと、接続する処理部に対してデータが供給される頻度を判別して、判別した頻度に応じて処理部に供給する電圧のレベルを制御する電圧制御部とを含む。

したがって、転送制御部毎に接続する処理部に対して処理されるべきデータが供給される頻度に応じて、電圧制御部は該処理部に供給する電圧のレベルを可変に制御する。

それゆえに、処理部は処理すべきデータが供給される頻度に応じて供給電圧のレベルが制御される。また、処理部は、供給される電圧のレベルに応じた速度でデータ処理する。このことから、処理部は処理すべきデータ量、すなわち必要な処理速度を得るのに適したレベルの電圧が供給されて過剰に電圧が供給されるのを防止できる。その結果、データ処理装置における消費電力は低減される。また、処理部に供給する電圧が不足することも回避できる。その結果、処理部では処理すべきデータ量に応じた処理速度を維持できる。

好ましくは、電圧制御部が判別する頻度は、自己の段の転送制御部が要求パルスを入力する頻度である。

したがって、処理部に処理すべきデータが供給される頻度を自己の段の転送制御部が前段から転送される要求パルスを入力する頻度により検出できる。

好ましくは、電圧制御部が判別する頻度は、前段の転送制御部が要求パルスを入力する頻度である。

したがって、前段に要求パルスが入力される頻度を検出することで、その後に処理部にデータが供給されるであろう頻度を事前に検出して、その検出結果に基づき供給する電圧レベルを予め変更できる。それゆえに、処理部に対する電圧のプリチャージ期間を設けることが可能となって、たとえばデータの供給中断後の供給再開時であっても、処理部は速やかに適切なデータ処理速度に移行できる。

好ましくは、電圧制御部は、要求パルスを入力する毎にカウント値に所定加算値を加算し、要求パルスを入力しない期間は所定周期でカウント値から所定減算値を減算するカウンタ部と、カウント値に基づき処理部に供給する電圧のレベルを選択的に決定する電圧選択部とを含む。

したがって、処理部にデータが供給される頻度は、カウンタ部の、要求パルスを入力する毎にカウント値に所定加算値を加算し、要求パルスを入力しない期間は所定周期でカウント値から所定減算値を減算することにより得られるカウント値により判別できる。

好ましくは、電圧選択部は、自己の段の転送制御部のカウンタ部のカウント値に基づき処理部に供給する電圧のレベルを選択的に決定する。したがって、自己の段のカウント部のカウント値に基づき処理部に対するデータの供給の頻度を判別できる。

好ましくは、電圧選択部は、前段の転送制御部のカウンタ部のカウント値に基づき処理部に供給する電圧のレベルを選択的に決定する。したがって、前段のカウント部のカウント値に基づき自己の段の処理部に対するデータの供給の頻度を判別できる。

好ましくは、電圧選択部は、カウント値と所定値とを比較する比較部を有し、比較部の比較結果に基づき、２種類のレベルのうちから処理部に供給する電圧のレベルを決定する。したがって、処理部に供給する電圧レベルを２種類のレベルのうちから選択的に決定できる。

好ましくは、電圧選択部は、カウント値と複数の異なる所定値のそれぞれとを比較する複数の比較部を有し、複数の比較部の複数の比較結果に基づき、３種類以上のレベルのうちから処理部に供給する電圧のレベルを決定する。したがって、処理部にデータが供給される頻度を３つ以上に区分して、各区分の頻度に応じた適切レベルの電圧を処理部に供給できる。

好ましくは、所定周期は可変に設定される。したがって、カウンタ部のカウント値を減算する周期を可変にできるから、処理部へのデータの供給頻度が同じであっても、周期を変更することで、処理部に供給する電圧レベルの変更タイミングを変えることができる。

好ましくは、所定加算値または所定減算値は可変に設定される。したがって、カウンタ部のカウント値に加算する値または減算する値を可変にできるから、処理部へのデータの供給頻度が同じであっても、これら値を変更することで、処理部に供給する電圧レベルの変更タイミングを変えることができる。

本実施の形態では、データ転送制御部ごとに対応の論理回路に供給されて処理される単位時間当たりのデータパケット数とレジスタに予め設定された値とを比較することで、該論理回路が遷移すべき動作状態に応じた電圧レベルを判別して、判別したレベルの電圧を論理回路に供給する機能を有する。この特徴を以下に説明する。

図１は、本発明の一実施の形態に適用されるデータ処理装置５０のブロック図である。図１のデータ処理装置５０と図１３のデータ処理装置３０とを比較して異なる点は、データ処理装置５０はデータ転送制御部２０に代替して図２のデータ転送制御部２５を備える点にある。図１のデータ処理装置５０は複数のデータ転送制御部２５を有しており、それぞれをデータ転送制御部２５Ａおよび２５Ｂとして区別する。図１のデータ処理装置５０の他の構成は図１３に示すものと同様であるため説明は略す。

図２を参照して、データ転送制御部２５は、制御信号ＳＵを用いるパケット検出回路（以下、Ｐ回路という）１、Ｃ素子２、外部から与えられる動作電圧信号ＶＨと休止電圧信号ＶＬを切換えて対応の論理回路に供給する電圧制御回路３、およびパイプラインレジスタ４を備える。データ転送制御部２５Ａは、Ｐ回路１Ａおよび電圧制御回路３Ａを備え、データ転送制御部２５ＢはＰ回路１Ｂおよび電圧制御回路３Ｂを備える。Ｐ回路１Ａと１ＢはＰ回路１と同様の機能と構成を有し、電圧制御回路３Ａと３Ｂは電圧制御回路３と同様の機能と構成を有する。

Ｐ回路１Ａは対応する電圧制御回路３Ａに接続されて、電圧制御回路３Ａはデータ転送制御部２５Ａに対応する論理回路６Ａに接続される。同様に、Ｐ回路１Ｂは対応する電圧制御回路３Ｂに接続され、電圧制御回路３Ｂはデータ転送制御部２５Ｂに対応する論理回路６Ｂに接続される。

図１においてデータ処理装置５０の外部からの制御信号ＳＵはＰ回路１Ａと１Ｂに共通して供給され、かつＰ回路１Ａと１Ｂ中の後述するレジスタの１種であるパケットカウンタ４０の値を減算するための制御信号である。データ処理装置５０の前段から入力される
データパケット１０は、パイプラインレジスタ４Ａ→４Ｂ→４Ｃと順に転送されていく間に論理回路６Ａと６Ｂによって逐次に処理される。一定周期のパルス信号の制御信号ＳＵはマスタリセット信号ＭＲによるリセット直後にデータ処理装置５０に連続して与えられる。

電圧制御回路３Ａおよび３ＢはＰ回路１Ａおよび１Ｂのそれぞれからの制御信号ＸＨに基づき論理回路６Ａおよび６Ｂのそれぞれに動作電圧信号ＶＨおよび休止電圧信号ＶＬのいずれかを供給する。具体的には、制御信号ＸＨがレベル「Ｈ」であれば動作電圧信号ＶＨを、レベル「Ｌ」であれば休止電圧信号ＶＬをそれぞれ選択して供給する。ここで動作電圧信号ＶＨは論理回路６Ａおよび６Ｂが動作しその状態を保持するのに必要な電圧レベルを示し、休止電圧信号ＶＬは論理回路６Ａおよび６Ｂを休止させその休止状態を保持するのに必要な電圧レベルを示し、両者のレベルの関係はＶＨ＞ＶＬである。

また休止電圧信号ＶＬが示す休止電圧のレベルは、論理回路６Ａおよび６Ｂが休止状態を保持している状態において動作電圧信号ＶＨが供給された場合には、動作状態へ速やかに移行可能ならしめるレベルである。

図３を参照してＰ回路１は、パケットカウンタ４０、比較値レジスタ４１、コンパレータ４２、減算レジスタ４５、加算レジスタ４６、転送要求入力端子ＣＣＩおよび転送要求出力端子ＣＣＯを備える。パケットカウンタ４０の値は外部からマスタリセット信号ＭＲが与えられたとき初期値にセットされる、すなわちリセットされる。パケットカウンタ４０はカウント可能な最大値と最小値（例えば初期値）が予め設定されており、カウント値がこれら値を超えることはないように設計されている。

転送要求入力端子ＣＣＩは転送要求入力端子ＣＩと同様の機能を有し、転送要求出力端子ＣＣＯは転送要求出力端子ＣＯと同様の機能を有する。図１の構造は図１３で示したＣ素子２Ａ、２Ｂおよび２Ｃの間にＰ回路１Ａと１Ｂが挟まった構造になっているので、図３ではＰ回路１の転送要求入力端子ＣＣＩが前段のＣ素子２ＡからのＳＥＮＤ信号を受け、転送要求出力端子ＣＣＯが次段のＣ素子２Ｂの転送要求入力端子ＣＩへＡＣＫ信号を出力する。Ｐ回路１ではＳＥＮＤ信号をトリガにして、加算レジスタ４６中に予め格納された所定値Ｍがパケットカウンタ４０の値に加算される。また、Ｐ回路１では外部から入力する制御信号ＳＵをトリガにして減算レジスタ４５に予め格納されている所定値Ｎがパケットカウンタ４０中の値から減算される。パケットカウンタ４０の値はコンパレータ４２に出力される。コンパレータ４２は、比較値レジスタ４１に予め格納された所定の比較値ＣＭとパケットカウンタ４０の出力値とを比較する。コンパレータ４２は比較値レジスタ４１中の比較値ＣＭよりパケットカウンタ４０中の値が大きい場合にはレベル「Ｈ」の制御信号ＸＨを出力し、それ以外はレベル「Ｌ」の制御信号ＸＨを出力する。

図１のデータ処理装置５０における休止状態と動作状態の間の遷移を示すタイミングチャートが図４（Ａ）〜（Ｅ）に示される。図４（Ｂ）の制御信号ＳＵは全ての、または一部のＰ回路に連続するパルスとして同時に供給される。その結果、図４（Ａ）のＳＥＮＤ信号が示すようにデータ処理装置５０にデータパケット１０の入力がない場合は、すなわちＳＥＮＤ信号の立下りが示す転送要求をトリガとしたパイプラインレジスタ４に対するクロックパルスの出力がない場合には、データパケット１０の入力がなくなってから一定時間後には制御信号ＳＵの効果により、全てのＰ回路が出力する制御信号ＸＨがレベル「Ｌ」となり（図４（Ｄ）参照）、データ処理装置５０はデータ転送を停止する休止状態となる（図４（Ｅ）参照）。この一定時間は制御信号ＳＵのパルス間隔（周期）と減算のための所定値Ｎとによって決定される。制御信号ＳＵのパルス間隔（周期）は可変に設定可能である。例えば、データ処理装置５０の外部に図示のないパルス発振器を備えて、当該パルス発振器によりパルス信号である御信号ＳＵを生成してデータ処理装置５０に供給すると想定した場合には、該パルス発振器に設けられた外部スイッチなどを操作して発振周期を調整することで、制御信号ＳＵのパルス間隔（周期）を可変に設定できる。

図４（Ａ）のＳＥＮＤ信号の立下りが示す転送要求をトリガとしたパイプラインレジスタ４に対するクロックパルスの出力の頻度が高くデータパケット１０がパイプラインレジスタ４を介して論理回路６に頻繁に供給される場合には、制御信号ＳＵの効果によるパケットカウンタ４０のカウント値（減算結果値）を上回るカウント値（加算結果値）となるような回数の加算が発生する。その結果、パケットカウンタ４０中の値は比較値レジスタ４１中の比較値ＣＭを上回って（図４（Ｃ）参照）、そして制御信号ＸＨはレベル「Ｈ」となり（図４（Ｄ）参照）データ処理装置５０は動作状態となる（図４（Ｅ）参照）。このような状態遷移を可能ならしめるような所定値Ｍが加算レジスタ４６中に予め格納されている。

したがって、図１において制御信号ＸＨにより電圧制御回路３Ａと３Ｂが制御されて、その結果、論理回路６Ａと６Ｂのそれぞれには、動作電圧信号ＶＨおよび休止電圧信号ＶＬのいずれかが供給される。

上述したように、データパケット１０がデータ処理装置５０に入力されてＳＥＮＤ信号をトリガとしてクロックパルスの出力頻度が高くなりデータパケット１０の処理が必要となるときには、動作電圧信号ＶＨが論理回路６Ａと６Ｂに供給されて論理回路６Ａと６Ｂは動作状態となる。一方、データパケット１０が入力されずに処理が不要な場合には（クロックパルスが出力されなくなる場合には）、休止電圧信号ＶＬが論理回路６Ａと６Ｂに供給されることになり論理回路６Ａと６Ｂは休止状態へと移行する。

図３の所定値ＭとＮと比較値ＣＭはそれぞれ可変に設定可能であり、好ましくは、次のような関係を有する。つまりＭ＞Ｎの関係が少なくとも必要である。この関係はデータパケット１０が離散的にある個数まとまってデータ処理装置５０に入力し、その後、しばらく入力しない期間があって、また、まとまって入力するという状況を想定した場合に適用される。すなわち、１個目のデータパケット１０がデータ転送制御部２５に到着した時において、できるだけ速やかに論理回路６に動作電圧信号ＶＨを供給して動作状態に遷移させるためには、所定値Ｍが大きい値であることが必要である。また最終番目のデータパケット１０が到着後しばらくの間はデータ処理のために論理回路６への動作電圧信号ＶＨの供給が維持されるべきなので、その間は所定値Ｎを用いた減算が続き、その後に休止状態に移行するという動作となるようにしている。データ転送制御部２５には最終番目のデータパケット１０の到着であるかを判断する機能がないため、このように論理回路６に供給する電圧レベルを動作状態を維持可能な電圧レベルにしばらく保持するという動作が必要となる。このような状態遷移が図４（Ａ）〜（Ｅ）に示されている。

なお、所定値ＮとＭと比較値ＣＭのそれぞれを可変に設定するには、たとえば次にようにする。つまり、減算レジスタ４５、加算レジスタ４６および比較値レジスタ４１に外部操作可能なミニスイッチを設けて、該ミニスイッチを操作することで各レジスタに格納される所定値ＮとＭと比較値ＣＭのそれぞれを可変に設定する。

本実施の形態ではＰ回路１の出力する制御信号ＸＨはレベル「Ｈ」と「Ｌ」の２値を採るとしているが、３値以上を採るようにしてもよい。たとえば図５で示すようにＰ回路１１Ａの構成であってもよい。Ｐ回路１１Ａは図３のＰ回路１の構成に追加して、比較値ＣＭ２を格納する比較値レジスタ４３およびコンパレータ４４を備えて、制御信号ＸＨとＸＬを出力することで、対応の電圧制御回路３に与える制御信号のレベルを３値とすることも可能である。この場合には論理回路６に供給可能な電圧レベルは３種類となる。図５では比較値レジスタ４１は比較値ＣＭ１を格納している。コンパレータ４２はパケットカウンタ４０のカウント値と比較値レジスタ４１の比較値ＣＭ１を比較して、比較結果を示す制御信号ＸＨを出力する。コンパレータ４４はパケットカウンタ４０のカウント値と比較値レジスタ４３の比較値ＣＭ２を比較して、比較結果を示す制御信号ＸＬを出力する。比較値ＣＭ１とＣＭ２は可変に設定可能である。

図５の構成の場合には制御信号ＸＬとＸＨの組合せ信号（ＸＬ、ＸＨ）が対応の電圧制御回路３に与えられる。比較値ＣＭ１とＣＭ２は異なる値であって、かつＣＭ１＞ＣＭ２の関係であると想定するので、組合せ信号（ＸＬ、ＸＨ）は、（１，１）、（１，０）および（０，０）の値を採り得るから、対応の論理回路６も３種類の状態を採ることが可能
となる。たとえば対応の論理回路６は高速動作状態、低速動作状態および休止状態の３状態を採り得るとし、高速動作状態、低速状態および休止状態のそれぞれに遷移させるための組合せ信号（ＸＬ、ＸＨ）の値を(１，１)、(１，０)および（０，０）と割当ることができる。電圧制御回路３は、供給される動作電圧信号ＶＨと休止電圧信号ＶＬに基づきこの３状態それぞれに対応の電圧レベルを示す電圧制御信号を発生して対応の論理回路６に出力するように設計される。

データ転送制御部２５などのＬＳＩは供給される電圧レベルによって動作スピードが変わるので、データ転送制御部２５に与えられるデータパケット１０の数が多くない、すなわち動作速度が低速でもデータパケット１０を処理可能な場合には、図５の構成によって論理回路６を低速動作状態に遷移させることが可能になる。また、データ転送制御部２５に与えられるデータパケット１０が多くなって、高速動作が必要になれば、高速動作状態に遷移させることが可能になる。この結果、データ転送制御部２５およびこれを含むデータ処理装置５０では、転送されるデータパケット１０の量に応じた供給電圧のレベル調整が可能となり、無駄な電力消費を回避できる。

本実施の形態では制御信号ＳＵの周期、比較値ＣＭ、ＣＭ１およびＣＭ２、加算の値Ｍおよび減算の値Ｎを任意に変更することができるから、図４（Ｅ）に示す状態遷移のタイミングを変更することが容易に可能となる。

図６に本実施の形態に係る大規模な処理システムの概略構成が示される。図６の処理システムはデータ処理装置Ｕ１、Ｕ２、Ｕ１１〜Ｕ１４、およびＵ２１〜Ｕ２４を備える。これらデータ処理装置のそれぞれは前述したデータ処理装置５０と同様の構成と機能を有する。図６の処理システムにデータパケット１０が与えられて、データ処理装置Ｕ１に入力されたとする。入力されたデータパケット１０は、データ処理装置Ｕ１で処理された後にデータ処理装置Ｕ１１→Ｕ１３→Ｕ１４→Ｕ２と転送されながら処理されて、処理システムから出力されたとする。この場合には、図６のデータ処理装置Ｕ１２、Ｕ２１、Ｕ２２、Ｕ２３およびＵ２４にはデータパケット１０が入力されないため、これらデータ処理装置の全ての論理回路６には休止電圧信号ＶＬが供給されて、これらデータ処理装置は休止状態となる。その後、データ処理装置Ｕ１２、Ｕ２１、Ｕ２２、Ｕ２３およびＵ２４にデータパケット１０が入力された場合は、これらデータ処理装置の全ての論理回路６は、与えられる電圧信号が休止電圧信号ＶＬから動作電圧信号ＶＨに切替えられるので、休止状態から動作状態に遷移して、データパケット１０を入力しこれを処理することが可能な状態となる。

（他の実施の形態）
図７には、本発明の他の実施の形態に係るデータ処理装置６０の構成が示される。データ処理装置６０は、図１のデータ転送制御部２５Ａと２５Ｂに代替してデータ転送制御部２６Ａと２６Ｂを備える。他の構成は図１のデータ処理装置５０と同じである。データ転送制御部２６Ａと２６Ｂでは、電圧制御回路３Ａと３Ｂには前段のデータ転送制御部のＰ回路１から出力される制御信号ＸＨが供給される点を除いては、データ転送制御部２５Ａと２５Ｂと同様の機能と構成を有する。

図７のデータ処理装置６０ではデータ転送制御部２６Ａと２６Ｂを含む複数段のパイプラインがシリーズに接続されるため、各データ転送制御部は自己に次のデータパケット１０が入力するか否かを、前段のデータ転送制御部のＰ回路１の状態を示す制御信号ＸＨのレベルを検知することで、事前に判断することが可能となる。次のデータパケット１０が入力すると判断した場合には、次のデータパケット１０が自己に入力するまでに、休止状態にあった論理回路６を動作状態に遷移させる必要があるが、データパケット１０が入力することを事前に判断できることで、論理回路６が休止状態から動作状態に遷移するのに必要なプリチャージ時間を事前に確保することが可能となる。つまり、論理回路６が休止状態から動作状態に遷移するまでの待ち時間を削減できるから、データ転送制御部２６Ａと２６Ｂを含む複数段に接続された全てのデータ転送制御部はデータパケット１０を入力すると速やかに該データパケット１０を論理回路６で処理することができる。その結果、データ処理装置６０では上述の消費電力の低減とともにデータパケット１０を処理しながら転送するという一連の動作スピードも向上する。

（さらなる他の実施形態）
図８と図９には、本発明のさらなる他の実施の形態の係るデータ処理装置７０と８０の構成が示される。

図８のデータ処理装置７０は、図１のデータ転送制御部２５Ａと２５Ｂに代替してデータ転送制御部２７Ａと２７Ｂを備える。他の構成は図１のデータ処理装置５０のそれと同じである。データ転送制御部２７Ａと２７Ｂでは、電圧制御回路３Ａと３Ｂは論理回路６Ａと６Ｂのみならずパイプラインレジスタ４Ａと４Ｂにも休止電圧信号ＶＬまたは動作電圧信号ＶＨを供給する点を除いては、データ転送制御部２５Ａと２５Ｂと同様の機能と構成を有する。

ここでは、動作電圧信号ＶＨは論理回路６Ａおよび６Ｂならびにパイプラインレジスタ４Ａと４Ｂが動作しその状態を保持するのに必要な電圧レベルを示し、休止電圧信号ＶＬは論理回路６Ａおよび６Ｂならびにパイプラインレジスタ４Ａと４Ｂを休止させその休止状態を保持するのに必要な電圧レベルを示し、両者のレベルの関係はＶＨ＞ＶＬである。また休止電圧信号ＶＬが示す休止電圧のレベルは、論理回路６Ａおよび６Ｂならびにパイプラインレジスタ４Ａと４Ｂが休止状態を保持している状態において動作電圧信号ＶＨが供給された場合には、動作状態へ速やかに移行可能ならしめるレベルである。パイプラインレジスタ４Ａと４Ｂの動作状態とは、与えられるデータパケット１０を入力して保持し出力することが可能な状態と指し、休止状態とは、与えられるデータパケット１０を入力して保持し出力することが不可能な状態と指す。

図８のデータ処理装置７０では電圧制御回路３が論理回路６とパイプラインレジスタ４の供給電圧レベルを制御するので、さらに消費電力の低減が可能となる。

図８では、パイプラインレジスタ４への供給電圧レベルは、当該パイプラインレジスタ４のデータ転送制御部の電圧制御回路３により制御されるが、図９のように、パイプラインレジスタ４への供給電圧レベルは、前段のデータ転送制御部の電圧制御回路３により制御されるようにしてもよい。

図９のデータ処理装置８０は、図７のデータ転送制御部２６Ａと２６Ｂに代替してデータ転送制御部２８Ａと２８Ｂを備える。他の構成は図７のデータ処理装置６０と同じである。データ転送制御部２８Ａと２８Ｂでは、前段の電圧制御回路３からパイプラインレジスタ４Ａと４Ｂに休止電圧信号ＶＬまたは動作電圧信号ＶＨが供給される点を除いては、データ転送制御部２６Ａと２６Ｂと同様の機能と構成を有する。

ここでは、電圧制御回路３から出力される動作電圧信号ＶＨは当該電圧制御回路３のデータ転送制御部の論理回路６Ａおよび６Ｂならびに次段のデータ転送制御部のパイプラインレジスタ４Ａと４Ｂが動作しその状態を保持するのに必要な電圧レベルを示し、休止電圧信号ＶＬは当該電圧制御回路３のデータ転送制御部の論理回路６Ａおよび６Ｂならびに次段のデータ転送制御部のパイプラインレジスタ４Ａと４Ｂを休止させその休止状態を保持するのに必要な電圧レベルを示し、両者のレベルの関係はＶＨ＞ＶＬである。また休止電圧信号ＶＬが示す休止電圧のレベルは、論理回路６Ａおよび６Ｂならびにパイプラインレジスタ４Ａと４Ｂが休止状態を保持している状態において動作電圧信号ＶＨが供給された場合には、動作状態へ速やかに移行可能ならしめるレベルである。パイプラインレジスタ４Ａと４Ｂの動作状態とは、与えられるデータパケット１０を入力して保持し出力することが可能な状態と指し、休止状態とは、与えられるデータパケット１０を入力して保持し出力することが不可能な状態と指す。

図８と図９では電圧制御回路から論理回路とパイプラインレジスタに供給される動作電圧信号ＶＨのレベルは同じであってもよく異なっていてもよい。また休止電圧信号ＶＬのレベルも同じであってもよく、また異なっていてもよい。

データ処理装置８０ではデータ処理装置６０と同様にデータ転送制御部２８Ａと２８Ｂを含む複数段のパイプラインがシリーズに接続されるため、各データ転送制御部は自己に次のデータパケット１０が入力するか否かを、前段のデータ転送制御部のＰ回路１の状態を示す制御信号ＸＨのレベルを検知することで事前に判断することが可能となる。

次のデータパケット１０が入力すると判断した場合には、次のデータパケット１０が自己に入力するまでに、休止状態にあった次段のデータ転送制御部のパイプラインレジスタ４を次段のデータ転送制御部の論理回路６に先んじて動作状態に遷移させる必要があるが、データパケット１０が入力することを事前に判断できることで、次段のデータ転送制御部のパイプラインレジスタ４が休止状態から動作状態に遷移するのに必要なプリチャージ時間を確保することが可能となる。つまり、次段のデータ転送制御部のパイプラインレジスタ４が休止状態から動作状態に遷移するまでの待ち時間を削減できるから、データ転送制御部２８Ａと２８Ｂを含む複数段に接続された全てのデータ転送制御部はデータパケット１０を入力すると速やかに該データパケット１０を論理回路６で処理することができる。その結果、データ処理装置８０では上述の消費電力の低減とともにデータパケット１０を処理しながら転送するという一連の動作スピードも向上する。

上述したデータ処理装置５０、６０、７０および８０によれば、プログラムなどによる外部からの制御なしに自律的にしかもデータ転送制御部（パイプライン段）ごとに供給する電圧レベルを制御することが可能である。

また、他の実施の形態およびさらなる他の実施の形態によれば、休止状態から動作状態に遷移する論理回路６に必要なプリチャージ時間を事前に確保することが可能となる。

上述のデータ処理装置５０、６０、７０および８０のそれぞれは、データ駆動型情報処理装置に搭載されてもよい。その場合には各データ転送制御部の論理回路６には、発火制御部４２１、演算部４３１およびプログラム記憶部４４１のそれぞれが適用される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の一実施の形態に適用されるデータ処理装置のブロック図である。 データ転送制御部の構成図である。 Ｐ回路１の構成を示す図である。 （Ａ）〜（Ｅ）はデータ処理装置における休止状態と動作状態の間の遷移を示すタイミングチャートである。 Ｐ回路の他の構成を示す図である。 本実施の形態に係る大規模な処理システムの概略構成図である。 本発明の他の実施の形態に係るデータ処理装置の構成図である。 本発明のさらなる他の実施の形態の係るデータ処理装置の構成図である。 本発明のさらなる他の実施の形態の係るデータ処理装置の構成図である。 従来および本実施の形態に係るデータ駆動型情報処理装置に適用されるデータパケットの構成図である。 従来のデータ転送制御部の構成を示すブロック図である。 （Ａ）〜（Ｅ）は図１１に示したＣ素子の動作を説明するためのタイミングチャートである。 図１１に示したデータ転送制御部を所定の論理回路を介して複数個直列に接続して構成されるデータ処理装置を示すブロック図である。 図１１に示したＣ素子の具体的な回路図である。 図１３に示したデータ処理装置を含んで構成された従来のデータ駆動型情報処理装置の概略ブロック図である。

符号の説明

１，１Ａ，１Ｂ Ｐ回路、２，２Ａ，２Ｂ，２Ｃ Ｃ素子、３，３Ａ，３Ｂ 電圧制御回路、４，４Ａ，４Ｂ，４Ｃ パイプラインレジスタ、６，６Ａ，６Ｂ 論理回路、２０，２５，２５Ａ，２５Ｂ，２６Ａ，２６Ｂ，２７Ａ，２７Ｂ，２８Ａ，２８Ｂ データ転送制御部、３０，５０，６０，７０，８０ データ処理装置、４００ データ駆動型情報処理装置。

Claims (13)

1. 複数段に連続して接続されるデータの転送制御部と、
   前記複数段の転送制御部のそれぞれに接続されて、かつ接続された前記転送制御部から出力されるデータを入力して、データ処理をして、その後次段の前記転送制御部に出力する処理部とを備え、
   前記データ処理の速度は、前記処理部に供給される電圧のレベルに応じて変更されて、
   前記転送制御部は、
   データ転送の要求信号と許可信号に基づいて、前段から与えられるデータ転送のための要求パルスを入力して次段に転送する自己同期型転送制御部と、
   前記自己同期型転送制御部が前記要求パルスを入力する毎に、転送が要求されるデータを入力して保持し、出力する保持レジスタと、
   接続する前記処理部に対してデータが供給される頻度を判別して、判別した頻度に応じて前記処理部に供給する電圧のレベルを制御する電圧制御部とを含む、データ処理装置。
2. 前記電圧制御部が判別する前記頻度は、自己の段の前記転送制御部が前記要求パルスを入力する頻度であることを特徴とする、請求項１に記載のデータ処理装置。
3. 前記電圧制御部が判別する前記頻度は、前段の前記転送制御部が前記要求パルスを入力する頻度であることを特徴とする、請求項１に記載のデータ処理装置。
4. 前記電圧制御部は、
   前記要求パルスを入力する毎にカウント値に所定加算値を加算し、前記要求パルスを入力しない期間は所定周期でカウント値から所定減算値を減算するカウンタ部と、
   前記カウント値に基づき前記処理部に供給する電圧のレベルを選択的に決定する電圧選択部とを含む、請求項１に記載のデータ処理装置。
5. 前記電圧選択部は、自己の段の前記転送制御部の前記カウンタ部の前記カウント値に基づき前記処理部に供給する電圧のレベルを選択的に決定することを特徴とする、請求項４に記載のデータ処理装置。
6. 前記電圧選択部は、前段の前記転送制御部の前記カウンタ部の前記カウント値に基づき前記処理部に供給する電圧のレベルを選択的に決定することを特徴とする、請求項４に記載のデータ処理装置。
7. 前記電圧選択部は、前記カウント値と所定値とを比較する比較部を有し、
   前記比較部の比較結果に基づき、２種類のレベルのうちから前記処理部に供給する電圧のレベルを決定することを特徴とする、請求項４に記載のデータ処理装置。
8. 前記電圧選択部は、前記カウント値と複数の異なる所定値のそれぞれとを比較する複数の比較部を有し、
   前記複数の比較部の複数の比較結果に基づき、３種類以上のレベルのうちから前記処理部に供給する電圧のレベルを決定することを特徴とする、請求項４に記載のデータ処理装置。
9. 前記所定周期は可変に設定されることを特徴とする、請求項４に記載のデータ処理装置。
10. 前記所定加算値または前記所定減算値は可変に設定されることを特徴とする、請求項４に記載のデータ処理装置。
11. 前記所定値は可変に設定されることを特徴とする、請求項７または８に記載のデータ処理装置。
12. 前記保持レジスタの動作状態は供給される電圧のレベルに従い変更されて、
    前記電圧制御部は、接続する前記処理部に対してデータが供給される頻度を判別して、判別した頻度に応じて、自己の段の前記保持レジスタに供給する電圧のレベルを制御することを特徴とする、請求項１または２に記載のデータ処理装置。
13. 前記保持レジスタの動作状態は供給される電圧のレベルに従い変更されて、
    前記電圧制御部は、接続する前記処理部に対してデータが供給される頻度を判別して、判別した頻度に応じて、次段の前記保持レジスタに供給する電圧のレベルを制御することを特徴とする、請求項１または３に記載のデータ処理装置。

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