JP2005300565A - サブフィールドコーディング回路,サブフィールドコーディング方法,及びプラズマ表示装置 - Google Patents
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Abstract
【解決手段】 本発明によるサブフィールドコーディング回路30は,サブフィールドデータにそれぞれに対応する複数のワードを格納する一のメモリセルアレイ31と,それぞれR,G,B階調データ21a〜21cに応答して,複数のワードのうちからR,G,B選択ワードをそれぞれに同時に選択するアドレスデコーダ群32a〜32cと,読み出しポート33とを含む。メモリセルアレイ31は,R,G,B選択ワードを,それぞれR,G,B階調データ21a〜21cに対応するR,G,Bサブフィールドデータ22a〜22cとして読み出しポート33に同時に供給する。読み出しポート(33)は,R,G,Bサブフィールドデータサブフィールドデータ(22a〜22c)を出力する。
【選択図】図2A
Description
サブフィールドデータにそれぞれに対応する複数のワードを一のメモリセルアレイ(31,131,231)に格納するステップと,
それぞれ第1〜第p入力階調データ(21a〜21c)に応答して,前記複数のワードのうちから第1〜第p選択ワードを同時に選択するステップと,
第1〜第p選択ワードを,それぞれ前記第1〜第p入力階調データ(21a〜21c)に対応する第1〜第p読み出しサブフィールドデータ(22a〜22c)として同時に出力するステップ
とを備えている。このようなサブフィールドコーディング方法は,一のメモリセルアレイ(31,131,231)しか用いずに,複数の入力階調データ(21a〜21c)を第1〜第p読み出しサブフィールドデータ(22a〜22c)を同時に変換して同時に出力可能である。このため,本発明のサブフィールドコーディング回路は,変換テーブルを格納するために必要なメモリの容量の減少と,高速な動作速度との両方を実現することができる。
図1は,本発明によるサブフィールドコーディング回路を搭載したプラズマ表示装置のブロック図である。当該プラズマ表示装置は,γ変換された入力映像信号5を処理してデータ信号6を生成する信号処理LSI1と,データ信号6を生成する作業領域として使用されるフレームメモリ2と,データ信号6に応答して,それに搭載されたプラズマディスプレイパネル4を駆動する表示モジュール3とを備えている。
1. 実施の第1形態のサブフィールドコーディング回路の全体構成
図2Aは,本発明の実施の第1形態のサブフィールドコーディング回路30の構成を示す回路図である。実施の第1形態のサブフィールドコーディング回路30は,メモリセルアレイ31と,アドレスデコーダ32a,32b,32cと,読み出しポート33と,書き込みデコーダ34と,書き込みポート35とを備えている。
各単位回路41は,SRAMメモリセルと同様に,一ビットを記憶するラッチと,そのラッチにアクセスするアクセストランジスタとを含んで構成される;具体的には,各単位回路41は,メモリセル51と,R読み出しトランジスタ52a,53aと,G読み出しトランジスタ52b,53bと,B読み出しトランジスタ52c,53cと,書き込みトランジスタ54,55とを備えている。
(1)書き込み動作
図2Bを参照して,書き込み動作では,書き込みアドレス36が,書き込みデコーダ34に入力される。図3を参照して,書き込みデコーダ34は,書き込みアドレス36に応答して書き込みアドレス線45のうちの一つを選択書き込みアドレス線として選択し,選択書き込みアドレス線を活性化する。選択書き込みアドレス線の活性化は,書き込みアドレス36に応答して一のワードを選択することと等価である。
図2Aを参照して,読み出し動作では,R階調データ21a,G階調データ21b,B階調データ21cが,それぞれRアドレスデコーダ32a,Gアドレスデコーダ32b,Bアドレスデコーダ32cに入力される。
図4A,4Bは,実施の第2形態におけるサブフィールドコーディング回路30の構成を示すブロック図である。実施の第2形態では,サブフィールドコーディング回路30のサイズを小さくするために,R階調データ21aをRサブフィールドデータ22aに変換する回路が,書き込みサブフィールドデータ37のメモリセルアレイへの書き込みに兼用される;即ち,書き込みデコーダ34は設けられない。これに伴い,メモリセルアレイの構成が以下に述べられるように変更される。
実施の第3形態では,図6に示されているように,実施の第2形態のメモリセルアレイ131の一部の構成要素を取り除くことにより,サブフィールドコーディング回路30のサイズが一層に縮小されている。詳細には,Rデータ線43aとR相補データ線44aとの一方が取り除かれ,更に,取り除かれた一方のデータ線に対応するR読み出しトランジスタが取り除かれる。同様に,Gデータ線43bとG相補データ線44bとの一方が取り除かれ,更に,取り除かれた一方のデータ線に対応するG読み出しトランジスタが取り除かれる。加えて,Bデータ線43cとB相補データ線44cとの一方が取り除かれ,更に,取り除かれた一方のデータ線に対応するB読み出しトランジスタが取り除かれる。
以上に説明されているように,本発明のサブフィールドコーディング回路30は,一のメモリセルアレイしか用いずに,R階調データ21a,G階調データ21b,及びB階調データ21cを,それぞれRサブフィールドデータ22a,Gサブフィールドデータ22b,Bサブフィールドデータ22cに同時に変換して同時に出力可能である。このため,本発明のサブフィールドコーディング回路は,変換テーブルを格納するために必要なメモリの容量の減少と,高速な動作速度との両方を実現することができる。
2:フレームメモリ
3:表示モジュール
4:プラズマディスプレイパネル
5:入力映像信号
6:データ信号
11:ビデオ信号処理部
12:フレームメモリ制御部
13:シリアル/パラレル変換部
14:データドライバ
15:走査ドライバ
16:高圧パルス発生回路
17:電力回収回路
21:RGB映像データ
21a:R階調データ
21b:G階調データ
21c:B階調データ
22a:Rサブフィールドデータ
22b:Gサブフィールドデータ
22c:Bサブフィールドデータ
23:フレームデータ
30:サブフィールドコーディング回路
31,131,231:メモリセルアレイ
32a:アドレスデコーダ
32b:アドレスデコーダ
32c:アドレスデコーダ
33:読み出しポート
34:書き込みデコーダ
35:書き込みポート
41:単位回路
42a:Rアドレス線
42b:Gアドレス線
42c:Bアドレス線
43a:Rデータ線
43b:Gデータ線
43c:Bデータ線
44a:R相補データ線
44b:G相補データ線
44c:B相補データ線
45:書き込みアドレス線
46:書き込みデータ線
47:相補書き込みデータ線
51:メモリセル
51a,51b:インバータ
52a,53a:R読み出しトランジスタ
52b,53b:G読み出しトランジスタ
52c,53c:B読み出しトランジスタ
54,55:書き込みトランジスタ
Claims (9)
- サブフィールドデータにそれぞれに対応する複数のワードを格納する一のメモリセルアレイと,
それぞれ第1〜第p入力階調データに応答して,前記複数のワードのうちから第1〜第p選択ワードを同時に選択するデコーダ回路と,
読み出しポート
とを含み,
前記メモリセルアレイは,前記第1〜第p選択ワードを,それぞれ前記第1〜第p入力階調データに対応する第1〜第p読み出しサブフィールドデータとして前記読み出しポートに同時に供給し,
前記読み出しポートは,前記第1〜第p読み出しサブフィールドデータを出力する
サブフィールドコーディング回路。 - 請求項1に記載のサブフィールドコーディング回路であって,
更に,
書き込みアドレスに応答して前記複数のワードのうちから書き込みワードを選択する書き込みデコーダと,
書き込みサブフィールドデータを受け取る書き込みポート
とを備え,
前記書き込みワードは,前記書き込みサブフィールドデータに書き換えられる
サブフィールドコーディング回路。 - 請求項1に記載のサブフィールドコーディング回路であって,
書き込みサブフィールドデータを受け取る書き込みポートを更に備え,
前記デコーダ回路は,それぞれ前記第1〜第p入力階調データに応答して,前記複数のワードのうちから第1〜第p選択ワードをそれぞれに選択する第1〜第pアドレスデコーダを含み,
前記第1〜第pアドレスデコーダのうちの一のアドレスデコーダは,書き込みアドレスに応答して前記複数のワードのうちから書き込みワードを選択し,
前記書き込みワードは,前記書き込みサブフィールドデータに書き換えられる
サブフィールドコーディング回路。 - 請求項1に記載のサブフィールドコーディング回路であって,
前記デコーダ回路は,それぞれ前記第1〜第p入力階調データに応答して,前記複数のワードのうちから第1〜第p選択ワードをそれぞれに選択する第1〜第pアドレスデコーダを含み,
前記メモリセルアレイは,
それぞれが前記複数のワードの数Mと同数の第1〜第pアドレス線と,
前記読み出しポートに接続された第1〜第p読み出し配線と,
M行に並べられた単位回路
とを備え,
前記単位回路の行のそれぞれは,前記複数のワードをそれぞれに記憶するために使用され,
前記複数の単位回路のそれぞれは,
対応する前記ワードの一ビットを記憶するメモリセルと,
それぞれ,前記第1〜第p読み出し線と前記メモリセルとの間に介設され,且つ,前記第1〜第pアドレス線にそれぞれに接続された第1〜第pスイッチ素子
とを具え,
前記第1〜第pアドレスデコーダのうちの第iアドレスデコーダは,前記第i入力階調データに応答して,前記第i選択ワードに対応するアドレス線を活性化し,
前記第1〜第pスイッチ素子のうちの第iスイッチ素子は,それに接続された前記第iアドレス線が活性化されたとき,前記メモリセルと前記第i読み出し配線とを電気的に接続し,前記メモリセルに記憶されている前記ビットを前記第i読み出し配線を介して前記読み出しポートに出力する
サブフィールドコーディング回路。 - 請求項4に記載のサブフィールドコーディング回路であって,
更に,
書き込みサブフィールドデータを受け取る書き込みポート
を含み,
第1〜第p読み出し配線のうちの前記第1読み出し配線は,前記書き込みポートに接続され,
書き込み動作において,前記第1〜第pアドレスデコーダのうちの前記第1アドレスデコーダは,書き込みアドレスに応答して,前記第1アドレス線を活性化し,
前記第1スイッチは,前記書き込み動作において前記第1アドレス線が活性化されたとき,前記メモリセルと前記第1読み出し配線とを電気的に接続し,前記書き込みサブフィールドデータの一ビットを対応する前記メモリセルに供給する
サブフィールドコーディング回路。 - 請求項1に記載のサブフィールドコーディング回路であって,
前記デコーダ回路は,それぞれ前記第1〜第p入力階調データに応答して,前記複数のワードのうちから第1〜第p選択ワードをそれぞれに選択する第1〜第pアドレスデコーダを備え,
前記メモリセルアレイは,
それぞれが前記複数のワードの数Mと同数の第1〜第pアドレス線と,
前記読み出しポートに接続された第1〜第pデータ線と,
前記読み出しポートに接続された第1〜第p相補データ線と,
M行に並べられた単位回路
とを具備し,
前記単位回路の行のそれぞれは,前記複数のワードをそれぞれに記憶するために使用され,
前記複数の単位回路のそれぞれは,
入力が第1ノードに接続され,出力が第2ノードに接続された第1インバータと,
入力が第2ノードに接続され,出力が第1ノードに接続された第2インバータと,
それぞれ,前記第1〜第pデータ線と前記第1ノードとの間に介設され,且つ,前記第1〜第pアドレス線にそれぞれに接続された第1〜第pスイッチ素子
それぞれ,前記第1〜第p相補データ線と前記第2ノードとの間に介設され,且つ,前記第1〜第pアドレス線にそれぞれに接続された第1〜第p相補スイッチ素子
とを具え,
前記第1〜第pアドレスデコーダのうちの第iアドレスデコーダは,前記第i入力階調データに応答して,前記第i選択ワードに対応するアドレス線を活性化し,
前記第1〜第pスイッチ素子のうちの第iスイッチ素子は,それに接続された前記第iアドレス線が活性化されたとき,前記第1ノードと前記第iデータ線とを電気的に接続し,前記メモリセルに記憶されている前記ビットを前記第iデータ線を介して前記読み出しポートに出力し,
前記第1〜第p相補スイッチ素子のうちの第i相補スイッチ素子は,それに接続された前記第iアドレス線が活性化されたとき,前記第2ノードと前記第i相補データ線とを電気的に接続し,前記メモリセルに記憶されている前記ビットの相補ビットを前記第i相補データ線を介して前記読み出しポートに出力する
サブフィールドコーディング回路。 - 請求項6に記載のサブフィールドコーディング回路であって,
更に,
書き込みサブフィールドデータを受け取る書き込みポート
を含み,
前記第1〜第pデータ線のうちの前記第1データ線と,前記第1〜第p相補データ線のうちの前記第1相補データ線とは,前記書き込みポートに接続され,
書き込み動作において,前記第1〜第pアドレスデコーダのうちの前記第1アドレスデコーダは,書き込みアドレスに応答して,前記第1アドレス線を活性化し,
前記第1スイッチは,前記書き込み動作において前記第1アドレス線が活性化されたとき,前記第1ノードと前記第1データ線とを電気的に接続して前記書き込みサブフィールドデータの一ビットを前記第1ノードに供給し,
前記第1相補スイッチは,前記書き込み動作において前記第1アドレス線が活性化されたとき,前記第2ノードと前記第1相補データ線とを電気的に接続して前記一ビットの相補ビットを前記第2ノードに供給する
サブフィールドコーディング回路。 - サブフィールドデータにそれぞれに対応する複数のワードを一のメモリセルアレイに格納するステップと,
それぞれ第1〜第p入力階調データに応答して,前記複数のワードのうちから第1〜第p選択ワードを同時に選択するステップと,
前記第1〜第p選択ワードを,それぞれ前記第1〜第p入力階調データに対応する第1〜第p読み出しサブフィールドデータとして同時に出力するステップ
とを備えた
サブフィールドコーディング方法。 - 請求項1乃至請求項7のいずれか一項に記載のサブフィールドコーディング回路を備えた
プラズマ表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004069747A JP2005300565A (ja) | 2004-03-11 | 2004-03-11 | サブフィールドコーディング回路,サブフィールドコーディング方法,及びプラズマ表示装置 |
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- 2004-03-11 JP JP2004069747A patent/JP2005300565A/ja active Pending
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