JP2003308039A - フレームメモリ回路 - Google Patents
フレームメモリ回路Info
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- Control Of El Displays (AREA)
Abstract
(57)【要約】
【課題】 ＰＤＰや有機ＥＬディスプレイパネルにおけ
るフレームメモリであって、階調表示する際の読み出し
が、動作速度の低下、消費電力の増加をもたらさないも
のを提供する。 【解決手段】 映像信号の画素アドレスに対応させて階
調を表現するための、所定ビット数を有するメモリセル
群を、複数個と、映像信号の画素アドレス毎に、画素ア
ドレス順に、それぞれ対応する前記所定ビット数のメモ
リセル群に、階調を表現するための１フィールド分のデ
ータである複数ビットのＮビットデータを、書き込むた
めの１つないし複数の書込み用セレクタと、Ｎビットデ
ータが書き込まれた前記複数のメモリセル群に対し、Ｎ
ビットデータの下位のビットないし上位のビットから順
に、各ビット毎に、画素アドレス順に、所定数毎に、デ
ータを読み出すための１つないし複数の読み出し用セレ
クタとを備えている。
るフレームメモリであって、階調表示する際の読み出し
が、動作速度の低下、消費電力の増加をもたらさないも
のを提供する。 【解決手段】 映像信号の画素アドレスに対応させて階
調を表現するための、所定ビット数を有するメモリセル
群を、複数個と、映像信号の画素アドレス毎に、画素ア
ドレス順に、それぞれ対応する前記所定ビット数のメモ
リセル群に、階調を表現するための１フィールド分のデ
ータである複数ビットのＮビットデータを、書き込むた
めの１つないし複数の書込み用セレクタと、Ｎビットデ
ータが書き込まれた前記複数のメモリセル群に対し、Ｎ
ビットデータの下位のビットないし上位のビットから順
に、各ビット毎に、画素アドレス順に、所定数毎に、デ
ータを読み出すための１つないし複数の読み出し用セレ
クタとを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネルや有機ＥＬディスプレイパネルを用いた表示
装置における、サブフィールド方式で階調表示を行なう
ためのフレームメモリ回路に関する。
レイパネルや有機ＥＬディスプレイパネルを用いた表示
装置における、サブフィールド方式で階調表示を行なう
ためのフレームメモリ回路に関する。
【０００２】
【従来の技術】近年、ネオン、キセノン等を主体とする
ガスを封入した状態で微小なセルを多数規則的に二次元
的に配列し、且つ、セル配列に対応して各セルを挟むよ
うに一対の電極を設け、各セルの電極間に電圧を印加
し、セル内で放電を発生させることにより、発光させて
表示を行うプラズマディスプレイパネル（以下ＰＤＰと
も記す）、あるいは、電流の注入によって発光する有機
化合物材料のエレクトロルミネッセンス（以下、有機Ｅ
Ｌという）を利用して、かかる有機ＥＬ材料の薄膜から
なる発光層を備えた有機ＥＬ素子の複数をマトリクス状
に配置した有機ＥＬディスプレイパネルが、液晶素子に
比べ視野角が広く、コントラストも良く、視認性に優れ
ており、バックライトが不要なため、薄型、軽量化が実
現でき、消費電力の面でも有利で、応答性も速い等の面
から、カラーテレビジョンやコンピュータのモニターな
ど種々の表示装置に利用されつつある。尚、プラズマデ
ィスプレイパネル（ＰＤＰ）は、一般に、２枚の対向す
るガラス基板にそれぞれ規則的に配列した一対の電極を
設け、その間にネオン、キセノン等を主体とするガスを
封入した状態で微小なセルを配列した構造となってお
り、規則的に並んだセルを選択的に放電発光させてい
る。
ガスを封入した状態で微小なセルを多数規則的に二次元
的に配列し、且つ、セル配列に対応して各セルを挟むよ
うに一対の電極を設け、各セルの電極間に電圧を印加
し、セル内で放電を発生させることにより、発光させて
表示を行うプラズマディスプレイパネル（以下ＰＤＰと
も記す）、あるいは、電流の注入によって発光する有機
化合物材料のエレクトロルミネッセンス（以下、有機Ｅ
Ｌという）を利用して、かかる有機ＥＬ材料の薄膜から
なる発光層を備えた有機ＥＬ素子の複数をマトリクス状
に配置した有機ＥＬディスプレイパネルが、液晶素子に
比べ視野角が広く、コントラストも良く、視認性に優れ
ており、バックライトが不要なため、薄型、軽量化が実
現でき、消費電力の面でも有利で、応答性も速い等の面
から、カラーテレビジョンやコンピュータのモニターな
ど種々の表示装置に利用されつつある。尚、プラズマデ
ィスプレイパネル（ＰＤＰ）は、一般に、２枚の対向す
るガラス基板にそれぞれ規則的に配列した一対の電極を
設け、その間にネオン、キセノン等を主体とするガスを
封入した状態で微小なセルを配列した構造となってお
り、規則的に並んだセルを選択的に放電発光させてい
る。
【０００３】このようなＰＤＰの各セルの発光、および
有機ＥＬディスプレイパネルの各有機ＥＬ素子の発光に
よる表示の輝度は、単位時間当たりの点灯期間による。
このため、通常、点灯期間を細分化し、各点灯期間を点
灯するかしないかで、階調を表現するようにしている。
そして、通常、階調を重み付けをした複数のビットで表
している。例えば、図４（ａ）に示すように、第１ビッ
ト〜第３ビットまでの３ビットで階調を表現する場合、
第１ビット、第２ビット、第３ビットにそれぞれ、図４
（ｂ）に示す単位時間である点灯周期における点灯期間
Ｔ１、Ｔ２、Ｔ３を対応付けている。そして、各ビット
が１の場合は、単位時間におけるその期間を点灯し、ビ
ットが０の場合はその期間を点灯しないものとする。
尚、上記単位時間である点灯周期を１フィールドとし、
この中の細分化された複数の点灯期間（サスティン期間
とも言う）をサブフィールドと言い、点灯周期１フィー
ルドは、通常、アドレス期間と点灯期間からなる。階調
を表す重み付けをした複数のビットの組みを１フィール
ド分の階調データないし１フレーム分の階調データと言
う。
有機ＥＬディスプレイパネルの各有機ＥＬ素子の発光に
よる表示の輝度は、単位時間当たりの点灯期間による。
このため、通常、点灯期間を細分化し、各点灯期間を点
灯するかしないかで、階調を表現するようにしている。
そして、通常、階調を重み付けをした複数のビットで表
している。例えば、図４（ａ）に示すように、第１ビッ
ト〜第３ビットまでの３ビットで階調を表現する場合、
第１ビット、第２ビット、第３ビットにそれぞれ、図４
（ｂ）に示す単位時間である点灯周期における点灯期間
Ｔ１、Ｔ２、Ｔ３を対応付けている。そして、各ビット
が１の場合は、単位時間におけるその期間を点灯し、ビ
ットが０の場合はその期間を点灯しないものとする。
尚、上記単位時間である点灯周期を１フィールドとし、
この中の細分化された複数の点灯期間（サスティン期間
とも言う）をサブフィールドと言い、点灯周期１フィー
ルドは、通常、アドレス期間と点灯期間からなる。階調
を表す重み付けをした複数のビットの組みを１フィール
ド分の階調データないし１フレーム分の階調データと言
う。
【０００４】これら、ＰＤＰや有機ＥＬディスプレイパ
ネルにおける階調表示方法の１例を、図５に基づいて簡
単に説明しておく。映像信号５８１は、Ａ／Ｄ変換部５
１０によりＡ／Ｄ変換され、フレームメモリ回路５２０
に、１フレーム分のデジタル化された映像信号５８１
を、画素アドレス毎に対応する階調を付与した所定の書
式で格納される。メモリマップは図４（ａ）のようにな
る。フレームメモリ回路５２０へは、所定のセレクタを
介して、書き込まれる。フレームメモリ回路５２０部
は、従来、図３（ａ）のような構成で、画素のアドレス
順に、階調を表現するデータを書込むための、階調を表
現するビット数に対応した所定ビット数のメモリセル３
２２群へ、所定のＩ／Ｏポートを介して、書き込みが行
われる。メモリ部３２０が４ビット４コラムで表され、
上位１ビットがロウアドレス、下位３ビットがカラムア
ドレスとする場合、例えば、図３（ｂ）のように、ロウ
アドレスが１か０か（ＯＮかＯＦＦのこと）に対応し
て、カラムセレクタ３２１を介して、メモリセル群の所
定のメモリセルに、データが書き込まれる。そして、カ
ラムセレクタ３２１を介して、書き込まれたデータから
サブフィールドデータ５８２を読み出す。読み出された
サブフィールドデータ（図５の５８２）を用い、ＰＤＰ
あるいは有機ＥＬディスプレイパネルの対応する画素に
対し、対応した点灯が駆動部５３０を介して行われる。
この場合、階調情報の書き込みと読み出しを行なう際、
共通のカラムセレクタを用いるため、書き込みと読み出
しのデータ構造は同じとなり、読み出されたデータの特
定のビットのみが、所定の点灯期間の点灯あるいは非点
灯データとして利用される。したがって、階調を表現す
る全ビットについて重複する読み出しが必要となる。こ
のように、従来は、階調を表すビット分だけ、書き込ま
れたデータについて、読み出しを必要とするのが、一般
的で、動作速度の低下、消費電力の増加となり問題とな
っていた。
ネルにおける階調表示方法の１例を、図５に基づいて簡
単に説明しておく。映像信号５８１は、Ａ／Ｄ変換部５
１０によりＡ／Ｄ変換され、フレームメモリ回路５２０
に、１フレーム分のデジタル化された映像信号５８１
を、画素アドレス毎に対応する階調を付与した所定の書
式で格納される。メモリマップは図４（ａ）のようにな
る。フレームメモリ回路５２０へは、所定のセレクタを
介して、書き込まれる。フレームメモリ回路５２０部
は、従来、図３（ａ）のような構成で、画素のアドレス
順に、階調を表現するデータを書込むための、階調を表
現するビット数に対応した所定ビット数のメモリセル３
２２群へ、所定のＩ／Ｏポートを介して、書き込みが行
われる。メモリ部３２０が４ビット４コラムで表され、
上位１ビットがロウアドレス、下位３ビットがカラムア
ドレスとする場合、例えば、図３（ｂ）のように、ロウ
アドレスが１か０か（ＯＮかＯＦＦのこと）に対応し
て、カラムセレクタ３２１を介して、メモリセル群の所
定のメモリセルに、データが書き込まれる。そして、カ
ラムセレクタ３２１を介して、書き込まれたデータから
サブフィールドデータ５８２を読み出す。読み出された
サブフィールドデータ（図５の５８２）を用い、ＰＤＰ
あるいは有機ＥＬディスプレイパネルの対応する画素に
対し、対応した点灯が駆動部５３０を介して行われる。
この場合、階調情報の書き込みと読み出しを行なう際、
共通のカラムセレクタを用いるため、書き込みと読み出
しのデータ構造は同じとなり、読み出されたデータの特
定のビットのみが、所定の点灯期間の点灯あるいは非点
灯データとして利用される。したがって、階調を表現す
る全ビットについて重複する読み出しが必要となる。こ
のように、従来は、階調を表すビット分だけ、書き込ま
れたデータについて、読み出しを必要とするのが、一般
的で、動作速度の低下、消費電力の増加となり問題とな
っていた。
【０００５】
【発明が解決しようとする課題】上記のように、ＰＤＰ
や有機ＥＬディスプレイパネルにおけるフレームメモリ
においては、従来、データの書き込みとデータの読み出
しのセレクタが同じで、扱えるデータ構造も同じである
ため、階調表示する際、階調を表すビット分だけ、書き
込まれたデータについて、読み出しをする必要があり、
これが、動作速度の低下、消費電力の増加となり問題と
なっており、この対応が求められていた。本発明は、こ
れに対応するもので、ＰＤＰや有機ＥＬディスプレイパ
ネルにおけるフレームメモリであって、階調表示する際
の読み出しが、動作速度の低下、消費電力の増加をもた
らさないものを提供しようとするものである。
や有機ＥＬディスプレイパネルにおけるフレームメモリ
においては、従来、データの書き込みとデータの読み出
しのセレクタが同じで、扱えるデータ構造も同じである
ため、階調表示する際、階調を表すビット分だけ、書き
込まれたデータについて、読み出しをする必要があり、
これが、動作速度の低下、消費電力の増加となり問題と
なっており、この対応が求められていた。本発明は、こ
れに対応するもので、ＰＤＰや有機ＥＬディスプレイパ
ネルにおけるフレームメモリであって、階調表示する際
の読み出しが、動作速度の低下、消費電力の増加をもた
らさないものを提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明のフレームメモリ
回路は、表示装置における、サブフィールド方式で階調
表示を行なうためのフレームメモリ回路であって、映像
信号の画素アドレスに対応させて階調を表現するため
の、所定ビット数を有するメモリセル群を、複数個と、
映像信号の画素アドレス毎に、画素アドレス順に、それ
ぞれ対応する前記所定ビット数のメモリセル群に、階調
を表現するための１フィールド分のデータである複数ビ
ットのＮビットデータを、書き込むための１つないし複
数の書込み用セレクタと、Ｎビットデータが書き込まれ
た前記複数のメモリセル群に対し、Ｎビットデータの下
位のビットないし上位のビットから順に、各ビット毎
に、画素アドレス順に、所定数毎に、データを読み出す
ための１つないし複数の読み出し用セレクタとを備えて
いることを特徴とするものである。そして、上記におい
て、表示装置が、プラズマディスプレイパネルあるいは
有機ＥＬディスプレイパネルを用いた表示装置であるこ
とを特徴とするものである。
回路は、表示装置における、サブフィールド方式で階調
表示を行なうためのフレームメモリ回路であって、映像
信号の画素アドレスに対応させて階調を表現するため
の、所定ビット数を有するメモリセル群を、複数個と、
映像信号の画素アドレス毎に、画素アドレス順に、それ
ぞれ対応する前記所定ビット数のメモリセル群に、階調
を表現するための１フィールド分のデータである複数ビ
ットのＮビットデータを、書き込むための１つないし複
数の書込み用セレクタと、Ｎビットデータが書き込まれ
た前記複数のメモリセル群に対し、Ｎビットデータの下
位のビットないし上位のビットから順に、各ビット毎
に、画素アドレス順に、所定数毎に、データを読み出す
ための１つないし複数の読み出し用セレクタとを備えて
いることを特徴とするものである。そして、上記におい
て、表示装置が、プラズマディスプレイパネルあるいは
有機ＥＬディスプレイパネルを用いた表示装置であるこ
とを特徴とするものである。
【０００７】
【作用】本発明のフレームメモリ回路は、このような構
成にすることにより、ＰＤＰや有機ＥＬディスプレイパ
ネルにおけるフレームメモリで、ディスプレイに階調表
示する際の読み出しが、動作速度の低下、消費電力の増
加をもたらさないものの提供を可能としている。具体的
には、映像信号の画素アドレスに対応させて階調を表現
するための、所定ビット数を有するメモリセル群を、複
数個と、映像信号の画素アドレス毎に、画素アドレス順
に、それぞれ対応する前記所定ビット数のメモリセル群
に、階調を表現するための１フィールド分のデータであ
る複数ビットのＮビットデータを、書き込むための１つ
ないし複数の書込み用セレクタと、Ｎビットデータが書
き込まれた前記複数のメモリセル群に対し、Ｎビットデ
ータの下位のビットないし上位のビットから順に、各ビ
ット毎に、画素アドレス順に、所定数毎に、データを読
み出すための１つないし複数の読み出し用セレクタとを
備えていることにより、これを達成している。特に、表
示装置が、プラズマディスプレイパネルや有機ＥＬディ
スプレイパネルを用いた表示装置である場合、有効であ
る。
成にすることにより、ＰＤＰや有機ＥＬディスプレイパ
ネルにおけるフレームメモリで、ディスプレイに階調表
示する際の読み出しが、動作速度の低下、消費電力の増
加をもたらさないものの提供を可能としている。具体的
には、映像信号の画素アドレスに対応させて階調を表現
するための、所定ビット数を有するメモリセル群を、複
数個と、映像信号の画素アドレス毎に、画素アドレス順
に、それぞれ対応する前記所定ビット数のメモリセル群
に、階調を表現するための１フィールド分のデータであ
る複数ビットのＮビットデータを、書き込むための１つ
ないし複数の書込み用セレクタと、Ｎビットデータが書
き込まれた前記複数のメモリセル群に対し、Ｎビットデ
ータの下位のビットないし上位のビットから順に、各ビ
ット毎に、画素アドレス順に、所定数毎に、データを読
み出すための１つないし複数の読み出し用セレクタとを
備えていることにより、これを達成している。特に、表
示装置が、プラズマディスプレイパネルや有機ＥＬディ
スプレイパネルを用いた表示装置である場合、有効であ
る。
【０００８】
【発明の実施の形態】本発明のフレームメモリ回路の実
施の形態の１例を図に基づいて説明する。図１（ａ）は
本発明のフレームメモリ回路の実施の形態の概略構成図
で、図１（ｂ）はそのメモリ部の構成を示した図で、図
２はメモリ部の読み出しを説明するための図である。図
１、図２中、１０は入力ポート、２０はメモリ部、２１
はカラムセレクタ、２２は（１ビット分の）メモリセ
ル、２３はセンスアンプ、２５は配線、３０は出力ポー
ト、４０はセレクタである。尚、Ｉｎ、Ｉ１〜Ｉ４は入
力、Ｏ１〜Ｏ４は出力である。また、図１（ａ）中、Ｏ
ＵＴ１〜ＯＵＴ４は、それぞれ、出力ポート３０で、Ｉ
Ｎは入力ポート１０で、図３（ｂ）中、Ｉは入力で、Ｏ
は出力である。また、Ｒ０１、Ｒ１、Ｒ２、Ｒ３は、一
括して読み出す範囲を示している
施の形態の１例を図に基づいて説明する。図１（ａ）は
本発明のフレームメモリ回路の実施の形態の概略構成図
で、図１（ｂ）はそのメモリ部の構成を示した図で、図
２はメモリ部の読み出しを説明するための図である。図
１、図２中、１０は入力ポート、２０はメモリ部、２１
はカラムセレクタ、２２は（１ビット分の）メモリセ
ル、２３はセンスアンプ、２５は配線、３０は出力ポー
ト、４０はセレクタである。尚、Ｉｎ、Ｉ１〜Ｉ４は入
力、Ｏ１〜Ｏ４は出力である。また、図１（ａ）中、Ｏ
ＵＴ１〜ＯＵＴ４は、それぞれ、出力ポート３０で、Ｉ
Ｎは入力ポート１０で、図３（ｂ）中、Ｉは入力で、Ｏ
は出力である。また、Ｒ０１、Ｒ１、Ｒ２、Ｒ３は、一
括して読み出す範囲を示している
【０００９】本発明のフレームメモリ回路の実施の形態
の１例を、図１に基づいて説明する。本例は、プラズマ
ディスプレイパネルあるいは有機ＥＬディスプレイパネ
ルを用いた表示装置における、サブフィールド方式で階
調表示を行なうためのフレームメモリ回路で、図１
（ａ）に示すように、複数の、階調を表現するためのビ
ットに対応した所定ビット数を有するメモリセル群を有
するメモリ部（メモリ、メモリ、メモリ、メモリ
・・・）２０と、各メモリ部２０毎に、データを入力
するための入力ポート１０と、所定数の出力を取り出す
ための出力ポート３０とを備え、出力ポート（ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４・・・）３０から選
択的にデータを取り出す、読み出し用のセレクタ４０を
備えたものである。そして、図１（ｂ）に示すように、
各メモリ部２０には、その所定ビット数のメモリセル群
に、階調を表現するための１フィールド分のデータであ
る複数ビットのＮビットデータを、書き込むための書込
み用セレクタ２１を配設し、且つ、書き込まれたデータ
を読み出す際にその出力を増幅するセンスアンプ２３を
カラム毎に１つ配設している。
の１例を、図１に基づいて説明する。本例は、プラズマ
ディスプレイパネルあるいは有機ＥＬディスプレイパネ
ルを用いた表示装置における、サブフィールド方式で階
調表示を行なうためのフレームメモリ回路で、図１
（ａ）に示すように、複数の、階調を表現するためのビ
ットに対応した所定ビット数を有するメモリセル群を有
するメモリ部（メモリ、メモリ、メモリ、メモリ
・・・）２０と、各メモリ部２０毎に、データを入力
するための入力ポート１０と、所定数の出力を取り出す
ための出力ポート３０とを備え、出力ポート（ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４・・・）３０から選
択的にデータを取り出す、読み出し用のセレクタ４０を
備えたものである。そして、図１（ｂ）に示すように、
各メモリ部２０には、その所定ビット数のメモリセル群
に、階調を表現するための１フィールド分のデータであ
る複数ビットのＮビットデータを、書き込むための書込
み用セレクタ２１を配設し、且つ、書き込まれたデータ
を読み出す際にその出力を増幅するセンスアンプ２３を
カラム毎に１つ配設している。
【００１０】本例のメモリ回路部のデータの書き込みと
読み出しについて、図２に基づいて説明する。先に、図
５に基づいて述べたように、映像信号５８１は、Ａ／Ｄ
変換部５１０によりＡ／Ｄ変換され、フレームメモリ回
路５２０に、１フレーム分のデジタル化された映像信号
５８１を、画素アドレス毎に対応する階調を付与した所
定の書式で、図４（ａ）のようにメモリマップとして格
納されるが、本例では、説明を分かり易くするため、図
２に示すように、例えば、１００個の画素アドレスに対
し、それぞれ、サブフィールドデータが書き込まれたと
する。書き込みは、画素アドレス毎に、画素アドレス順
に、それぞれ対応するメモリ部２０に対して行なわれ、
図２のＲ０１で示すように０アドレスについては、第１
ビット〜第３ビットまで同時に書き込まれる。０アドレ
スの書き込み後、順に１、２、３、・・・のアドレスに
対して同様の書込みが行なわれる。これに対し、データ
の読み出しは、下位のビットないし上位のビットから順
に、各ビット毎に、画素アドレス順に、所定数毎に、デ
ータを読み出す。例えば、図２に示すように、第１ビッ
トについては、０アドレス〜３アドレス分のデータ（Ｒ
１に相当）を読出し、次いで、４アドレス〜７アドレス
分のデータ（Ｒ２に相当）を読出し、次いで、８アドレ
ス〜１１アドレス分のデータ（Ｒ３に相当）を読出し、
以下同様に９９アドレスまで、第１ビットのデータを順
次読み出す。次いで、第２ビットについても、同様に、
第２ビットのデータの読み出しを行ない、更に、第３ビ
ットについても、同様に、第３ビットのデータの読み出
しを行なう。このようにして、例えば４個づつ読み出し
を行った場合、１００アドレス分では、第１ビット〜第
３ビットの各１つのビットについて２５回の読み出しが
必要で、第１ビット〜第３ビットの全てのビットについ
ては、７５回の読み出しが必要となる。これに対し、図
３に示すような従来の回路の場合は、読み出しを第１ビ
ット〜第３ビットの各ビットについて１００回必要で、
第１ビット〜第３ビットの全てのビットについては、３
００回の読み出しが必要となる。この場合、本例の方
が、図３に示す回路に比べ、読み出しが、１／４と少な
くくなる。
読み出しについて、図２に基づいて説明する。先に、図
５に基づいて述べたように、映像信号５８１は、Ａ／Ｄ
変換部５１０によりＡ／Ｄ変換され、フレームメモリ回
路５２０に、１フレーム分のデジタル化された映像信号
５８１を、画素アドレス毎に対応する階調を付与した所
定の書式で、図４（ａ）のようにメモリマップとして格
納されるが、本例では、説明を分かり易くするため、図
２に示すように、例えば、１００個の画素アドレスに対
し、それぞれ、サブフィールドデータが書き込まれたと
する。書き込みは、画素アドレス毎に、画素アドレス順
に、それぞれ対応するメモリ部２０に対して行なわれ、
図２のＲ０１で示すように０アドレスについては、第１
ビット〜第３ビットまで同時に書き込まれる。０アドレ
スの書き込み後、順に１、２、３、・・・のアドレスに
対して同様の書込みが行なわれる。これに対し、データ
の読み出しは、下位のビットないし上位のビットから順
に、各ビット毎に、画素アドレス順に、所定数毎に、デ
ータを読み出す。例えば、図２に示すように、第１ビッ
トについては、０アドレス〜３アドレス分のデータ（Ｒ
１に相当）を読出し、次いで、４アドレス〜７アドレス
分のデータ（Ｒ２に相当）を読出し、次いで、８アドレ
ス〜１１アドレス分のデータ（Ｒ３に相当）を読出し、
以下同様に９９アドレスまで、第１ビットのデータを順
次読み出す。次いで、第２ビットについても、同様に、
第２ビットのデータの読み出しを行ない、更に、第３ビ
ットについても、同様に、第３ビットのデータの読み出
しを行なう。このようにして、例えば４個づつ読み出し
を行った場合、１００アドレス分では、第１ビット〜第
３ビットの各１つのビットについて２５回の読み出しが
必要で、第１ビット〜第３ビットの全てのビットについ
ては、７５回の読み出しが必要となる。これに対し、図
３に示すような従来の回路の場合は、読み出しを第１ビ
ット〜第３ビットの各ビットについて１００回必要で、
第１ビット〜第３ビットの全てのビットについては、３
００回の読み出しが必要となる。この場合、本例の方
が、図３に示す回路に比べ、読み出しが、１／４と少な
くくなる。
【００１１】メモリ部２０への書き込みは、入力ポート
１０を介して行われる。メモリ部２０は、例えば、メモ
リセル群が、図１（ｂ）に示すように、４ビット４コラ
ムで表され、上位１ビットがロウアドレス、下位３ビッ
トがカラムアドレスとする場合、例えば、ロウアドレス
が１か０か（ＯＮかＯＦＦのこと）に対応して、カラム
セレクタ２１を介して、メモリセル群の所定のメモリセ
ルに、データが書き込まれる。これは、図２に基づい
て、先に述べた、Ｒ０１の書き込み作業に相当する。そ
して、センスアンプ２３を介して、所定の出力で、書き
込まれたデータは出力ポート（ＯＵＴ１〜ＯＵＴ４）３
０へと送られ、その出力（本例では４出力）のうち目的
とする出力（図２の第１ビット〜第３ビトオのうちの目
的とするビットの出力に相当）を、複数のメモリ部分の
所定個数（本例では４個）、読み出し用のセレクタ４０
を介して読み出す。これは、図２に基づいて、先に述べ
た、Ｒ１、Ｒ２、Ｒ３・・の範囲の読み出し作業に相当
する。
１０を介して行われる。メモリ部２０は、例えば、メモ
リセル群が、図１（ｂ）に示すように、４ビット４コラ
ムで表され、上位１ビットがロウアドレス、下位３ビッ
トがカラムアドレスとする場合、例えば、ロウアドレス
が１か０か（ＯＮかＯＦＦのこと）に対応して、カラム
セレクタ２１を介して、メモリセル群の所定のメモリセ
ルに、データが書き込まれる。これは、図２に基づい
て、先に述べた、Ｒ０１の書き込み作業に相当する。そ
して、センスアンプ２３を介して、所定の出力で、書き
込まれたデータは出力ポート（ＯＵＴ１〜ＯＵＴ４）３
０へと送られ、その出力（本例では４出力）のうち目的
とする出力（図２の第１ビット〜第３ビトオのうちの目
的とするビットの出力に相当）を、複数のメモリ部分の
所定個数（本例では４個）、読み出し用のセレクタ４０
を介して読み出す。これは、図２に基づいて、先に述べ
た、Ｒ１、Ｒ２、Ｒ３・・の範囲の読み出し作業に相当
する。
【００１２】尚、本例におけるフレームメモリ回路は、
そのメモリマップにおける書き込み方向と、読み込み方
向が直交するため、このような回路を直交変換用回路と
も言い、このようなＲＡＭを直交変換ＲＡＭとも言う。
また、本発明は、上記実施の形態例に限定されない。
そのメモリマップにおける書き込み方向と、読み込み方
向が直交するため、このような回路を直交変換用回路と
も言い、このようなＲＡＭを直交変換ＲＡＭとも言う。
また、本発明は、上記実施の形態例に限定されない。
【００１３】
【発明の効果】本発明は、上記のように、階調表示する
際の読み出しが、動作速度の低下、消費電力の増加をも
たらさない、ＰＤＰや有機ＥＬディスプレイパネル用の
フレームメモリの提供を可能とした。
際の読み出しが、動作速度の低下、消費電力の増加をも
たらさない、ＰＤＰや有機ＥＬディスプレイパネル用の
フレームメモリの提供を可能とした。
【図１】図１（ａ）は本発明のフレームメモリ回路の実
施の形態の概略構成図で、図１（ｂ）はそのメモリ部の
構成を示した図である。
施の形態の概略構成図で、図１（ｂ）はそのメモリ部の
構成を示した図である。
【図２】図２はメモリ部の読み出しを説明するための図
である。
である。
【図３】従来のフレームメモリ回路部の図
【図４】図３（ａ）はフレームメモリのメモリマップ
で、図３（ｂ）はサブフィールドと点灯期間を説明する
ための図である。
で、図３（ｂ）はサブフィールドと点灯期間を説明する
ための図である。
【図５】階調表示方法を説明するためのブロック図
１０ 入力ポート
２０ メモリ部
２１ カラムセレクタ
２２ （１ビット分の）メモリセル
２３ センスアンプ
２５ 配線
３０ 出力ポート
４０ セレクタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/30 Ｈ０５Ｂ 33/14 Ａ
Ｇ１１Ｃ 11/41 Ｇ０９Ｇ 3/28 Ｈ
Ｈ０５Ｂ 33/14 Ｇ１１Ｃ 11/34 Ｚ
(72)発明者 五十嵐 美帆
東京都新宿区市谷加賀町一丁目１番１号
大日本印刷株式会社内
Ｆターム(参考） 3K007 AB17 DB03 GA00
5B015 JJ01 JJ21 KB23 MM10
5C080 AA05 AA06 BB05 DD08 DD26
EE29 FF12 GG12 GG15 GG17
JJ02 JJ04
Claims (2)
- 【請求項１】 表示装置における、サブフィールド方式
で階調表示を行なうためのフレームメモリ回路であっ
て、映像信号の画素アドレスに対応させて階調を表現す
るための、所定ビット数を有するメモリセル群を、複数
個と、映像信号の画素アドレス毎に、画素アドレス順
に、それぞれ対応する前記所定ビット数のメモリセル群
に、階調を表現するための１フィールド分のデータであ
る複数ビットのＮビットデータを、書き込むための１つ
ないし複数の書込み用セレクタと、Ｎビットデータが書
き込まれた前記複数のメモリセル群に対し、Ｎビットデ
ータの下位のビットないし上位のビットから順に、各ビ
ット毎に、画素アドレス順に、所定数毎に、データを読
み出すための１つないし複数の読み出し用セレクタとを
備えていることを特徴とするフレームメモリ回路。 - 【請求項２】 請求項１において、表示装置が、プラズ
マディスプレイパネルあるいは有機ＥＬディスプレイパ
ネルを用いた表示装置であることを特徴とするフレーム
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112838A JP2003308039A (ja) | 2002-04-16 | 2002-04-16 | フレームメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112838A JP2003308039A (ja) | 2002-04-16 | 2002-04-16 | フレームメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003308039A true JP2003308039A (ja) | 2003-10-31 |
Family
ID=29395188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002112838A Withdrawn JP2003308039A (ja) | 2002-04-16 | 2002-04-16 | フレームメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003308039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059124A (ja) * | 2005-08-23 | 2007-03-08 | Victor Co Of Japan Ltd | 表示装置 |
-
2002
- 2002-04-16 JP JP2002112838A patent/JP2003308039A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059124A (ja) * | 2005-08-23 | 2007-03-08 | Victor Co Of Japan Ltd | 表示装置 |
| JP4650726B2 (ja) * | 2005-08-23 | 2011-03-16 | 日本ビクター株式会社 | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |