JP2005294815A5 - - Google Patents

Claims (8)

1. 基板上に形成された第１のトランジスタ及び第２のトランジスタを有し、
   前記第１のトランジスタ及び前記第２のトランジスタのゲート電極それぞれは、１層目のゲート電極と、前記１層目のゲート電極上に形成された２層目のゲート電極とを有し、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ゲート電極は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタのソース領域は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタのドレイン領域は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ゲート電極の幅は、互いに等しく、
   前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域の幅は、互いに等しいことを特徴とする半導体装置。
2. 請求項１において、前記第１のトランジスタ及び前記第２のトランジスタは、互いに共通の半導体層を有することを特徴とする半導体装置。
3. 請求項１において、前記第１のトランジスタ及び前記第２のトランジスタは、互いに異なる半導体層を有することを特徴とする半導体装置。
4. 基板上に形成された第１のトランジスタ及び第２のトランジスタを有し、
   前記第１のトランジスタ及び前記第２のトランジスタは、ｎ型またはｐ型の不純物元素を高濃度に含有するソース領域及びドレイン領域と、チャネル領域と、前記ソース領域及び前記チャネル領域の間、並びに前記ドレイン領域及び前記チャネル領域の間に形成され、且つ前記ソース領域及び前記ドレイン領域に比較して前記不純物元素を低濃度に含有する低濃度不純物領域とを有する半導体層を有し、
   前記第１のトランジスタ及び前記第２のトランジスタのゲート電極それぞれは、１層目のゲート電極と、前記１層目のゲート電極を覆うように形成された２層目のゲート電極とを有し、
   前記第１のトランジスタ及び前記第２のトランジスタの前記低濃度不純物領域それぞれは、ゲート絶縁膜を介して前記１層目のゲート電極とは重ならず、前記２層目のゲート電極と重なっており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ゲート電極は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ソース領域は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ドレイン領域は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ゲート電極の幅は、互いに等しく、
   前記第１のトランジスタ及び前記第２のトランジスタの前記チャネル領域の幅は、互いに等しいことを特徴とする半導体装置。
5. 基板上に形成された第１のトランジスタ及び第２のトランジスタを有し、
   前記第１のトランジスタは、ｎ型またはｐ型の不純物元素を高濃度に含有するソース領域及びドレイン領域と、チャネル領域と、前記ソース領域及び前記チャネル領域の間、並びに前記ドレイン領域及び前記チャネル領域の間に形成され、且つ前記ソース領域及び前記ドレイン領域に比較して前記不純物元素を低濃度に含有する低濃度不純物領域とを有する第１の半導体層を有し、
   前記第２のトランジスタは、ｎ型またはｐ型の不純物元素を高濃度に含有するソース領域及びドレイン領域と、チャネル領域と、前記ソース領域及び前記チャネル領域の間、並びに前記ドレイン領域及び前記チャネル領域の間に形成され、且つ前記ソース領域及び前記ドレイン領域に比較して前記不純物元素を低濃度に含有する低濃度不純物領域とを有する第２の半導体層を有し、
   前記第１のトランジスタ及び前記第２のトランジスタのゲート電極それぞれは、１層目のゲート電極と、前記１層目のゲート電極を覆うように形成された２層目のゲート電極とを有し、
   前記第１のトランジスタ及び前記第２のトランジスタの前記低濃度不純物領域それぞれは、ゲート絶縁膜を介して前記１層目のゲート電極とは重ならず、前記２層目のゲート電極と重なっており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ゲート電極は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ソース領域は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ドレイン領域は、互いに電気的に接続されており、
   前記第１のトランジスタ及び前記第２のトランジスタの前記ゲート電極の幅は、互いに等しく、
   前記第１のトランジスタ及び前記第２のトランジスタの前記チャネル領域の幅は、互いに等しいことを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、前記第１のトランジスタの前記ソース領域及び前記ドレイン領域の間を流れる電流の方向と、前記第２のトランジスタの前記ソース領域及び前記ドレイン領域を流れる電流の方向とは、互いに逆方向であることを特徴とする半導体装置。
7. 基板上に形成された第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを有し、
   前記第１のトランジスタは、ソースまたはドレインの一方に第１の信号が入力され、ソースまたはドレインの他方に前記第２のトランジスタ及び前記第４のトランジスタのゲートが電気的に接続され、ゲートに前記第２のトランジスタ及び前記第４のトランジスタのソースまたはドレインの一方、並びに高電位電源が電気的に接続され、
   前記第２のトランジスタ及び前記第４のトランジスタは、ソースまたはドレインの他方に前記第３のトランジスタのソースまたはドレインの一方が電気的に接続され、
   前記第３のトランジスタは、ソースまたはドレインの他方に低電位電源が電気的に接続され、ゲートに第２の信号が入力され、
   前記第２のトランジスタ及び前記第４のトランジスタのゲート電極それぞれは、１層目のゲート電極と、前記１層目のゲート電極上に形成された２層目のゲート電極とを有し、
   前記第２のトランジスタ及び前記第４のトランジスタの前記ゲート電極の幅は、互いに等しく、
   前記第２のトランジスタ及び前記第４のトランジスタのチャネル領域の幅は、互いに等しいことを特徴とする半導体装置。
8. 請求項７において、前記第２のトランジスタのソース領域及びドレイン領域の間を流れる電流の方向と、前記第４のトランジスタのソース領域及びドレイン領域を流れる電流の方向とは、互いに逆方向であることを特徴とする半導体装置。