JP2005294711A - 半導体ウェーハの製造方法及びその方法で製造された半導体ウェーハ - Google Patents
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Abstract
【解決手段】 トレンチ構造を有する半導体ウェーハ10のトレンチ16内部に、原料ガスとしてシランガスを供給しながら、気相成長法により400〜1150℃の温度範囲で段階的に温度を下げて、エピタキシャル層17を成長させることにより、トレンチ16内部にエピタキシャル層17を充填する。
【選択図】 図1
Description
このような方法で製造された半導体基板では、エピタキシャル膜の一部をエッチング処理することにより、トレンチでの開口部が広がるので、この状態でエピタキシャル膜を成膜すると、トレンチの開口部の塞がりを阻止することができる。この結果、トレンチ内に埋込不良(す)が発生するのを抑制できるようになっている。
また、上記従来の特許文献1に示された半導体基板の製造方法では、オートドープ制御のため、初期の層から低い温度でエピタキシャル成長を行う必要があり、成長レートが遅くスループットが悪い問題点があった。
更に、上記従来の特許文献1に示された半導体基板の製造方法では、初期の層から最終の層まで同一の成長温度であるため、埋込み性が悪化する問題点もあった。
本発明の第2の目的は、トレンチ内表面やトレンチ内部のエピタキシャル層表面に形成された自然酸化膜や有機物を除去することにより、気相成長法によりトレンチ内部にエピタキシャル層を安定的にかつ均質に形成できる、半導体ウェーハの製造方法及びその方法で製造されたウェーハを提供することにある。
本発明の第3の目的は、トレンチの中心近傍に形成され易いボイドの発生を低減できるとともに、トレンチ内部に形成されるエピタキシャル層の表面を平滑にすることができる、半導体ウェーハの製造方法及びその方法で製造されたウェーハを提供することにある。
本発明の第4の目的は、比較的低温で気相成長法にてエピタキシャル層を成長させることにより、半導体ウェーハからエピタキシャル層へのオートドープ量自体を低減できる、半導体ウェーハの製造方法及びその方法で製造されたウェーハを提供することにある。
この請求項1に記載された半導体ウェーハの製造方法では、気相成長法によりトレンチ16内部にエピタキシャル層17を形成するときの温度を段階的に下げるか、或いは段階的に下げた後に所定の速度で下げたので、半導体ウェーハ10からエピタキシャル層17に拡散される不純物量が階段状に少なくなる。
この請求項2に記載された半導体ウェーハの製造方法では、第1の温度で気相成長法によりトレンチ16内面に第1層11を形成した後に、第1の温度より低い第2の温度で気相成長法によりトレンチ16内の第1層11表面に第2層12を形成したので、半導体ウェーハ10から第1層11への不純物の拡散量、及び第1層11から第2層12への不純物の拡散量は、第2層12の形成時の方が第1層11の形成時より少なくなる。また第2の温度で気相成長法によりトレンチ16内の第1層11表面に第2層12を形成した後に、第2の温度より低い第3の温度で気相成長法によりトレンチ16内の第2層12表面に第3層13を形成したので、半導体ウェーハ10から第1層11への不純物の拡散量、第1層11から第2層12への不純物の拡散量、及び第2層12から第3層13への不純物の拡散量は、第3層13の形成時の方が第2層12の形成時より少なくなる。
この請求項8に記載された半導体ウェーハの製造方法では、空気中に8時間以上放置することによりトレンチ16内面、或いはトレンチ16内の第1層11表面、第2層12表面又は第3層13表面が自然酸化膜や有機物により被覆されるけれども、これら自然酸化膜や有機物を除去したので、上記エピタキシャル層17の各層11〜13を気相成長法により安定的にかつ均質に形成できる。
この請求項9に記載された半導体ウェーハの製造方法では、トレンチ16内部を完全に埋めるための第3層13又は第4層が、上記拡幅されたトレンチ16内部で速やかに成長するので、トレンチ16の中心近傍にボイドが形成されることなく、トレンチ16内部にエピタキシャル層17を充填できる。
この請求項10に記載された半導体ウェーハの製造方法では、気相成長法によりエピタキシャル層を成長させる温度が低いため、半導体ウェーハからエピタキシャル層へのオートドープ量が少なくなる、即ち半導体ウェーハに含まれる不純物がエピタキシャル層に拡散し難くなる。
この請求項11に記載された半導体ウェーハの製造方法では、気相成長法によりエピタキシャル層を成長させる温度が低いため、半導体ウェーハからエピタキシャル層へのオートドープ量が更に少なくなる、即ち半導体ウェーハに含まれる不純物がエピタキシャル層に更に拡散し難くなる。
この請求項12に記載された半導体ウェーハ10は、トレンチ16の中心近傍にボイドが発生せず、かつ所望の電気的特性を有する。
またオートドープ制御のため、初期の層から低い温度でエピタキシャル成長を行い、成長レートが遅くスループットが悪い従来の半導体基板の製造方法と比較して、本発明では、初期の成長温度を高くすることができるため、結果として効率良くエピタキシャル成長を行うことができる。また初期の層から最終の層まで同一の成長温度であるため、トレンチの埋込み性が悪化する従来の半導体基板の製造方法と比較して、本発明では、エピタキシャル成長が進んでトレンチ幅が狭くなるに従い、トレンチを埋込み易くなる低温の温度条件となるため、トレンチの埋込み性を向上できる。
また第1の温度で半導体ウェーハのトレンチ内面に気相成長法により第1層を形成し、第1の温度より低い第2の温度でトレンチ内の第1層表面に気相成長法により第2層を形成し、第2の温度より低い第3の温度でトレンチ内の第2層表面に気相成長法により第3層を形成して、トレンチ内部を第1層、第2層及び第3層からなるエピタキシャル層で充填すれば、半導体ウェーハに含まれる不純物のエピタキシャル層への拡散量が第1層から第2層を介して第3層に向うに従って、階段状に少なくなるので、半導体ウェーハからエピタキシャル層へのオートドープの影響を抑制でき、所望の電気的特性が得られる。本発明は、不純物を多く含む低抵抗率の半導体ウェーハを用いて、トレンチ内部に気相成長法によりエピタキシャル層を成長させる場合に、特に有効である。
また半導体ウェーハのトレンチ内部を完全に埋めるための第3層又は第4層を形成する前に、エッチングレートが0.1〜1μm/分である酸系又はアルカリ系エッチング液に0.1〜10分間浸漬してトレンチを拡幅すれば、トレンチ内部を完全に埋めるための第3層又は第4層が、上記拡幅されたトレンチ内部で速やかに成長する。この結果、トレンチの中心近傍にボイドが形成されることなく、トレンチ内部にエピタキシャル層を充填できる。
また気相成長法によりエピタキシャル層を成長させる温度が650℃〜950℃又は400℃〜650℃の範囲であれば、気相成長法によりエピタキシャル層を成長させる温度が低いため、半導体ウェーハからエピタキシャル層へのオートドープ量が少なくなる。この結果、半導体ウェーハの所望の電気的特性を得ることができる。
更に上記方法により製造された半導体ウェーハでは、トレンチの中心近傍にボイドが発生せず、かつ所望の電気的特性を有する。
<第1の実施の形態>
図1及び図2に示すように、シリコンウェーハ10表面にフォトエッチング法によりトレンチ16を形成した後に、このウェーハ10表面及びトレンチ16内部に、原料ガスとしてシランガスを供給しながら、気相成長法により400〜1150℃の温度範囲で段階的に温度を下げて、エピタキシャル層17を成長させる。これによりウェーハ10表面をエピタキシャル層17で被覆し、トレンチ16内部にエピタキシャル層17を充填する。ここで、気相成長法によりエピタキシャル層17を成長させるときの全体の温度範囲を400〜1150℃の範囲に限定したのは、400℃未満では多結晶化や欠陥増加という不具合があり、1150℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。具体的には、先ずウェーハ10を反応炉に入れて、900〜1150℃、好ましくは950〜1100℃の範囲の第1の温度でウェーハ10の表面及びトレンチ16内面に気相成長法により第1層11を形成する。ここで、第1の温度を900〜1150℃の範囲に限定したのは、900℃未満では、多結晶化や欠陥増加という不具合があり、1150℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。
図3及び図4は本発明の第2の実施の形態を示す。
この実施の形態では、シリコンウェーハ20の表面及びトレンチ26内面に、原料ガスとしてシランガスを供給しながら、気相成長法により第1〜第4層21〜24が形成される。第1〜第3層21〜23は第1の実施の形態の第1〜第3層と同様に形成される。具体的には、先ずウェーハ20を反応炉に入れて、900〜1150℃、好ましくは950〜1100℃の範囲の第1の温度でウェーハ20の表面及びトレンチ26内面に気相成長法により第1層21を形成する。この第1層21の厚さw1は、トレンチ26の幅をWとするとき、(W/20)≦w1≦(W/10)、好ましくは(W/15)≦w1≦(W/12)の範囲に設定される。次いで第1層21の成長を停止して、反応炉内の温度を第1の温度より低い850〜1100℃、好ましくは900〜1050℃の範囲の第2の温度に下げた状態で、ウェーハ20上の第1層21表面及びトレンチ26内の第1層21表面に気相成長法により第2層22を形成する。この第2層22の厚さw2は(W/10)≦w2≦(W/5)、好ましくは(W/8)≦w2≦(W/6)に設定される。
図5及び図6は本発明の第3の実施の形態を示す。
この実施の形態では、シリコンウェーハ30の表面及びトレンチ36内面に、原料ガスとしてシランガスを供給しながら、気相成長法により第1〜第3層31〜33が形成される。第1及び第2層31,32は第1の実施の形態の第1及び第2層と同様に形成される。具体的には、先ずウェーハ30を反応炉に入れて、900〜1150℃、好ましくは950〜1100℃の範囲の第1の温度でウェーハ30の表面及びトレンチ36内面に気相成長法により第1層31を形成する。この第1層31の厚さw1は、トレンチ36の幅をWとするとき、(W/20)≦w1≦(W/10)、好ましくは(W/15)≦w1≦(W/12)の範囲に設定される。次に第1層31の成長を停止して、反応炉内の温度を第1の温度より低い850〜1100℃、好ましくは900〜1050℃の範囲の第2の温度に下げた状態で、ウェーハ30上の第1層31表面及びトレンチ36内の第1層31表面に気相成長法により第2層32を形成する。この第2層32の厚さw2は(W/10)≦w2≦(W/5)、好ましくは(W/8)≦w2≦(W/6)に設定される。
図7及び図8は本発明の第4の実施の形態を示す。
この実施の形態では、シリコンウェーハ40の表面及びトレンチ46内面に、原料ガスとしてシランガスを供給しながら、気相成長法により第1〜第4層41〜44が形成される。第1〜第3層41〜43は第2の実施の形態の第1〜第3層と同様に形成される。具体的には、先ずウェーハ40を反応炉に入れて、900〜1150℃、好ましくは950〜1100℃の範囲の第1の温度でウェーハ40の表面及びトレンチ46内面に気相成長法により第1層41を形成する。この第1層41の厚さw1は、トレンチの幅をWとするとき、(W/20)≦w1≦(W/10)、好ましくは(W/15)≦w1≦(W/12)の範囲に設定される。次に第1層41の成長を停止して、反応炉内の温度を第1の温度より低い850〜1050℃、好ましくは900〜1000℃の範囲の第2の温度に下げた状態で、ウェーハ40上の第1層41表面及びトレンチ46内の第1層41表面に気相成長法により第2層42を形成する。この第2層42の厚さw2は(W/10)≦w2≦(W/5)、好ましくは(W/8)≦w2≦(W/6)に設定される。
更に、上記第1及び第3の実施の形態では、トレンチ内部に3層のエピタキシャル層を形成し、上記第2及び第4の実施の形態では、トレンチ内部に4層のエピタキシャル層を形成したが、トレンチ内部に2層又は5層以上のエピタキシャル層を形成してもよい。
11,21,31,41 第1層
12,22,32,42 第2層
13,23,33,43 第3層
24,44 第4層
16,26,36,46 トレンチ
17,27,37,47 エピタキシャル層
Claims (12)
- トレンチ構造を有する半導体ウェーハ(10,20,30,40)のトレンチ(16,26,36,46)内部に、原料ガスとしてシランガスを供給しながら、気相成長法により400〜1150℃の温度範囲で段階的に温度を下げて、或いは段階的に温度を下げた後に所定の速度で温度を下げて、エピタキシャル層(17,27,37,47)を成長させることにより、前記トレンチ(16,26,36,46)内部に前記エピタキシャル層(17,27,37,47)を充填する半導体ウェーハの製造方法。
- 900〜1150℃の範囲の第1の温度で半導体ウェーハ(10)のトレンチ(16)内面に気相成長法により第1層(11)を形成する工程と、
前記第1の温度より低い850〜1100℃の範囲の第2の温度で前記トレンチ(16)内の第1層(11)表面に気相成長法により第2層(12)を形成する工程と、
前記第2の温度より低い800〜1050℃の範囲の第3の温度で前記トレンチ(16)内の第2層(12)表面に気相成長法により第3層(13)を形成して前記トレンチ(16)内部を前記第1層(11)、前記第2層(12)及び前記第3層(13)からなるエピタキシャル層(17)で充填する工程と
を含む請求項1記載の半導体ウェーハの製造方法。 - 900〜1150℃の範囲の第1の温度で半導体ウェーハ(20)のトレンチ(26)内面に気相成長法により第1層(21)を形成する工程と、
前記第1の温度より低い850〜1100℃の範囲の第2の温度で前記トレンチ(26)内の第1層(21)表面に気相成長法により第2層(22)を形成する工程と、
前記第2の温度より低い800〜1050℃の範囲の第3の温度で前記トレンチ(26)内の第2層(22)表面に気相成長法により第3層(23)を形成する工程と、
前記第3の温度より低い750〜1000℃の範囲の第4の温度で前記トレンチ(26)内の第3層(23)表面に気相成長法により第4層(24)を形成して前記トレンチ(26)内部を前記第1層(21)、前記第2層(22)、前記第3層(23)及び前記第4層(24)からなるエピタキシャル層(27)で充填する工程と
を含む請求項1記載の半導体ウェーハの製造方法。 - 900〜1150℃の範囲の第1の温度で半導体ウェーハ(30)のトレンチ(36)内面に気相成長法により第1層(31)を形成する工程と、
前記第1の温度より低い850〜1100℃の範囲の第2の温度で前記トレンチ(36)内の第1層(31)表面に気相成長法により第2層(32)を形成する工程と、
前記第2の温度から1〜100℃/分の速度で温度を下げながら前記トレンチ(36)内の第2層(32)表面に気相成長法により第3層(33)を形成して前記トレンチ(36)内部を前記第1層(31)、前記第2層(33)及び前記第3層(33)からなるエピタキシャル層(37)で充填する工程と
を含む請求項1記載の半導体ウェーハの製造方法。 - 900〜1150℃の範囲の第1の温度で半導体ウェーハ(40)のトレンチ(46)内面に気相成長法により第1層(41)を形成する工程と、
前記第1の温度より低い850〜1100℃の範囲の第2の温度で前記トレンチ(46)内の第1層(41)表面に気相成長法により第2層(42)を形成する工程と、
前記第2の温度より低い800〜1050℃の範囲の第3の温度で前記トレンチ(46)内の第2層(42)表面に気相成長法により第3層(43)を形成する工程と、
前記第3の温度から1〜100℃/分の速度で温度を下げながら前記トレンチ(46)内の第3層(43)表面に気相成長法により第4層(44)を形成して前記トレンチ(46)内部を前記第1層(41)、前記第2層(42)、前記第3層(43)及び第4層(44)からなるエピタキシャル層(47)で充填する工程と
を含む請求項1記載の半導体ウェーハの製造方法。 - トレンチ(16,36)の幅をWとするとき、第1層(11,31)の厚さw1を(W/20)≦w1≦(W/10)とし、第2層(12,32)の厚さw2を(W/10)≦w2≦(W/5)とし、残りを第3層(13,33)とする請求項2又は4記載の半導体ウェーハの製造方法。
- トレンチ(26,46)の幅をWとするとき、第1層(21,41)の厚さw1を(W/20)≦w1≦(W/10)とし、第2層(22,42)の厚さw2を(W/10)≦w2≦(W/5)とし、第3層(23,43)の厚さw3を(W/10)≦w3<(W/5)とし、残りを第4層(24,44)とする請求項3又は5記載の半導体ウェーハの製造方法。
- 半導体ウェーハ(10,20,30,40)にトレンチ(16,26,36,46)を形成した状態、或いは前記トレンチ(16,26,36,46)内面に第1層(11,21,31,41)、第2層(12,22,32,42)又は第3層(13,23,33,43)を形成した状態で空気中に8時間以上放置されたとき、エッチングレートが0.1〜1nm/分であるアルカリ水溶液及び過酸化水素水の混合液に前記半導体ウェーハ(10,20,30,40)を1〜10分間浸漬して洗浄した後に、フッ酸に0.1〜60分間浸漬して洗浄する請求項2ないし7いずれか1項に記載の半導体ウェーハの製造方法。
- 半導体ウェーハ(10,20,30,40)のトレンチ(16,26,36,46)内部を完全に埋めるための第3層(13,33)又は第4層(24,44)を形成する前に、エッチングレートが0.1〜1μm/分である酸系又はアルカリ系エッチング液に0.1〜10分間浸漬して前記トレンチ(16,26,36,46)を拡幅する請求項8記載の半導体ウェーハの製造方法。
- 気相成長法によりエピタキシャル層を成長させる温度が650〜950℃の範囲である請求項1記載の半導体ウェーハの製造方法。
- 気相成長法によりエピタキシャル層を成長させる温度が400℃〜650℃の範囲である請求項1記載の半導体ウェーハの製造方法。
- 請求項1ないし11いずれか1項に記載の方法により製造された半導体ウェーハ。
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