JP2005294711A - 半導体ウェーハの製造方法及びその方法で製造された半導体ウェーハ - Google Patents

半導体ウェーハの製造方法及びその方法で製造された半導体ウェーハ Download PDF

Info

Publication number
JP2005294711A
JP2005294711A JP2004110634A JP2004110634A JP2005294711A JP 2005294711 A JP2005294711 A JP 2005294711A JP 2004110634 A JP2004110634 A JP 2004110634A JP 2004110634 A JP2004110634 A JP 2004110634A JP 2005294711 A JP2005294711 A JP 2005294711A
Authority
JP
Japan
Prior art keywords
layer
trench
temperature
semiconductor wafer
range
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004110634A
Other languages
English (en)
Other versions
JP3961503B2 (ja
Inventor
Shoji Nogami
彰二 野上
Yukichi Horioka
佑吉 堀岡
Shoichi Yamauchi
庄一 山内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Denso Corp
Original Assignee
Sumco Corp
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp, Denso Corp filed Critical Sumco Corp
Priority to JP2004110634A priority Critical patent/JP3961503B2/ja
Priority to PCT/JP2005/006268 priority patent/WO2005098912A1/ja
Priority to EP05727725.3A priority patent/EP1734565B1/en
Priority to US10/562,235 priority patent/US7776710B2/en
Publication of JP2005294711A publication Critical patent/JP2005294711A/ja
Application granted granted Critical
Publication of JP3961503B2 publication Critical patent/JP3961503B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/20—Cleaning during device manufacture
    • H10P70/23—Cleaning during device manufacture during, before or after processing of insulating materials
    • H10P70/234—Cleaning during device manufacture during, before or after processing of insulating materials the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3204—Materials thereof being Group IVA semiconducting materials
    • H10P14/3211—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/15—Diffusion of dopants within, into or out of semiconductor bodies or layers from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/20—Cleaning during device manufacture
    • H10P70/27—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers

Landscapes

  • Weting (AREA)

Abstract

【課題】 半導体ウェーハからトレンチ内部のエピタキシャル層に拡散される不純物量を階段状に少なくすることにより、トレンチ内部のエピタキシャル層の抵抗率を階段状に変化させ、半導体ウェーハからのオートドープの影響を抑制する。
【解決手段】 トレンチ構造を有する半導体ウェーハ１０のトレンチ１６内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲で段階的に温度を下げて、エピタキシャル層１７を成長させることにより、トレンチ１６内部にエピタキシャル層１７を充填する。
【選択図】 図１

Description

本発明は、トレンチ構造を有するウェーハの表面及びトレンチ内部に、気相成長法にてエピタキシャル層を形成することにより、半導体ウェーハを製造する方法と、この方法で製造された半導体ウェーハに関するものである。
従来、この種の半導体ウェーハの製造方法として、エピタキシャル成長法によりトレンチ内を含めた半導体基板上にエピタキシャル膜を形成し、このエピタキシャル膜の一部のエッチング処理とエピタキシャル膜の成膜処理とを複数回繰返して、トレンチ内を重ねたエピタキシャル膜で埋込む半導体基板の製造方法（例えば、特許文献１参照。）が開示されている。
このような方法で製造された半導体基板では、エピタキシャル膜の一部をエッチング処理することにより、トレンチでの開口部が広がるので、この状態でエピタキシャル膜を成膜すると、トレンチの開口部の塞がりを阻止することができる。この結果、トレンチ内に埋込不良（す）が発生するのを抑制できるようになっている。
特開２００１−１９６５７３号公報（請求項４、明細書［００１５］、明細書［００１６］）
しかし、上記従来の特許文献１に示された半導体基板の製造方法では、各エピタキシャル膜の形成時の温度が同一であるため、半導体基板が低抵抗であると、半導体基板からエピタキシャル膜へのオートドープにより、トレンチ内のエピタキシャル膜の抵抗率が影響を受け、半導体基板の電気的特性が所望の特性とは異なる特性に変化してしまう不具合があった。
また、上記従来の特許文献１に示された半導体基板の製造方法では、オートドープ制御のため、初期の層から低い温度でエピタキシャル成長を行う必要があり、成長レートが遅くスループットが悪い問題点があった。
更に、上記従来の特許文献１に示された半導体基板の製造方法では、初期の層から最終の層まで同一の成長温度であるため、埋込み性が悪化する問題点もあった。
本発明の第１の目的は、半導体ウェーハからトレンチ内部のエピタキシャル層に拡散される不純物量を階段状に少なくすることにより、トレンチ内部のエピタキシャル層の抵抗率を階段状に変化させることができ、半導体ウェーハからのオートドープの影響を抑制でき、更にエピタキシャル層を効率良く成長させることができるとともに、トレンチの埋込み性を向上できる、半導体ウェーハの製造方法及びその方法で製造されたウェーハを提供することにある。
本発明の第２の目的は、トレンチ内表面やトレンチ内部のエピタキシャル層表面に形成された自然酸化膜や有機物を除去することにより、気相成長法によりトレンチ内部にエピタキシャル層を安定的にかつ均質に形成できる、半導体ウェーハの製造方法及びその方法で製造されたウェーハを提供することにある。
本発明の第３の目的は、トレンチの中心近傍に形成され易いボイドの発生を低減できるとともに、トレンチ内部に形成されるエピタキシャル層の表面を平滑にすることができる、半導体ウェーハの製造方法及びその方法で製造されたウェーハを提供することにある。
本発明の第４の目的は、比較的低温で気相成長法にてエピタキシャル層を成長させることにより、半導体ウェーハからエピタキシャル層へのオートドープ量自体を低減できる、半導体ウェーハの製造方法及びその方法で製造されたウェーハを提供することにある。
請求項１に係る発明は、図１及び図２に示すように、トレンチ構造を有する半導体ウェーハ１０のトレンチ１６内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲で段階的に温度を下げて、或いは段階的に温度を下げた後に所定の速度で温度を下げて、エピタキシャル層１７を成長させることにより、トレンチ１６内部にエピタキシャル層１７を充填する半導体ウェーハの製造方法である。
この請求項１に記載された半導体ウェーハの製造方法では、気相成長法によりトレンチ１６内部にエピタキシャル層１７を形成するときの温度を段階的に下げるか、或いは段階的に下げた後に所定の速度で下げたので、半導体ウェーハ１０からエピタキシャル層１７に拡散される不純物量が階段状に少なくなる。
請求項２に係る発明は、請求項１に係る発明であって、更に図１及び図２に示すように、９００〜１１５０℃の範囲の第１の温度で半導体ウェーハ１０のトレンチ１６内面に気相成長法により第１層１１を形成する工程と、第１の温度より低い８５０〜１１００℃の範囲の第２の温度でトレンチ１６内の第１層１１表面に気相成長法により第２層１２を形成する工程と、第２の温度より低い８００〜１０５０℃の範囲の第３の温度でトレンチ１６内の第２層１２表面に気相成長法により第３層１３を形成してトレンチ１６内部を第１層１１、第２層１２及び第３層１３からなるエピタキシャル層１７で充填する工程とを含むことを特徴とする。
この請求項２に記載された半導体ウェーハの製造方法では、第１の温度で気相成長法によりトレンチ１６内面に第１層１１を形成した後に、第１の温度より低い第２の温度で気相成長法によりトレンチ１６内の第１層１１表面に第２層１２を形成したので、半導体ウェーハ１０から第１層１１への不純物の拡散量、及び第１層１１から第２層１２への不純物の拡散量は、第２層１２の形成時の方が第１層１１の形成時より少なくなる。また第２の温度で気相成長法によりトレンチ１６内の第１層１１表面に第２層１２を形成した後に、第２の温度より低い第３の温度で気相成長法によりトレンチ１６内の第２層１２表面に第３層１３を形成したので、半導体ウェーハ１０から第１層１１への不純物の拡散量、第１層１１から第２層１２への不純物の拡散量、及び第２層１２から第３層１３への不純物の拡散量は、第３層１３の形成時の方が第２層１２の形成時より少なくなる。
請求項８に係る発明は、請求項２ないし７いずれか１項に係る発明であって、更に図１に示すように、半導体ウェーハ１０にトレンチ１６を形成した状態、或いはトレンチ１６内面に第１層１１、第２層１２又は第３層１３を形成した状態で空気中に８時間以上放置されたとき、トレンチ１６内表面を０．１〜１ｎｍ／分のエッチングレートでアルカリ水溶液及び過酸化水素水の混合液により洗浄した後に、フッ酸に０．１〜６０分間浸漬して洗浄することを特徴とする。
この請求項８に記載された半導体ウェーハの製造方法では、空気中に８時間以上放置することによりトレンチ１６内面、或いはトレンチ１６内の第１層１１表面、第２層１２表面又は第３層１３表面が自然酸化膜や有機物により被覆されるけれども、これら自然酸化膜や有機物を除去したので、上記エピタキシャル層１７の各層１１〜１３を気相成長法により安定的にかつ均質に形成できる。
請求項９に係る発明は、請求項８に係る発明であって、更に図１に示すように、半導体ウェーハ１０のトレンチ１６内部を完全に埋めるための第３層１３又は第４層を形成する前に、エッチングレートが０．１〜１μｍ／分である酸系又はアルカリ系エッチング液に０．１〜１０分間浸漬してトレンチ１６を拡幅することを特徴とする。
この請求項９に記載された半導体ウェーハの製造方法では、トレンチ１６内部を完全に埋めるための第３層１３又は第４層が、上記拡幅されたトレンチ１６内部で速やかに成長するので、トレンチ１６の中心近傍にボイドが形成されることなく、トレンチ１６内部にエピタキシャル層１７を充填できる。
請求項１０に係る発明は、請求項１に係る発明であって、更に気相成長法によりエピタキシャル層を成長させる好ましい温度が６５０〜９５０℃の範囲であることを特徴とする。
この請求項１０に記載された半導体ウェーハの製造方法では、気相成長法によりエピタキシャル層を成長させる温度が低いため、半導体ウェーハからエピタキシャル層へのオートドープ量が少なくなる、即ち半導体ウェーハに含まれる不純物がエピタキシャル層に拡散し難くなる。
請求項１１に係る発明は、請求項１に係る発明であって、更に気相成長法によりエピタキシャル層を成長させる更に好ましい温度が４００℃〜６５０℃の範囲であることを特徴とする。
この請求項１１に記載された半導体ウェーハの製造方法では、気相成長法によりエピタキシャル層を成長させる温度が低いため、半導体ウェーハからエピタキシャル層へのオートドープ量が更に少なくなる、即ち半導体ウェーハに含まれる不純物がエピタキシャル層に更に拡散し難くなる。
請求項１２に係る発明は、図１に示すように、請求項１ないし１１いずれか１項に記載の方法により製造された半導体ウェーハ１０である。
この請求項１２に記載された半導体ウェーハ１０は、トレンチ１６の中心近傍にボイドが発生せず、かつ所望の電気的特性を有する。
以上述べたように、本発明によれば、トレンチ構造を有する半導体ウェーハのトレンチ内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲で段階的に温度を下げて、或いは段階的に温度を下げた後に所定の速度で温度を変化させて、エピタキシャル層を成長させることにより、トレンチ内部にエピタキシャル層を充填したので、半導体ウェーハからエピタキシャル層に拡散される不純物量が階段状に少なくなる。この結果、トレンチ内部のエピタキシャル層の抵抗率を階段状に変化させることができ、半導体ウェーハからのオートドープの影響を抑制できるので、所望の電気的特性が得られる。
またオートドープ制御のため、初期の層から低い温度でエピタキシャル成長を行い、成長レートが遅くスループットが悪い従来の半導体基板の製造方法と比較して、本発明では、初期の成長温度を高くすることができるため、結果として効率良くエピタキシャル成長を行うことができる。また初期の層から最終の層まで同一の成長温度であるため、トレンチの埋込み性が悪化する従来の半導体基板の製造方法と比較して、本発明では、エピタキシャル成長が進んでトレンチ幅が狭くなるに従い、トレンチを埋込み易くなる低温の温度条件となるため、トレンチの埋込み性を向上できる。
また第１の温度で半導体ウェーハのトレンチ内面に気相成長法により第１層を形成し、第１の温度より低い第２の温度でトレンチ内の第１層表面に気相成長法により第２層を形成し、第２の温度より低い第３の温度でトレンチ内の第２層表面に気相成長法により第３層を形成して、トレンチ内部を第１層、第２層及び第３層からなるエピタキシャル層で充填すれば、半導体ウェーハに含まれる不純物のエピタキシャル層への拡散量が第１層から第２層を介して第３層に向うに従って、階段状に少なくなるので、半導体ウェーハからエピタキシャル層へのオートドープの影響を抑制でき、所望の電気的特性が得られる。本発明は、不純物を多く含む低抵抗率の半導体ウェーハを用いて、トレンチ内部に気相成長法によりエピタキシャル層を成長させる場合に、特に有効である。
また半導体ウェーハにトレンチを形成した状態、或いはトレンチ内面に第１層、第２層又は第３層を形成した状態で空気中に８時間以上放置されたとき、トレンチ内表面を０．１〜１ｎｍ／分のエッチングレートでアルカリ水溶液及び過酸化水素水の混合液により洗浄した後に、フッ酸により洗浄すれば、トレンチ内面を被覆する自然酸化膜や有機物が除去されるので、エピタキシャル層の各層を気相成長法により安定的にかつ均質に形成できる。
また半導体ウェーハのトレンチ内部を完全に埋めるための第３層又は第４層を形成する前に、エッチングレートが０．１〜１μｍ／分である酸系又はアルカリ系エッチング液に０．１〜１０分間浸漬してトレンチを拡幅すれば、トレンチ内部を完全に埋めるための第３層又は第４層が、上記拡幅されたトレンチ内部で速やかに成長する。この結果、トレンチの中心近傍にボイドが形成されることなく、トレンチ内部にエピタキシャル層を充填できる。
また気相成長法によりエピタキシャル層を成長させる温度が６５０℃〜９５０℃又は４００℃〜６５０℃の範囲であれば、気相成長法によりエピタキシャル層を成長させる温度が低いため、半導体ウェーハからエピタキシャル層へのオートドープ量が少なくなる。この結果、半導体ウェーハの所望の電気的特性を得ることができる。
更に上記方法により製造された半導体ウェーハでは、トレンチの中心近傍にボイドが発生せず、かつ所望の電気的特性を有する。
次に本発明を実施するための最良の形態を図面に基づいて説明する。
＜第１の実施の形態＞
図１及び図２に示すように、シリコンウェーハ１０表面にフォトエッチング法によりトレンチ１６を形成した後に、このウェーハ１０表面及びトレンチ１６内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲で段階的に温度を下げて、エピタキシャル層１７を成長させる。これによりウェーハ１０表面をエピタキシャル層１７で被覆し、トレンチ１６内部にエピタキシャル層１７を充填する。ここで、気相成長法によりエピタキシャル層１７を成長させるときの全体の温度範囲を４００〜１１５０℃の範囲に限定したのは、４００℃未満では多結晶化や欠陥増加という不具合があり、１１５０℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。具体的には、先ずウェーハ１０を反応炉に入れて、９００〜１１５０℃、好ましくは９５０〜１１００℃の範囲の第１の温度でウェーハ１０の表面及びトレンチ１６内面に気相成長法により第１層１１を形成する。ここで、第１の温度を９００〜１１５０℃の範囲に限定したのは、９００℃未満では、多結晶化や欠陥増加という不具合があり、１１５０℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。
気相成長法としては、化学気相成長法（ＣＶＤ法）や物理気相成長法（ＰＶＤ法）などが挙げられるけれども、その結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの観点からＣＶＤ法によりエピタキシャル層１７を成長させることが好ましい。またＣＶＤ法によりエピタキシャル層１７を成長させるときの反応炉内には、炉内の圧力が１．３×１０-5〜１．０×１０-1ＭＰａとなるように、シランガスであるモノシランガス（ＳｉＨ4）、ジシランガス（Ｓｉ2Ｈ6）、トリクロロシランガス（ＳｉＨＣｌ3）、ジクロロシランガス（ＳｉＨ2Ｃｌ2）、モノクロロシランガス（ＳｉＨ3Ｃｌ）又は四塩化シリコンガス（ＳｉＣｌ4）が水素ガス（Ｈ2）とともに導入される。これにより上記原料ガスが熱分解し或いは還元され、ウェーハ１０表面及びトレンチ１６内面にシリコンが析出してエピタキシャル層１７が形成される。
またトレンチ１６の幅をＷとするとき、第１層１１の厚さｗ1は（Ｗ／２０）≦ｗ1≦（Ｗ／１０）、好ましくは（Ｗ／１５）≦ｗ1≦（Ｗ／１２）の範囲に設定される。ここで、第１層１１の厚さｗ1を（Ｗ／２０）≦ｗ1≦（Ｗ／１０）の範囲に限定したのは、Ｗ／２０未満ではウェーハ表面性状に起因する欠陥増加という不具合があり、Ｗ／１０を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。なお、第１層１１の厚さは、上記反応炉内の温度及び圧力、反応炉に導入される原料ガスの流量、ウェーハ１０の原料ガスとの反応時間等により決定される。
次いで第１層１１の成長を停止して、反応炉内の温度を第１の温度より低い８５０〜１１００℃、好ましくは９００〜１０５０℃の範囲の第２の温度に下げた状態で、ウェーハ１０上の第１層１１表面及びトレンチ１６内の第１層１１表面に気相成長法により第２層１２を形成する。第２層１２は上記第１層１１と同一の方法で形成することが好ましい。ここで、第２の温度を８５０〜１１００℃の範囲に限定したのは、８５０℃未満では、多結晶化や欠陥増加という不具合があり、１１００℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。また、第２層１２の厚さｗ2は（Ｗ／１０）≦ｗ2≦（Ｗ／５）、好ましくは（Ｗ／８）≦ｗ2≦（Ｗ／６）に設定される。ここで、第２層１２の厚さｗ2を（Ｗ／１０）≦ｗ2≦（Ｗ／５）の範囲に限定したのは、Ｗ／１０未満では欠陥増加という不具合があり、Ｗ／５を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。
更に第２層１２の成長を停止して、反応炉内の温度を第２の温度より低い８００〜１０５０℃、好ましくは８５０〜１０００℃の範囲の第３の温度に下げた状態で、ウェーハ１０上の第２層１２表面及びトレンチ１６内の第２層１２表面に気相成長法により第３層１３を形成して、トレンチ１６内部を第１層１１、第２層１２及び第３層１３からなるエピタキシャル層１７で充填する。第３層１３は上記第１層１１及び第２層１２と同一の方法で形成することが好ましい。ここで、第３の温度を８００〜１０５０℃の範囲に限定したのは、８００℃未満では、多結晶化や欠陥増加という不具合があり、１０５０℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。上記第３層１３の厚さをｗ3とするとき、２ｗ3＝Ｗ−２（ｗ1＋ｗ2）となる。
なお、ウェーハ１０表面及びトレンチ１６内部に第２層１２を形成した後であって第３層１３を形成する前に、エッチングレートが０．１〜１μｍ／分、好ましくは０．２〜０．５μｍ／分である酸系又はアルカリ系エッチング液に０．１〜１０分間、好ましくは５〜８分間浸漬してトレンチ１６を拡幅する。これにより、トレンチ１６内部を完全に埋めるための第３層１３が、上記拡幅されたトレンチ１６内部で速やかに成長するので、トレンチ１６の中心近傍にボイドが形成されることなく、トレンチ１６内部にエピタキシャル層１７を充填できる。ここで、エッチングレートを０．１〜１μｍ／分の範囲に限定したのは、０．１μｍ／分未満ではエッチング処理時間の増加という不具合があり、１μｍ／分を越えるとウェットエッチングにおける制御が困難になるという不具合があるからである。また酸系又はアルカリ系エッチング液への浸漬時間を０．１〜１０分間の範囲に限定したのは、０．１分間未満ではトレンチが十分に開口しないという不具合があり、１０分間を越えるとトレンチ形状が崩れるという不具合があるからである。
また、ウェーハ１０にトレンチ１６を形成した後であって第１層１１を形成する前、第１層１１を形成した後であって第２層１２を形成する前、或いは第２層１２を形成した後であって第３層１３を形成する前の状態で空気中に８時間以上放置されたとき、トレンチ１６内表面を０．１〜１ｎｍ／分、好ましくは０．３〜０．８ｎｍ／分のエッチングレートでアルカリ水溶液及び過酸化水素水の混合液により洗浄した後に、フッ酸に０．１〜６０分間、好ましくは２〜４分間浸漬して洗浄する。このフッ酸への浸漬時間を０．１〜６０分間の範囲に限定したのは、上記放置によりウェーハ１０表面やトレンチ１６内面が自然酸化膜や有機物により被覆されるため、これらの自然酸化膜や有機物を除去することにより、上記エピタキシャル層１７の第１〜第３層１１〜１３を安定的にかつ均質に形成するためである。ここで、エッチングレートを０．１〜１ｎｍ／分の範囲に限定したのは、０．１ｎｍ／分未満ではエッチング処理の長時間化という不具合があり、１ｎｍ／分を越えるとパーティクルの発生や表面あれという不具合があるからである。
このように製造されたシリコンウェーハ１０では、第１の温度で気相成長法によりウェーハ１０表面及びトレンチ１６内面に第１層１１を形成した後に、第１の温度より低い第２の温度で気相成長法によりウェーハ１０上の第１層１１表面及びトレンチ１６内の第１層１１表面に第２層１２を形成したので、ウェーハ１０から第１層１１への不純物の拡散量、及び第１層１１から第２層１２への不純物の拡散量は、第２層１２の形成時の方が第１層１１の形成時より少なくなる。また第２の温度で気相成長法によりウェーハ１０上の第１層１１表面及びトレンチ１６内の第１層１１表面に第２層１２を形成した後に、第２の温度より低い第３の温度で気相成長法によりウェーハ１０上の第２層１２表面及びトレンチ１６内の第２層１２表面に第３層１３を形成したので、ウェーハ１０から第１層１１への不純物の拡散量、第１層１１から第２層１２への不純物の拡散量、及び第２層１２から第３層１３への不純物の拡散量は、第３層１３の形成時の方が第２層１２の形成時より少なくなる。この結果、ウェーハ１０に含まれる不純物のエピタキシャル層１７への拡散量が第１層１１から第２層１２を介して第３層１３に向うに従って、階段状に少なくなるので、ウェーハ１０からエピタキシャル層１７へのオートドープの影響を抑制でき、所望の電気的特性が得られる。本発明は、ボロン等の不純物が多量にドープされた低抵抗率のウェーハ１０を用いて、ウェーハ１０表面及びトレンチ１６内部に気相成長法によりエピタキシャル層１７を成長させる場合に、特に有効である。
＜第２の実施の形態＞
図３及び図４は本発明の第２の実施の形態を示す。
この実施の形態では、シリコンウェーハ２０の表面及びトレンチ２６内面に、原料ガスとしてシランガスを供給しながら、気相成長法により第１〜第４層２１〜２４が形成される。第１〜第３層２１〜２３は第１の実施の形態の第１〜第３層と同様に形成される。具体的には、先ずウェーハ２０を反応炉に入れて、９００〜１１５０℃、好ましくは９５０〜１１００℃の範囲の第１の温度でウェーハ２０の表面及びトレンチ２６内面に気相成長法により第１層２１を形成する。この第１層２１の厚さｗ1は、トレンチ２６の幅をＷとするとき、（Ｗ／２０）≦ｗ1≦（Ｗ／１０）、好ましくは（Ｗ／１５）≦ｗ1≦（Ｗ／１２）の範囲に設定される。次いで第１層２１の成長を停止して、反応炉内の温度を第１の温度より低い８５０〜１１００℃、好ましくは９００〜１０５０℃の範囲の第２の温度に下げた状態で、ウェーハ２０上の第１層２１表面及びトレンチ２６内の第１層２１表面に気相成長法により第２層２２を形成する。この第２層２２の厚さｗ2は（Ｗ／１０）≦ｗ2≦（Ｗ／５）、好ましくは（Ｗ／８）≦ｗ2≦（Ｗ／６）に設定される。
次に第２層２２の成長を停止して、反応炉内の温度を第２の温度より低い８００〜１０５０℃、好ましくは８５０〜１０００℃の範囲の第３の温度に下げた状態で、ウェーハ２０上の第２層２２表面及びトレンチ２６内の第２層２２表面に気相成長法により第３層２３を形成する。この第３層２３の厚さｗ3は（Ｗ／１０）≦ｗ3＜（Ｗ／５）、好ましくは（Ｗ／８）≦ｗ3≦（Ｗ／６）に設定される。ここで、第３層２３の厚さｗ3を（Ｗ／１０）≦ｗ3＜（Ｗ／５）の範囲に限定したのは、Ｗ／１０未満では欠陥増加という不具合があり、Ｗ／５以上ではオートドープによるプロファイル劣化が起こるという不具合があるからである。更に第３層２３の成長を停止して、反応炉内の温度を第３の温度より低い７５０〜１０００℃、好ましくは８００〜９５０℃の範囲の第４の温度に下げた状態で、ウェーハ２０上の第３層２３表面及びトレンチ２６内の第３層２３表面に気相成長法により第４層２４を形成して、トレンチ２６内部を第１層２１、第２層２２、第３層及び第４層２４からなるエピタキシャル層２７で充填する。第４層２４は上記第１〜第３層２１〜２３と同一の方法で形成することが好ましい。ここで、第４の温度を７５０〜１０００℃の範囲に限定したのは、７５０℃未満では、多結晶化や欠陥増加という不具合があり、１０００℃を越えるとオートドープという不具合があるからである。上記第４層２４の厚さをｗ4とするとき、２ｗ4＝Ｗ−２（ｗ1＋ｗ2＋ｗ3）となる。上記以外は第１の実施の形態と同一に構成される。
なお、ウェーハ２０表面及びトレンチ１６内部に第３層２３を形成した後であって第４層２４を形成する前に、エッチングレートが０．１〜１μｍ／分、好ましくは０．２〜０．５μｍ／分である酸系又はアルカリ系エッチング液に０．１〜１０分間、好ましくは５〜８分間浸漬してトレンチ２６を拡幅する。これにより、トレンチ２６内部を完全に埋めるための第４層２４が、上記拡幅されたトレンチ２６内部で速やかに成長するので、トレンチ２６の中心近傍にボイドが形成されることなく、トレンチ２６内部にエピタキシャル層２７を充填できる。
また、ウェーハ２０にトレンチ２６を形成した後であって第１層２１を形成する前、第１層２１を形成した後であって第２層２２を形成する前、第２層２２を形成した後であって第３層２３を形成する前、或いは第３層２３を形成した後であって第４層２４を形成する前の状態で空気中に８時間以上放置されたとき、トレンチ２６内表面を０．１〜１ｎｍ／分、好ましくは０．５〜０．８ｎｍ／分のエッチングレートでアルカリ水溶液及び過酸化水素水の混合液により洗浄した後に、フッ酸により洗浄する。これは、上記放置によりウェーハ２０表面やトレンチ２６内面が自然酸化膜や有機物により被覆されるため、これらの自然酸化膜や有機物を除去することにより、上記エピタキシャル層２７の第１〜第４層２１〜２４を安定的にかつ均質に形成するためである。
このように製造されたシリコンウェーハ２０では、第１の温度で気相成長法によりウェーハ２０表面及びトレンチ２６内面に第１層２１を形成した後に、第１の温度より低い第２の温度で気相成長法によりウェーハ２０上の第１層２１表面及びトレンチ２６内の第１層２１表面に第２層２２を形成したので、ウェーハ２０から第１層２１への不純物の拡散量、及び第１層２１から第２層２２への不純物の拡散量は、第２層２２の形成時の方が第１層２１の形成時より少なくなる。また第２の温度で気相成長法によりウェーハ２０上の第１層２１表面及びトレンチ内の第１層２１表面に第２層２２を形成した後に、第２の温度より低い第３の温度で気相成長法によりウェーハ２０上の第２層２２表面及びトレンチ２６内の第２層２２表面に第３層２３を形成したので、ウェーハ２０から第１層２１への不純物の拡散量、第１層２１から第２層２２への不純物の拡散量、及び第２層２２から第３層２３への不純物の拡散量は、第３層２３の形成時の方が第２層２２の形成時より少なくなる。更に第３の温度で気相成長法によりウェーハ上の第２層２２表面及びトレンチ２６内の第２層２２表面に第３層２３を形成した後に、第４の温度より低い第４の温度で気相成長法によりウェーハ２０上の第３層２３表面及びトレンチ２６内の第３層２３表面に第４層２４を形成したので、ウェーハ２０から第１層２１への不純物の拡散量、第１層２１から第２層２２への不純物の拡散量、第２層２２から第３層２３への不純物の拡散量、及び第３層２３から第４層２４への不純物の拡散量は、第４層２４の形成時の方が第３層２３の形成時より少なくなる。この結果、ウェーハ２０に含まれる不純物のエピタキシャル層２７への拡散量が第１層２１から第２層２２及び第３層２３を介して第４層２４に向うに従って、階段状に少なくなるので、ウェーハ２０からエピタキシャル層２７へのオートドープの影響を第１の実施の形態より更に抑制でき、所望の電気的特性が得られる。本発明は、ボロン等の不純物が多量にドープされた低抵抗率のウェーハ２０を用いて、ウェーハ２０表面及びトレンチ２６内部に気相成長法によりエピタキシャル層２７を成長させる場合に、特に有効である。
＜第３の実施の形態＞
図５及び図６は本発明の第３の実施の形態を示す。
この実施の形態では、シリコンウェーハ３０の表面及びトレンチ３６内面に、原料ガスとしてシランガスを供給しながら、気相成長法により第１〜第３層３１〜３３が形成される。第１及び第２層３１，３２は第１の実施の形態の第１及び第２層と同様に形成される。具体的には、先ずウェーハ３０を反応炉に入れて、９００〜１１５０℃、好ましくは９５０〜１１００℃の範囲の第１の温度でウェーハ３０の表面及びトレンチ３６内面に気相成長法により第１層３１を形成する。この第１層３１の厚さｗ1は、トレンチ３６の幅をＷとするとき、（Ｗ／２０）≦ｗ1≦（Ｗ／１０）、好ましくは（Ｗ／１５）≦ｗ1≦（Ｗ／１２）の範囲に設定される。次に第１層３１の成長を停止して、反応炉内の温度を第１の温度より低い８５０〜１１００℃、好ましくは９００〜１０５０℃の範囲の第２の温度に下げた状態で、ウェーハ３０上の第１層３１表面及びトレンチ３６内の第１層３１表面に気相成長法により第２層３２を形成する。この第２層３２の厚さｗ2は（Ｗ／１０）≦ｗ2≦（Ｗ／５）、好ましくは（Ｗ／８）≦ｗ2≦（Ｗ／６）に設定される。
更に第２層３２の成長を停止して、第２の温度から１〜１００℃／分、好ましくは６〜１０℃／分の降温速度で温度を下げながら８００℃になるまで、ウェーハ３０上の第２層３２表面及びトレンチ３６内の第２層３２表面に気相成長法により第３層３３を形成して、トレンチ３６内部を第１層３１、第２層３２及び第３層３３からなるエピタキシャル層３７で充填する。ここで、第３層３３の形成時の降温速度を１〜１００℃／分の範囲に限定したのは、１℃／分未満では成長時間の長時間化という不具合があり、１００℃を越えると欠陥の発生という不具合があるからである。また、第３層３３を形成するときの最低温度を８００℃に限定したのは、８００℃未満ではウェーハ３０表面及びトレンチ３６内面にエピタキシャル層３７が成長しないからである。上記第３層３３の厚さをｗ3とするとき、２ｗ3＝Ｗ−２（ｗ1＋ｗ2）となる。上記以外は第１の実施の形態と同一に構成される。
このように製造されたシリコンウェーハ３０では、第３層３３がプロファイルの均一性という点で第１の実施の形態の第３層より優れた特性を有する。上記以外の動作は、第１の実施の形態の動作と略同様であるので、繰返しの説明を省略する。
＜第４の実施の形態＞
図７及び図８は本発明の第４の実施の形態を示す。
この実施の形態では、シリコンウェーハ４０の表面及びトレンチ４６内面に、原料ガスとしてシランガスを供給しながら、気相成長法により第１〜第４層４１〜４４が形成される。第１〜第３層４１〜４３は第２の実施の形態の第１〜第３層と同様に形成される。具体的には、先ずウェーハ４０を反応炉に入れて、９００〜１１５０℃、好ましくは９５０〜１１００℃の範囲の第１の温度でウェーハ４０の表面及びトレンチ４６内面に気相成長法により第１層４１を形成する。この第１層４１の厚さｗ1は、トレンチの幅をＷとするとき、（Ｗ／２０）≦ｗ1≦（Ｗ／１０）、好ましくは（Ｗ／１５）≦ｗ1≦（Ｗ／１２）の範囲に設定される。次に第１層４１の成長を停止して、反応炉内の温度を第１の温度より低い８５０〜１０５０℃、好ましくは９００〜１０００℃の範囲の第２の温度に下げた状態で、ウェーハ４０上の第１層４１表面及びトレンチ４６内の第１層４１表面に気相成長法により第２層４２を形成する。この第２層４２の厚さｗ2は（Ｗ／１０）≦ｗ2≦（Ｗ／５）、好ましくは（Ｗ／８）≦ｗ2≦（Ｗ／６）に設定される。
次に第２層４２の成長を停止して、反応炉内の温度を第２の温度より低い８００〜１０００℃、好ましくは８５０〜９５０℃の範囲の第３の温度に下げた状態で、ウェーハ４０上の第２層４２表面及びトレンチ４６内の第２層４２表面に気相成長法により第３層４３を形成する。この第３層４３の厚さｗ3は（Ｗ／１０）≦ｗ3＜（Ｗ／５）、好ましくは（Ｗ／８）≦ｗ3≦（Ｗ／６）に設定される。更に第３層４３の成長を停止して、第３の温度から１〜１００℃／分、好ましくは６〜１０℃／分の降温速度で温度を下げながら７５０℃になるまで、ウェーハ４０上の第３層４３表面及びトレンチ４６内の第３層４３表面に気相成長法により第４層４４を形成して、トレンチ４６内部を第１層４１、第２層４２、第３層４３及び第４層４４からなるエピタキシャル層４７で充填する。ここで、第４層４４の形成時の降温速度を１〜１００℃／分の範囲に限定したのは、１℃／分未満では成長時間の長時間化という不具合があり、１００℃を越えると欠陥増加という不具合があるからである。また、第４層４４を形成するときの最低温度を７５０℃に限定したのは、７５０℃未満ではウェーハ４０表面及びトレンチ４６内面にエピタキシャル層４７が成長しないからである。上記第４層４４の厚さをｗ4とするとき、２ｗ3＝Ｗ−２（ｗ1＋ｗ2＋ｗ3）となる。上記以外は第２の実施の形態と同一に構成される。
このように製造されたシリコンウェーハ４０では、第４層４４がドーパントプロファイルの点で第３の実施の形態の第４層より優れた特性を有する。上記以外の動作は、第２の実施の形態の動作と略同様であるので、繰返しの説明を省略する。
なお、上記第１〜第４の実施の形態では、気相成長法により半導体ウェーハのトレンチ内部にエピタキシャル層を成長させるときの全体の温度範囲を７５０〜１１５０℃としたが、６５０〜９５０℃でもよい。具体的には、第１層、第２層及び第３層からなるエピタキシャル層を形成する場合、第１の温度を８５０〜９５０℃とし、第２の温度を７５０〜８５０℃とし、第３の温度を６５０〜７５０℃とする。また第１層、第２層、第３層及び第４層からなるエピタキシャル層を形成する場合、第１の温度を８５０〜９５０℃とし、第２の温度を８００〜９００℃とし、第３の温度を７５０〜８５０℃とし、第４の温度を６５０〜８００℃とする。これらの場合、気相成長法によりエピタキシャル層を成長させる温度が低いため、半導体ウェーハからエピタキシャル層へのオートドープが少なくなるので、良好な電気的特性を得ることができる。
また、上記第１〜第４の実施の形態では、気相成長法により半導体ウェーハのトレンチ内部にエピタキシャル層を成長させるときの全体の温度範囲を７５０〜１１５０℃としたが、４００〜６５０℃でもよい。具体的には、第１層、第２層及び第３層からなるエピタキシャル層を形成する場合、第１の温度を５００〜６５０℃とし、第２の温度を４５０〜６００℃とし、第３の温度を４００〜５５０℃とする。また第１層、第２層、第３層及び第４層からなるエピタキシャル層を形成する場合、第１の温度を５５０〜６５０℃とし、第２の温度を５００〜６００℃とし、第３の温度を４５０〜５５０℃とし、第４の温度を４００〜５００℃とする。これらの場合、気相成長法によりエピタキシャル層を成長させる温度が更に低いため、半導体ウェーハからエピタキシャル層へのオートドープが更に少なくなるので、更に良好な電気的特性を得ることができる。
また、上記第１〜第４の実施の形態では、半導体ウェーハとしてシリコンウェーハを挙げたが、ＧａＡｓウェーハ、ＩｎＰウェーハ、ＺｎＳウェーハ、或いはＺｎＳｅウェーハでもよい。
更に、上記第１及び第３の実施の形態では、トレンチ内部に３層のエピタキシャル層を形成し、上記第２及び第４の実施の形態では、トレンチ内部に４層のエピタキシャル層を形成したが、トレンチ内部に２層又は５層以上のエピタキシャル層を形成してもよい。
本発明第１実施形態の半導体ウェーハのトレンチ内部を示す要部断面図である。 その半導体ウェーハを製造するための温度条件を示す図である。 本発明第２実施形態の半導体ウェーハのトレンチ内部を示す要部断面図である。 その半導体ウェーハを製造するための温度条件を示す図である。 本発明第３実施形態の半導体ウェーハのトレンチ内部を示す要部断面図である。 その半導体ウェーハを製造するための温度条件を示す図である。 本発明第４実施形態の半導体ウェーハのトレンチ内部を示す要部断面図である。 その半導体ウェーハを製造するための温度条件を示す図である。
符号の説明
１０，２０，３０，４０ シリコンウェーハ
１１，２１，３１，４１ 第１層
１２，２２，３２，４２ 第２層
１３，２３，３３，４３ 第３層
２４，４４ 第４層
１６，２６，３６，４６ トレンチ
１７，２７，３７，４７ エピタキシャル層

Claims (12)

  1. トレンチ構造を有する半導体ウェーハ(10,20,30,40)のトレンチ(16,26,36,46)内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲で段階的に温度を下げて、或いは段階的に温度を下げた後に所定の速度で温度を下げて、エピタキシャル層(17,27,37,47)を成長させることにより、前記トレンチ(16,26,36,46)内部に前記エピタキシャル層(17,27,37,47)を充填する半導体ウェーハの製造方法。
  2. ９００〜１１５０℃の範囲の第１の温度で半導体ウェーハ(10)のトレンチ(16)内面に気相成長法により第１層(11)を形成する工程と、
    前記第１の温度より低い８５０〜１１００℃の範囲の第２の温度で前記トレンチ(16)内の第１層(11)表面に気相成長法により第２層(12)を形成する工程と、
    前記第２の温度より低い８００〜１０５０℃の範囲の第３の温度で前記トレンチ(16)内の第２層(12)表面に気相成長法により第３層(13)を形成して前記トレンチ(16)内部を前記第１層(11)、前記第２層(12)及び前記第３層(13)からなるエピタキシャル層(17)で充填する工程と
    を含む請求項１記載の半導体ウェーハの製造方法。
  3. ９００〜１１５０℃の範囲の第１の温度で半導体ウェーハ(20)のトレンチ(26)内面に気相成長法により第１層(21)を形成する工程と、
    前記第１の温度より低い８５０〜１１００℃の範囲の第２の温度で前記トレンチ(26)内の第１層(21)表面に気相成長法により第２層(22)を形成する工程と、
    前記第２の温度より低い８００〜１０５０℃の範囲の第３の温度で前記トレンチ(26)内の第２層(22)表面に気相成長法により第３層(23)を形成する工程と、
    前記第３の温度より低い７５０〜１０００℃の範囲の第４の温度で前記トレンチ(26)内の第３層(23)表面に気相成長法により第４層(24)を形成して前記トレンチ(26)内部を前記第１層(21)、前記第２層(22)、前記第３層(23)及び前記第４層(24)からなるエピタキシャル層(27)で充填する工程と
    を含む請求項１記載の半導体ウェーハの製造方法。
  4. ９００〜１１５０℃の範囲の第１の温度で半導体ウェーハ(30)のトレンチ(36)内面に気相成長法により第１層(31)を形成する工程と、
    前記第１の温度より低い８５０〜１１００℃の範囲の第２の温度で前記トレンチ(36)内の第１層(31)表面に気相成長法により第２層(32)を形成する工程と、
    前記第２の温度から１〜１００℃／分の速度で温度を下げながら前記トレンチ(36)内の第２層(32)表面に気相成長法により第３層(33)を形成して前記トレンチ(36)内部を前記第１層(31)、前記第２層(33)及び前記第３層(33)からなるエピタキシャル層(37)で充填する工程と
    を含む請求項１記載の半導体ウェーハの製造方法。
  5. ９００〜１１５０℃の範囲の第１の温度で半導体ウェーハ(40)のトレンチ(46)内面に気相成長法により第１層(41)を形成する工程と、
    前記第１の温度より低い８５０〜１１００℃の範囲の第２の温度で前記トレンチ(46)内の第１層(41)表面に気相成長法により第２層(42)を形成する工程と、
    前記第２の温度より低い８００〜１０５０℃の範囲の第３の温度で前記トレンチ(46)内の第２層(42)表面に気相成長法により第３層(43)を形成する工程と、
    前記第３の温度から１〜１００℃／分の速度で温度を下げながら前記トレンチ(46)内の第３層(43)表面に気相成長法により第４層(44)を形成して前記トレンチ(46)内部を前記第１層(41)、前記第２層(42)、前記第３層(43)及び第４層(44)からなるエピタキシャル層(47)で充填する工程と
    を含む請求項１記載の半導体ウェーハの製造方法。
  6. トレンチ(16,36)の幅をＷとするとき、第１層(11,31)の厚さｗ1を（Ｗ／２０）≦ｗ1≦（Ｗ／１０）とし、第２層(12,32)の厚さｗ2を（Ｗ／１０）≦ｗ2≦（Ｗ／５）とし、残りを第３層(13,33)とする請求項２又は４記載の半導体ウェーハの製造方法。
  7. トレンチ(26,46)の幅をＷとするとき、第１層(21,41)の厚さｗ1を（Ｗ／２０）≦ｗ1≦（Ｗ／１０）とし、第２層(22,42)の厚さｗ2を（Ｗ／１０）≦ｗ2≦（Ｗ／５）とし、第３層(23,43)の厚さｗ3を（Ｗ／１０）≦ｗ3＜（Ｗ／５）とし、残りを第４層(24,44)とする請求項３又は５記載の半導体ウェーハの製造方法。
  8. 半導体ウェーハ(10,20,30,40)にトレンチ(16,26,36,46)を形成した状態、或いは前記トレンチ(16,26,36,46)内面に第１層(11,21,31,41)、第２層(12,22,32,42)又は第３層(13,23,33,43)を形成した状態で空気中に８時間以上放置されたとき、エッチングレートが０．１〜１ｎｍ／分であるアルカリ水溶液及び過酸化水素水の混合液に前記半導体ウェーハ(10,20,30,40)を１〜１０分間浸漬して洗浄した後に、フッ酸に０．１〜６０分間浸漬して洗浄する請求項２ないし７いずれか１項に記載の半導体ウェーハの製造方法。
  9. 半導体ウェーハ(10,20,30,40)のトレンチ(16,26,36,46)内部を完全に埋めるための第３層(13,33)又は第４層(24,44)を形成する前に、エッチングレートが０．１〜１μｍ／分である酸系又はアルカリ系エッチング液に０．１〜１０分間浸漬して前記トレンチ(16,26,36,46)を拡幅する請求項８記載の半導体ウェーハの製造方法。
  10. 気相成長法によりエピタキシャル層を成長させる温度が６５０〜９５０℃の範囲である請求項１記載の半導体ウェーハの製造方法。
  11. 気相成長法によりエピタキシャル層を成長させる温度が４００℃〜６５０℃の範囲である請求項１記載の半導体ウェーハの製造方法。
  12. 請求項１ないし１１いずれか１項に記載の方法により製造された半導体ウェーハ。
JP2004110634A 2004-04-05 2004-04-05 半導体ウェーハの製造方法 Expired - Fee Related JP3961503B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004110634A JP3961503B2 (ja) 2004-04-05 2004-04-05 半導体ウェーハの製造方法
PCT/JP2005/006268 WO2005098912A1 (ja) 2004-04-05 2005-03-31 半導体ウェーハの製造方法及びその方法で製造された半導体ウェーハ
EP05727725.3A EP1734565B1 (en) 2004-04-05 2005-03-31 Method for manufacturing semiconductor wafer
US10/562,235 US7776710B2 (en) 2004-04-05 2005-03-31 Manufacturing method of semiconductor wafer having a trench structure and epitaxial layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004110634A JP3961503B2 (ja) 2004-04-05 2004-04-05 半導体ウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2005294711A true JP2005294711A (ja) 2005-10-20
JP3961503B2 JP3961503B2 (ja) 2007-08-22

Family

ID=35125350

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004110634A Expired - Fee Related JP3961503B2 (ja) 2004-04-05 2004-04-05 半導体ウェーハの製造方法

Country Status (4)

Country Link
US (1) US7776710B2 (ja)
EP (1) EP1734565B1 (ja)
JP (1) JP3961503B2 (ja)
WO (1) WO2005098912A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041942A (ja) * 2006-08-07 2008-02-21 Denso Corp 半導体基板およびその製造方法
JP2009176784A (ja) * 2008-01-22 2009-08-06 Covalent Materials Tokuyama Corp 薄膜エピタキシャルウェーハの製造方法
JP2010056529A (ja) * 2008-07-31 2010-03-11 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
WO2010109892A1 (ja) 2009-03-26 2010-09-30 株式会社Sumco 半導体基板、半導体装置及び半導体基板の製造方法
US8956947B2 (en) 2005-10-06 2015-02-17 Sumco Corporation Method for manufacturing semiconductor substrate
JP2015213102A (ja) * 2014-05-01 2015-11-26 信越半導体株式会社 エピタキシャルウェーハの製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5011881B2 (ja) 2006-08-11 2012-08-29 株式会社デンソー 半導体装置の製造方法
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
KR101930381B1 (ko) * 2011-04-27 2018-12-19 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
US10002780B2 (en) * 2016-05-17 2018-06-19 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a semiconductor structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3189494A (en) * 1963-08-22 1965-06-15 Texas Instruments Inc Epitaxial crystal growth onto a stabilizing layer which prevents diffusion from the substrate
DE3684539D1 (de) * 1985-09-06 1992-04-30 Philips Nv Herstellungsverfahren einer halbleitervorrichtung.
US5227330A (en) * 1991-10-31 1993-07-13 International Business Machines Corporation Comprehensive process for low temperature SI epit axial growth
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
JP2003218037A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体基板の製造方法
JP3918565B2 (ja) * 2002-01-21 2007-05-23 株式会社デンソー 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956947B2 (en) 2005-10-06 2015-02-17 Sumco Corporation Method for manufacturing semiconductor substrate
US9034721B2 (en) 2005-10-06 2015-05-19 Sumco Corporation Method for manufacturing semiconductor substrate
JP2008041942A (ja) * 2006-08-07 2008-02-21 Denso Corp 半導体基板およびその製造方法
JP2009176784A (ja) * 2008-01-22 2009-08-06 Covalent Materials Tokuyama Corp 薄膜エピタキシャルウェーハの製造方法
JP2010056529A (ja) * 2008-07-31 2010-03-11 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
WO2010109892A1 (ja) 2009-03-26 2010-09-30 株式会社Sumco 半導体基板、半導体装置及び半導体基板の製造方法
US8501598B2 (en) 2009-03-26 2013-08-06 Sumco Corporation Semiconductor substrate, semiconductor device, and method of producing semiconductor substrate
JP2015213102A (ja) * 2014-05-01 2015-11-26 信越半導体株式会社 エピタキシャルウェーハの製造方法

Also Published As

Publication number Publication date
US7776710B2 (en) 2010-08-17
EP1734565A4 (en) 2010-12-01
EP1734565A1 (en) 2006-12-20
JP3961503B2 (ja) 2007-08-22
US20070128836A1 (en) 2007-06-07
WO2005098912A1 (ja) 2005-10-20
EP1734565B1 (en) 2016-05-11

Similar Documents

Publication Publication Date Title
JP7636883B2 (ja) シリコンで充填されたギャップを有する半導体デバイスを提供するための方法
JP5145672B2 (ja) 半導体装置の製造方法
CN107680898B (zh) 半导体装置的制造方法、基板处理装置和存储介质
JP4682508B2 (ja) シリコンエピタキシャルウェーハの製造方法
JP5015440B2 (ja) 半導体基板の製造方法
JP3961503B2 (ja) 半導体ウェーハの製造方法
US11164744B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
TWI679678B (zh) 半導體裝置之製造方法、基板處理裝置及記錄媒體
JP2012169391A (ja) トレンチ埋め込みエピタキシャル成長条件の最適化方法
JP2007103746A (ja) 半導体基板の製造方法
JPH1140506A (ja) エピタキシャルウェーハの製造方法
JP4894390B2 (ja) 半導体基板の製造方法
JP4228914B2 (ja) シリコンエピタキシャルウェーハの製造方法
US7776679B2 (en) Method for forming silicon wells of different crystallographic orientations
JP4635062B2 (ja) 半導体装置の製造方法
JP4550870B2 (ja) 半導体装置の製造方法
JP6624030B2 (ja) エピタキシャルウェーハの製造方法
JP2010118464A (ja) シリコンエピタキシャルウェーハの製造方法
KR100368305B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
JPH08139017A (ja) 半導体装置の製造方法
Rana et al. High Performance TFTs Fabricated Inside a Location-Controlled Grain by Czochralski (grain-filter) Process
JPH06216357A (ja) 半導体基板の製造方法及び単結晶半導体積層体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070316

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070515

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070516

R150 Certificate of patent or registration of utility model

Ref document number: 3961503

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100525

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120525

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130525

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140525

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees